KR0162766B1 - 선입선출 구조에서의 유효깊이 계산장치 - Google Patents
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Abstract
본 발명은 선입선출(FIFO) 구조에서의 유효깊이 계산장치에 관한 것으로, 읽기 위치 정보와 쓰기 위치 정보를 입력하고 주 클럭으로 동기시키는 리타이밍부의 출력을 입력하여 두 포인터의 차이를 계산하는 깊이계산기; 상기 깊이계산기에 연결되고 그 출력을 제어신호에 따라 선택하여 3단 쉬프트 레지스터로 저장하는 레지스터부; 상기 레지스터부와 연결되어 3단의 각 레지스터에 저장된 값의 차이를 계산하고 각 레지스터의 값이 허용된 범위를 벗어나 증감된 경우 이를 검출하여 경보를 출력하는 오류검출기; 및 상기 깊이계산기와 상기 레지스터부의 출력을 입력하여 계산된 깊이가 연속성을 유지하도록 상황에 맞게 보정하고 다시 상기 레지스터부로 출력하는 깊이 보정기로 구성된 것을 특징으로하여, FIFO 구조에서 유효깊이를 계산하는 과정에서 상호 비동기적인 신호를 처리할 때 발생될 수 있는 오류를 방지할 수 있는 효과가 있다.
Description
제1도는 본 발명에 의한 유효깊이 계산장치의 구성도.
제2도는 본 발명에 의한 리타이밍부의 세부 구성도.
제3도는 본 발명에 의한 리타이밍부의 타이밍도.
제4도의 (a)는 본 발명에 의한 깊이 계산기의 구성도이고, (b)는 동작을 설명하는 흐름도.
제5도는 본 발명에 의한 레지스터부의 구성도.
제6도는 (a)는 본 발명에 의한 오류검출기의 구성도이고, (b)는 동작을 설명하는 흐름도.
제7도는 (a)는 본 발명에 의한 깊이 보정기의 구성도이고, (b)는 동작을 설명하는 흐름도.
제8도는 본 발명에 따른 오류의 보정을 위한 입력신호 및 출력신호의 관계도.
* 도면의 주요부분에 대한 부호의 설명
101 : 리타이밍부 102 : 깊이 계산기
103 : 레지스터부 104 : 오류 검출기
105 : 깊이 보정기
본 발명은 유효 선입선출(First Input First Output：이하, FIFO) 깊이 계산장치에 관한 것으로, 특히 FIFO 구조에서 유효 FIFO 깊이를 계산할 때 상호 비동기적인 신호를 처리하는 과정에서 발생될 수 있는 오류를 방지할 수 있는 계산장치에 관한 것이다.
하나 이상의 클럭이 동시에 존재하는 시스템 또는 회로에서 어느 하나의 클럭에 동기된 데이터를 비동기성의 또다른 클럭으로 처리하고자 할 때 직접 데이터를 주고 받지 않고 중간에 일정한 크기의 버퍼(buffer)를 사용하면 상호 비동기적인 두 클럭편차에 의한 오류를 방지할 수 있다.
일반적으로 버퍼는 읽기, 쓰기가 동시에 가능한 FIFO 구조가 사용된다.
FIFO에서는 읽기, 쓰기 동시에 이루어지며 데이터의 손실을 방지하기 위해서 읽기, 쓰기가 가능한지를 나타내는 FIFO의 상태가 확인되어야 한다.
일반적으로 FIFO 상태로는 테이터를 더 이상 받아들일 수 없다는 FULL 정보와 유효한 데이터가 없다는 EMPTY 정보가 있다.
FIFO의 상태를 나타내는 FULL과 EMPTY 정보는 쓰기 포인터 값과 읽기 포인터 값의 차이를 계산하여 만들어 지는데, 읽기 위한 클럭과 쓰기 위한 클럭이 서로 다를 때 즉, 주 클럭에 비동기적인 신호를 주 클럭으로 동기시키고자 할 때 주 클럭의 엣지(edge)에서 비동기적인 신호가 천이(transition)되고 있다면 잘못된 결과를 유발할 수 있다.
따라서 시스템의 신뢰성을 높이기 위해서는 이런 오류의 발생을 방지할 수 있어야 한다.
따라서, 본 발명은 FIFO 구조에서 유효 FIFO 깊이를 계산할 때 상호 비동기적인 신호를 처리하는 과정에서 발생될 수 있는 오류를 방지할 수 있는 계산장치를 제공하는데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명은 읽기 위치 정보(DAT_A)와 쓰기 위치 정보(DAT_B)를 입력하여 주 클럭으로 동기시키는 리타이밍부(101); 상기 리타이밍부(101)의 출력을 입력하여 두 포인터의 차이를 계산하는 깊이 계산기(102); 상기 깊이 계산기(102)에 연결되고 그 출력을 SEL 신호에 따라 선택하여 3단 쉬프트 레지스터로 저장하는 레지스터부(103); 상기 레지스터부(103)와 연결되어 3단의 각 레지스터에 저장된 값의 차이를 계산하고 각 레지스터의 값이 허용된 범위를 벗어나 증감된 경우 이를 검출하여 경보를 출력하는 오류검출기(104); 및 상기 깊이 계산기(102)와 상기 레지스터부(103)의 출력을 입력하여 계산된 깊이가 연속성을 유지하도록 상황에 맞게 보정하고 다시 상기 레지스터부(103)로 출력하는 깊이 보정기(105)로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 본 발명에 따른 FIFO 구조에서의 유효깊이 계산장치의 구성도이다.
제1도와 관련하여, 본 발명에 따른 FIFO 구조에서의 유효깊이 계산 장치는 읽기 위치 정보(DAT_A)와 쓰기 위치 정보(DAT_B)를 입력하여 주 클럭으로 동기시키는 리타이밍부(101); 상기 리타이밍부(101)의 출력을 입력하여 두 포인터 차이를 계산하는 깊이 계산기(102); 상기 깊이 계산기(102)와 오류검출기(104)와 연결되고 그 출력을 SEL 신호에 따라 선택하여 3단 쉬프트 레지스터로 저장하는 레지스터부(103); 상기 레지스터부(103)와 연결되어 3단의 각 레지스터에 저장된 값의 차이를 계산하고 각 레지스터의 값이 허용된 범위를 저장된 값의 차이를 계산하고 각 레지스터 값이 허용된 범위를 벗어나 증감된 경우 이를 검출하여 경보를 출력하는 오류검출기(104); 상기 깊이 계산기(102)와 상기 레지스터부(103)의 출력을 입력하여 계산된 깊이가 연속성을 유지하도록 상황에 맞게 보정하고 다시 상기 레지스터부(103)로 출력하는 깊이 보정기(105)로 구성되어 있다.
본 발명의 전반적인 동작은 입력되는 읽기, 쓰기 포인터의 차이를 계산하여 이전 값과 이후 값을 비교하고 증감된 값을 계산한다.
증감된 값이 허용범위를 벗어나면 깊이 계산과정에서 오류가 발생되었다는 것으로 인식하고 그 다음 클럭에서 계산된 FIFO 깊이와 비교하여 정상적인 값으로 보정하도록 되어 있다.
제2도는 본 발명에 따른 리타이밍부의 세부구성도이다.
주 클럭(CLK2)과 비동기인 클럭(CLK1)에 동기되어 생성된 입력신호를 회로의 주 클럭으로 리타이밍(retiming)시킨다.
따라서 주 클럭의 엣지에서 리타이밍하고자 하는 입력신호가 천이(transition)되고 있으면 잘못된 결과를 유발할 수 있다.
일반적으로 FIFO 데이터의 엑세스는 특정 시작 번지부터 일련의 연속적인 번지로 이루어지기 때문에 입력되는 읽기, 쓰기 포인터 값또한 연속적으로 변하는 성질을 갖는다.
리타이밍부의 동작은 비동기 입력데이터 DAT_A를 2 분주된 클럭(A)를 이용하여 레지스터(202)와 레지스터(203)으로 저장한다.
레지스터(202)의 출력을 레지스터(204)와 레지스터(205)로 구성된 2단 쉬프트 레지스터로 주 클럭(CLK2)을 이용하여 저장하고 레지스터(203)의 출력을 레지스터(206)와 레지스터(207)로 구성된 2단 쉬프트 레지스터로 주 클럭(CLK2)을 이용하여 저장한다.
가감산기(209)는 레지스터(206)과 레지스터(207)의 출력 F와 G의 차이를 계산하고, 경보검출기(211)은 그 차이가 허용된 값(입력 X)을 만족하면 출력 H로 '1'을 출력한다.
허용 증감값 X는 두 클럭의 주파수 차이에서 구해지며 일반적으로 두 클럭 주파수 차이의 배수값이다.
일예로 두 크럭의 차이가 동일하면 X는 2가 되고 두배 차이가 있으면 4가 된다.
2 입력 다중화기(212)는 레지스터(205)의 출력 E와 레지스터(207)의 출력 G를 신호 K에 따라 선택하여 출력한다.
제3도는 두개의 클럭 주파수가 동일한 경우에 대한 상기 리타이밍부의 타이밍도이다.
입력되는 데이터의 버스 폭(bus width)(n)는 FIFO의 전체 깊이 크기에 따라 달라진다.
제4도의 (a)는 본 발명에 따른 깊이 계산기의 구성도이고, (b)는 동작과정을 설명하는 흐름도이다.
회로내의 주 클럭으로 리타이밍된 상기 리타이밍부(101)의 출력 A와 주 클럭에 동기되고 외부에서 제공된 DAT_B를 입력하여 유효 FIFO 깊이를 계산한다.
제4도와 관련하여, 유효 FIFO 깊이는 읽기 포인터 값(DAT_A)가 쓰기 포인터 값(DAT_B)보다 크거나 같을 경우에 'DAT_A-DAT_B'로 구해지고, 작을 경우에는 '총 FIFO 깊이-(DAT_B-DAT_A)'로 구해진다.
제5도는 본 발명에 따른 레지스터부의 구성도이다.
제5도와 관련하여, 상기 레지스터부(103)는 2개의 D 플립플롭 군(group)과 1개의 다중화 D 플립플롭 군(group)으로 구성된 3단 쉬프트 레지스터부(3 state shift register)이다.
제5도의 D 플립플롭군(501)은 상기 리타이밍부(101)의 출력을 주 클럭의 엣지에 맞춰 저장한다.
D 플립플롭 군(503)은 주 클럭에 동기되어 다중화 D 플립플롭군(502)의 출력을 저장한다.
제6도의 (a)는 본 발명에 따른 오류검출기의 구성도이고, (b)는 동작을 설명하는 흐름도이다.
상기 오류검출기(104)는 상기 레지스터부(103)로부터 각 레지스터의 출력을 입력하여 저장된 값이 연속적인가를 판단하게 된다.
3개의 레지스터 출력 D, E, F를 입력하여 D와 E를 비교하고 허용 증감 값을 만족하는지를 확인한다.
상기한 바와같이 허용 증감값이란 FIFO에서 읽기 또는 쓰기 포인터는 일련의 연속적인 값으로 변하기 때문에 갑자기 큰 폭으로 포인터가 변할 수 있는 최대값을 말한다.
허용 증감값은 회로내에서 사용되는 두 클럭의 주파수 차이에 따라 달라지며 두 클럭의 주파수 차이에서 구할 수 있다.
일예로 두 클럭의 차이가 2배이고 주 클럭의 주파수가 작을 때 허용 증감값은 최대 4를 넘지 않는다.
이것은 주 클럭을 이용하여 비동기 입력을 제동기하기 때문에 발생되는 문제이다.
본 발명의 상세한 설명은 두 클럭의 차이가 2배일 때를 기준으로 기술되었으며 사용되는 두 클럭의 차이에 따라 허용 증감값은 달라 질 수 있으나 기본 동작원리는 동일하다.
D와 E를 비교하여 허용 증감값을 만족하지 못하면 D가 연속성을 어겼다는 것을 알 수 있으며 오류검출기(104)는 유효 FIFO 깊이를 구하는 과정에서 오류가 발생되었음을 인지하고 출력 ALM으로 '1'을 출력한다.
제7도의 (a)는 본 발명에 따른 깊이 보정기의 구성도이고, (b)는 동작 과정을 설명하는 흐름도이다.
상기 깊이 보정기(105)는 상기 FIFO 깊이 계산기(102)의 출력 C와 상기 레지스터부(103)의 D와 E를 비교하고 그 차이가 허용 증감값을 만족하는지를 확인한다.
허용 증감값을 만족하면 입력 C을 선택하고, 허용 증감값을 만족하지 못하면 D를 선택하여 상기 레지스터부(103)로 출력한다.
제8도는 본 발명에 따라 오류의 발생과 이의 보정에 대한 타이밍도이다.
읽기 포인터(DAT_A)와 쓰기 포인터(DAT_B)는 각각의 클럭에 동기되어 연속적으로 입력된다.
리타이밍부(101)에서는 두 입력신호를 주 클럭으로 재동기시킨다.
이 과정에서 주 클럭의 엣지에서 읽기 포인터(DAT_A)가 변하게 되면(상호 비동기성이므로)출력은 잘못된 값을 가지게 된다.
제8도에서 리타이밍부의 출력인 'A'는 연속적인 값을 유지하다가 '88' 다음에 '89'가 되지 않고 리타이밍 과정에서 오류가 발생하여 잘못된 값 '25'를 출력하게 된다고 가정하면, 이것에 의해 잘못 산출된 FIFO 깊이 결과는 주 클럭 엣지에서 상기 레지스터부(103)의 각 레지스터에 저장되고 앞에서 설명된 바와 같이 상기 오류검출기(104)에서는 각 레지스터의 값을 추출하여 비교한다.
각 레스터의 출력이 'D(12)', 'E(76)', 'F(76)'가 될 때, 'D(12)'와 'E(76)'의 차이는 허용 범위값 2를 만족하지 못하기 때문에 'D(12)'가 깊이 계산 과정에서 잘못되었다는 것을 확인하게 되고 출력 ALM으로 '1'을 출력한다.
이와 동시에 깊이 보정기(105)에서는 깊이 계산기(102) 출력 'C(75)'과 레지스터부(103)의 'E(76)'를 비교하는데 그 차이가 허용 증감값을 만족하므로 출력으로 깊이 계산기(102)의 출력 'C(75)'을 선택하고 상기 레지스터부(103)으로 제공된다.
이때 상기 레지스터부(103)에서는 상기 오류검출기(104)의 출력 ALM과 연결된 SEL 신호가 '1'이므로 다중화 D 플립플롭 군(502)은 상기 깊이 보정기(105)의 출력 'C(75)'을 선택하여 저장한다.
상기한 바와같이 구성되는 본 발명에서 최종출력 'out'은 정상적으로 보정되어 제공되므로 비동기 신호를 회로의 주 클럭으로 재동기하는 과정에서 발생되는 오류에 의해 시스템 또는 회로가 오동작하는 것을 피할 수 있는 효과가 있다.
Claims (7)
- 읽기 위치 정보(DAT_A)와 쓰기 위치 정부(DAT_B)를 입력하여 주 클럭으로 동기시키는 리타이밍부(101); 상기 리타이밍부(101)의 출력을 입력하여 두 포인터의 차이를 계산하는 깊이 계산기(102); 상기 깊이 계산기(102)에 연결되고 그 출력을 SEL 신호에 따라 선택하여 3단 쉬프트 레지스터로 저장하는 레지스터부(103); 상기 레지스터부(103)와 연결되어 3단의 각 레지스터에 저장된 값의 차이를 계산하고 각 레지스터의 값이 허용된 범위를 벗어나 증감된 경우 이를 검출하여 정보를 출력하는 오류검출기(104); 및 상기 깊이 계산기(102)와 상기 레지스터부(103)의 출력을 입력하여 계산된 깊이가 연속성을 유지하도록 상황에 맞게 보정하고 다시 상기 레지스터부(103)로 출력하는 깊이 보정기(105)로 구성된 것을 특징으로 하는 선입선출(FIFO) 구조에서의 유효깊이 계산장치.
- 제1항에 있어서, 상기 리타이밍부는 제1클락신호를 발생하는 제 1 클락발생수단과 상기 제 1 클락신호와 180°의 위상차를 갖는 제 2 클락신호를 발생하는 제 2 클락발생수단; 비동기 입력데이터(DAT_A)를 입력받는 입력단; 상기 제 1 클락신호를 입력받아 2 분주된 클락신호를 발생하는 제 1 레지스터; 상기 제 1 레지스터에서 출력되는 클락신호에 응하여 상기 입력단에서 입력받은 비동기 입력데이터(DAT_A)를 교대로 저장하는 제 2 레지스터 및 제 3 레지스터; 상기 제 2 클락발생수단으로부터의 클락신호에 응하여 상기 제 2 레지스터의 출력을 저장하는 제 4 레지스터와 제 5 레지스터; 상기 제 2 클락발생수단으로부터의 클락신호에 응하여 상기 제 3 레지스터의 출력을 저장하는 제 6 레지스터와 제 7 레지스터; 상기 제 4 레지스터와 상기 제 5 레지스터의 출력의 차이를 계산하는 제 1 가감산기; 상기 제 1 가감산기의 출력기 허용 증감값(X)를 만족하면 1를 출력하고, 만족하지 않으면 0를 출력하는 제 1 경보검출기; 상기 제 6 레지스터와 상기 제 6 레지스터의 출력의 차이를 계산하는 제 2 가감산기; 상기 제 2 가감산기의 출력이 허용 증감값(X)를 만족하면 1를 출력하고, 만족하지 않으면 0를 출력하는 제 2 경보검출기; 및 상기 제 5 레지스터의 출력과 상기 제 7 레지스터의 출력을 선택하여 출력하는 2 입력 다중화기로 구성된 것을 특징으로 하는 선입선출(FIFO) 구조에서의 유효깊이 계산장치.
- 제2항에 있어서, 허용 증감값(X)는 상기 제 1 클락발생수단의 클럭과 상기 제 2 클락발생수단의 클럭의 주파수 차이의 배수값인 것을 특징으로 하는 선입선출(FIFO) 구조에서의 유효깊이 계산장치.
- 제1항에 있어서, 상기 깊이 계산기는 읽기 포인터 값(DAT_A)이 쓰기 포인터 값(DAT_B) 보다 크거나 같을 경우에는 유효깊이로서 'DAT_A-DAT_B'를 출력하고, 작을 경우에는 '총 FIFO 깊이-(DAT_B-DAT_A)'를 출력하는 것을 특징으로 하는 선입선출(FIFO)구조에서의 유효깊이 계산장치.
- 제1항에 있어서, 상기 레지스터부는 상기 리타이밍부(101)의 출력을 주 크럭의 엣지에 맞춰 저장하는 제 1 D 플립플롭 군; 다중화 D 플립플롭 군; 및 주 클럭에 동기되어 상기 다중화 D플립플롭 군(502)의 출력을 저장하는 제 2D 플립플롭 군으로 구성된 3단 쉬프트 레지스터인 것을 특징으로 하는 선입선출(FIFO) 구조에서의 유효깊이 계산장치.
- 제1항에 있어서, 상기오류검출기는, 상기 레지스터부로부터 3개의 레지스터 출력 D, E, F를 입력하여 D와 E를 비교하고 허용 증감 값을 만족하는지를 확인하고, 허용 증감값을 만족하지 못하면 유효 FIFO 깊이를 구하는 과정에서 오류가 발생되었음을 인지하고 '1'을 출력하고, 허용 증감값을 만족하면 '0'을 출력하는 것을 특징으로 하는 선입선출(FIFO) 구조에서의 유효깊이 계산장치.
- 제1항에 있어서, 상기 깊이 보정기는 상기 FIFO 깊이 계산기의 출력(C)과 상기 레지스터부의 출력(D, E)를 비교하고 그 차이가 허용 증감값을 만족하는지를 확인하여, 허용 증감값을 만족하면 입력 C를 선택하고, 허용 증감값을 만족하지 못하면 D를 선택하여 상기 레지스터부로 출력하는 것을 특징으로 하는 선입선출(FIFO) 구조에서의 유효깊이 계산장치.
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|---|---|---|---|
| KR1019950052679A KR0162766B1 (ko) | 1995-12-20 | 1995-12-20 | 선입선출 구조에서의 유효깊이 계산장치 |
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| KR970049595A KR970049595A (ko) | 1997-07-29 |
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| KR1019950052679A KR0162766B1 (ko) | 1995-12-20 | 1995-12-20 | 선입선출 구조에서의 유효깊이 계산장치 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513818B1 (ko) * | 1997-03-21 | 2005-12-06 | 매그나칩 반도체 유한회사 | 메시지 피포(fifo) 엠프티 조기 경고 방법 |
-
1995
- 1995-12-20 KR KR1019950052679A patent/KR0162766B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513818B1 (ko) * | 1997-03-21 | 2005-12-06 | 매그나칩 반도체 유한회사 | 메시지 피포(fifo) 엠프티 조기 경고 방법 |
Also Published As
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|---|---|
| KR970049595A (ko) | 1997-07-29 |
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