JPH063894B2 - 非同期デ−タ変換回路 - Google Patents
非同期デ−タ変換回路Info
- Publication number
- JPH063894B2 JPH063894B2 JP60280212A JP28021285A JPH063894B2 JP H063894 B2 JPH063894 B2 JP H063894B2 JP 60280212 A JP60280212 A JP 60280212A JP 28021285 A JP28021285 A JP 28021285A JP H063894 B2 JPH063894 B2 JP H063894B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- local
- data
- station
- unique word
- Prior art date
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- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非同期データ変換回路に関し、特に時分割多元
接続（以降、TDMAと略称する）通信等において、復調し
た受信バースト・データを自局のローカル・クロックで
処理できるようにする為の非同期データ変換回路に関す
る。
接続（以降、TDMAと略称する）通信等において、復調し
た受信バースト・データを自局のローカル・クロックで
処理できるようにする為の非同期データ変換回路に関す
る。
衛星通信等に採用されているTDMA通信等においては、第
３図のように、各局は送信バースト信号を１フレームFR
内の予め決められた時間帯にそれぞれ送信している。こ
のバースト信号を受信して復調及び処理をする為にクロ
ックが再生される。例えば、受信バースト信号RV SGに
対して受信バースト・クロックRV CKが再生され、この
クロックで受信バースト・データRV DTの復調が行なわ
れる。しかし、この受信バースト・クロックを再生でき
る時間は、受信バースト信号を受信できる期間だけに限
られるため、受信バースト・データの処理を効果的に行
なうには、この受信バースト・クロックだけでは不十分
である。そのため、受信バースト・クロックRV CKの後
に、この受信バースト・クロックに同期し擬似クロック
SCKが必要となる。
３図のように、各局は送信バースト信号を１フレームFR
内の予め決められた時間帯にそれぞれ送信している。こ
のバースト信号を受信して復調及び処理をする為にクロ
ックが再生される。例えば、受信バースト信号RV SGに
対して受信バースト・クロックRV CKが再生され、この
クロックで受信バースト・データRV DTの復調が行なわ
れる。しかし、この受信バースト・クロックを再生でき
る時間は、受信バースト信号を受信できる期間だけに限
られるため、受信バースト・データの処理を効果的に行
なうには、この受信バースト・クロックだけでは不十分
である。そのため、受信バースト・クロックRV CKの後
に、この受信バースト・クロックに同期し擬似クロック
SCKが必要となる。
これを実現する為、従来、サンプル・ホールド形の位相
同期（以降、PLLと略称する）回路が用いられており、
受信バースト・クロックに同期させたPLL回路で必要な
擬似クロックを発生させていた。
同期（以降、PLLと略称する）回路が用いられており、
受信バースト・クロックに同期させたPLL回路で必要な
擬似クロックを発生させていた。
しかし、上述したPLL回路を用いる方式では、受信バー
スト信号BST1,BST2,…，BSTm（ｍは自然数）毎にPLL回
路を必要としていた。なぜならば、受信バースト信号の
位相は受信バースト信号毎に少しずつ異なるため、１個
のPLL回路では他の受信バースト・データの処理に誤り
を生じることになるためである。従って、受信バースト
信号数の増大に伴い、それに応じた数量のPLL回路が必
要となり、受信部の構成が複雑かつ大型化するうえに高
価となる欠点がある。
スト信号BST1,BST2,…，BSTm（ｍは自然数）毎にPLL回
路を必要としていた。なぜならば、受信バースト信号の
位相は受信バースト信号毎に少しずつ異なるため、１個
のPLL回路では他の受信バースト・データの処理に誤り
を生じることになるためである。従って、受信バースト
信号数の増大に伴い、それに応じた数量のPLL回路が必
要となり、受信部の構成が複雑かつ大型化するうえに高
価となる欠点がある。
本発明はこれらの欠点を解決しようとするもので、受信
バースト・データを、再生した受信バースト・クロック
から自局のローカル・クロックに同期したデータに変換
してから処理することによって、構成を簡単かつ小型化
し、しかも安価となるような非同期データ変換回路を提
供することを目的とする。
バースト・データを、再生した受信バースト・クロック
から自局のローカル・クロックに同期したデータに変換
してから処理することによって、構成を簡単かつ小型化
し、しかも安価となるような非同期データ変換回路を提
供することを目的とする。
本発明は、ＴＤＭＡ通信等において、データの書込みと
読出しの動作をそれぞれ、全受信バーストに共通のクロ
ック再生回路再生した受信バースト・クロックと自局ロ
ーカル・クロック発振器で発生した自局ローカル・クロ
ックで独立に行うことができ、かつ受信されたそれぞれ
のバースト信号内のユニーク・ワードをユニークワード
検出器で検出して得られたユニーク・ワード検出パルス
によってリセットされる先行書込み先行読出し（以降、
ＦＩＦＯと略称する）メモリと、前記ユニーク・ワード
検出パルスによってセットされ、かつ前記ユニーク・ワ
ード検出パルスを遅延手段により前記自局ローカル・ク
ロックによってあらかじめ定められた時間だけ遅らせた
信号によってリセットされるフリップ・フロップと、該
フリップ・フロップの出力と前記自局ローカル・クロッ
クとの論理積をとり、前記メモリにその読出しクロック
として供給される前記自局ローカル・クロックを所定時
間禁止するための回路とから構成されることを特徴とす
る非同期データ変換回路である。
読出しの動作をそれぞれ、全受信バーストに共通のクロ
ック再生回路再生した受信バースト・クロックと自局ロ
ーカル・クロック発振器で発生した自局ローカル・クロ
ックで独立に行うことができ、かつ受信されたそれぞれ
のバースト信号内のユニーク・ワードをユニークワード
検出器で検出して得られたユニーク・ワード検出パルス
によってリセットされる先行書込み先行読出し（以降、
ＦＩＦＯと略称する）メモリと、前記ユニーク・ワード
検出パルスによってセットされ、かつ前記ユニーク・ワ
ード検出パルスを遅延手段により前記自局ローカル・ク
ロックによってあらかじめ定められた時間だけ遅らせた
信号によってリセットされるフリップ・フロップと、該
フリップ・フロップの出力と前記自局ローカル・クロッ
クとの論理積をとり、前記メモリにその読出しクロック
として供給される前記自局ローカル・クロックを所定時
間禁止するための回路とから構成されることを特徴とす
る非同期データ変換回路である。
〔実施例〕 第１図、第２図を参照して本発明の一実施例を説明す
る。
る。
第１図を参照して、本発明による非同期データ変換回路
は、FIFOメモリ１とフリップ・フロップ２及びアンド回
路３を含む。
は、FIFOメモリ１とフリップ・フロップ２及びアンド回
路３を含む。
FIFOメモリ１は、受信バースト・データRVDTを再生受信
バースト・クロックRV CKに従って書込むことができる
と共に、このクロックRVCKより少し遅れた読出しクロッ
クRD CKで読出すことができる。FIFOメモリ１はまた、
後述するように、受信バースト信号内のユニーク・ワー
ドを検出して得られたユニーク・ワード検出パルスUWP
によって内部データがすべてリセットされる。フリップ
・フロップ２は、ユニーク・ワード検出パルスUWPでセ
ットされ、かつユニーク・ワード検出パルスUWPを自局
ローカル・クロックLCCKに従ってある時間遅らせた信号
UWDPによってリセットされる。アンド回路３はフリップ
・フロップ２の出力INHで自局ローカルクロックLCCKを
所定時間禁止するためのものである。このアンド回路３
の出力RD CKでFIFOメモリ１の読出しが行なわれる。
バースト・クロックRV CKに従って書込むことができる
と共に、このクロックRVCKより少し遅れた読出しクロッ
クRD CKで読出すことができる。FIFOメモリ１はまた、
後述するように、受信バースト信号内のユニーク・ワー
ドを検出して得られたユニーク・ワード検出パルスUWP
によって内部データがすべてリセットされる。フリップ
・フロップ２は、ユニーク・ワード検出パルスUWPでセ
ットされ、かつユニーク・ワード検出パルスUWPを自局
ローカル・クロックLCCKに従ってある時間遅らせた信号
UWDPによってリセットされる。アンド回路３はフリップ
・フロップ２の出力INHで自局ローカルクロックLCCKを
所定時間禁止するためのものである。このアンド回路３
の出力RD CKでFIFOメモリ１の読出しが行なわれる。
次に、各信号について説明する。
受信バースト・データRV DTは、図示されていない復調
回路で受信バースト信号RV SG（第３図参照）から復調
される。
回路で受信バースト信号RV SG（第３図参照）から復調
される。
受信バースト・クロックRV CKは、図示されていないク
ロック再生回路で再生される。このクロック再生回路は
従来のように受信バースト毎に設ける必要はなく、全受
信バーストに共通なクロック再生回路で良い。また、従
来のようにサンプル・ホールド形のPLL回路を使う必要
もなく、一般の位相同器ループ又は簡単な狭帯域ろ波器
で構成できる。
ロック再生回路で再生される。このクロック再生回路は
従来のように受信バースト毎に設ける必要はなく、全受
信バーストに共通なクロック再生回路で良い。また、従
来のようにサンプル・ホールド形のPLL回路を使う必要
もなく、一般の位相同器ループ又は簡単な狭帯域ろ波器
で構成できる。
ユニーク・ワード検出パルスUWPは受信バースト信号RV
SG内のユニーク・ワード信号UW（第２図参照）を検出し
たときに得られ、図示されていないユニーク・ワード検
出回路で検出される。なお、ユニーク・ワード信号UW
は、バースト信号の先頭付近のうち同期用信号SY（第２
図参照）の後で、かつデータ信号DATA（第２図参照）の
前にあり、これを検出することによって必要なデータ信
号DATAの先頭タイミングを決めることができる。
SG内のユニーク・ワード信号UW（第２図参照）を検出し
たときに得られ、図示されていないユニーク・ワード検
出回路で検出される。なお、ユニーク・ワード信号UW
は、バースト信号の先頭付近のうち同期用信号SY（第２
図参照）の後で、かつデータ信号DATA（第２図参照）の
前にあり、これを検出することによって必要なデータ信
号DATAの先頭タイミングを決めることができる。
信号UWDPは図示しないシフトレジスタ等の遅延手段によ
りユニーク・ワード検出パルスUWPを自局ローカル・ク
ロックLC CKに従ってリタイミングした信号であり、ユ
ニーク・ワード検出パルスUWPより遅れている。
りユニーク・ワード検出パルスUWPを自局ローカル・ク
ロックLC CKに従ってリタイミングした信号であり、ユ
ニーク・ワード検出パルスUWPより遅れている。
自局ローカル・クロックLC CKは、その精度は周波数が
受信バースト・クロックRV CKとほぼ同じでその周波数
差が一定値内に入っていれば良く、位相同期までは必要
のないクロックである。この自局ローカル・クロックは
自局でもっているローカルクロック発振器（図示省略）
で発生する。
受信バースト・クロックRV CKとほぼ同じでその周波数
差が一定値内に入っていれば良く、位相同期までは必要
のないクロックである。この自局ローカル・クロックは
自局でもっているローカルクロック発振器（図示省略）
で発生する。
出力データCDTはFIFOメモリ１の出力で、必要なデータ
部分DATAが自局のローカル・クロックLC CKで読出さ
れ、このためローカル・クロックLC CKに同期してい
る。
部分DATAが自局のローカル・クロックLC CKで読出さ
れ、このためローカル・クロックLC CKに同期してい
る。
禁止信号INHはユニーク・ワード検出パルスUWPから、こ
れを自局ローカル・クロックLC CKに従ってリタイミン
グ後遅延させた信号UWDPまでの期間だけ自局クロックLC
CKを禁止する。
れを自局ローカル・クロックLC CKに従ってリタイミン
グ後遅延させた信号UWDPまでの期間だけ自局クロックLC
CKを禁止する。
読出しクロックRD CKは、FIFOメモリ１から必要なデー
タ部分DATAを読出すためのクロックで、禁止信号INHに
よって自局ローカル・クロックLC CKの一部を欠落させ
たものである。この読出しクロックは自局ローカル・ク
ロックLC CKからつくられたものであるから、この自局
ローカル・クロックLC CKで読み出されたデータCDTは、
自局のローカル・クロックLC CKに同期したデータとな
る。
タ部分DATAを読出すためのクロックで、禁止信号INHに
よって自局ローカル・クロックLC CKの一部を欠落させ
たものである。この読出しクロックは自局ローカル・ク
ロックLC CKからつくられたものであるから、この自局
ローカル・クロックLC CKで読み出されたデータCDTは、
自局のローカル・クロックLC CKに同期したデータとな
る。
次に、第２図をも参照して動作を説明する。
まず、受信バースト・データRV DTは受信バースト・ク
ロックRV CKによって順次FIFOメモリ１に書込まれる。
従って、ここではすべての受信バースト・データRV DT
はユニーク・ワード信号UWや同期用信号SYも含めて受信
バースト・クロックRV CKのある限りFIFOメモリ１へ書
込まれる。しかし、ここで必要なのはユニーク・ワード
信号UWの次から始まるデータDATA部分であり、ユニーク
・ワード信号UW以前の信号は一切不用である。このた
め、データDATAの先頭タイミングを決めるユニーク・ワ
ード検出パルスUWPでFIFOメモリ１のユニーク・ワード
以前の内容をすべてリセットした後、必要なデータDATA
を先頭から順番にＤ１，Ｄ２，Ｄ３，…，Ｄｎ（ｎは自
然数）として受信バースト・クロックRV CKでFIFOメモ
リ１へ書込む。図示したFIFOメモリの内容はこの書込ま
れたデータを表わす。
ロックRV CKによって順次FIFOメモリ１に書込まれる。
従って、ここではすべての受信バースト・データRV DT
はユニーク・ワード信号UWや同期用信号SYも含めて受信
バースト・クロックRV CKのある限りFIFOメモリ１へ書
込まれる。しかし、ここで必要なのはユニーク・ワード
信号UWの次から始まるデータDATA部分であり、ユニーク
・ワード信号UW以前の信号は一切不用である。このた
め、データDATAの先頭タイミングを決めるユニーク・ワ
ード検出パルスUWPでFIFOメモリ１のユニーク・ワード
以前の内容をすべてリセットした後、必要なデータDATA
を先頭から順番にＤ１，Ｄ２，Ｄ３，…，Ｄｎ（ｎは自
然数）として受信バースト・クロックRV CKでFIFOメモ
リ１へ書込む。図示したFIFOメモリの内容はこの書込ま
れたデータを表わす。
ところで、FIFOメモリ１の書込みと読出しは別別のクロ
ックで同時にできるとは言っても、先頭のデータが書込
まれてから最初に読み出されるまでにはある程度の時間
が必要である。従って、FIFOメモリ１をリセットすると
同時に、FIFOメモリ１の読出しクロックRD CKを止める
必要がある。そのため、ユニーク・ワード検出パルスUW
Pでフリップ・フロップ２をセットし、この出力INHでア
ンド回路３を使ってある一定時間読出しクロック用の自
局ローカル・クロックLC・CKを禁止する。なお、この禁
止期間である禁止信号INHの継続期間だけFIFOメモリ１
の読出し動作は停止し、最初に書込まれたデータDATAの
Ｄ１が読出される準備がFIFOメモリ１の内部で行なわれ
る。また、フリップ・フロップ２は、ユニーク・ワード
検出パルスUWPを自局ローカル・クロックLC CKに従って
リタイミングしたものをある時間だけ遅らせた信号UWDP
によってリセットされ、その出力である禁止信号INHは
そのリセット時点でその禁止が解除される。
ックで同時にできるとは言っても、先頭のデータが書込
まれてから最初に読み出されるまでにはある程度の時間
が必要である。従って、FIFOメモリ１をリセットすると
同時に、FIFOメモリ１の読出しクロックRD CKを止める
必要がある。そのため、ユニーク・ワード検出パルスUW
Pでフリップ・フロップ２をセットし、この出力INHでア
ンド回路３を使ってある一定時間読出しクロック用の自
局ローカル・クロックLC・CKを禁止する。なお、この禁
止期間である禁止信号INHの継続期間だけFIFOメモリ１
の読出し動作は停止し、最初に書込まれたデータDATAの
Ｄ１が読出される準備がFIFOメモリ１の内部で行なわれ
る。また、フリップ・フロップ２は、ユニーク・ワード
検出パルスUWPを自局ローカル・クロックLC CKに従って
リタイミングしたものをある時間だけ遅らせた信号UWDP
によってリセットされ、その出力である禁止信号INHは
そのリセット時点でその禁止が解除される。
このようにしてできたアンド回路３の出力である読出し
クロックRD CKでFIFOメモリ１の読出しが行なわれる。
即ち、自局ローカル・クロックに同期して自局ローカル
・クロックLC CKの禁止が解除される為、この読出しク
ロックRD CKによってFIFOメモリ１の読出しが、書込ま
れたデータの１ビット目のデータDATAＤ１から正しく行
なわれることになる。
クロックRD CKでFIFOメモリ１の読出しが行なわれる。
即ち、自局ローカル・クロックに同期して自局ローカル
・クロックLC CKの禁止が解除される為、この読出しク
ロックRD CKによってFIFOメモリ１の読出しが、書込ま
れたデータの１ビット目のデータDATAＤ１から正しく行
なわれることになる。
以上説明したように、FIFOメモリ１の書込みは受信バー
スト・クロックRV CKに従って行なわれるが、読出しは
自局ローカル・クロックLC CKに従って行なわれること
になる。このことにより、受信バースト・クロックRV C
Kと自局ローカル・クロックLC CKとが非同期であって
も、FIFOメモリ１から読出されるデータCDTは、自局ロ
ーカル・クロックLC CKに同期したデータとして出力さ
れることになり、これ以後は自局ローカル・クロックLC
CKによる処理をすることが可能となる。
スト・クロックRV CKに従って行なわれるが、読出しは
自局ローカル・クロックLC CKに従って行なわれること
になる。このことにより、受信バースト・クロックRV C
Kと自局ローカル・クロックLC CKとが非同期であって
も、FIFOメモリ１から読出されるデータCDTは、自局ロ
ーカル・クロックLC CKに同期したデータとして出力さ
れることになり、これ以後は自局ローカル・クロックLC
CKによる処理をすることが可能となる。
ここで、従来方式と本発明とを比較すると、従来は、各
受信バースト信号の位相が少しづつ異なるので、この各
受信バースト信号に同期した擬似クロックＳＣＫ（第３
図）を発生させるために、各受信バースト信号ＢＳＴ
１，ＢＳＴ２，ＢＳＴ３，…，ＢＳＴｍ毎にＰＬＬ回路
が必要だった。
受信バースト信号の位相が少しづつ異なるので、この各
受信バースト信号に同期した擬似クロックＳＣＫ（第３
図）を発生させるために、各受信バースト信号ＢＳＴ
１，ＢＳＴ２，ＢＳＴ３，…，ＢＳＴｍ毎にＰＬＬ回路
が必要だった。
しかし、本発明では、ＦＩＦＯメモリ１によって、各受
信バースト信号ＢＳＴ１，ＢＳＴ２，ＢＳＴ３，…，Ｂ
ＳＴｍの受信バースト・データＲＶ ＤＴは位相の異な
る不連続な受信バースト・クロックＲＶ ＣＫに同期し
たものから、連続な自局ローカル・クロックＬＣ ＣＫ
に同期したものに変換される。よって、このようにして
変換されたデータＣＤＴはこの連続クロック（不連続で
はない）ＬＣ ＣＫによって処理できるため、従来必要
だった擬似クロックＳＣＫが不要となる。即ち、クロッ
ク再生回路（ＰＬＬ回路）は各受信バースト信号毎に設
ける必要なくなる。また、受信バーストデータはすべて
同時ではなく順番に来るので、その処理は逐次処理すれ
ば良いため、クロック再生回路は共通にすることができ
る。
信バースト信号ＢＳＴ１，ＢＳＴ２，ＢＳＴ３，…，Ｂ
ＳＴｍの受信バースト・データＲＶ ＤＴは位相の異な
る不連続な受信バースト・クロックＲＶ ＣＫに同期し
たものから、連続な自局ローカル・クロックＬＣ ＣＫ
に同期したものに変換される。よって、このようにして
変換されたデータＣＤＴはこの連続クロック（不連続で
はない）ＬＣ ＣＫによって処理できるため、従来必要
だった擬似クロックＳＣＫが不要となる。即ち、クロッ
ク再生回路（ＰＬＬ回路）は各受信バースト信号毎に設
ける必要なくなる。また、受信バーストデータはすべて
同時ではなく順番に来るので、その処理は逐次処理すれ
ば良いため、クロック再生回路は共通にすることができ
る。
なお、FIFOメモリ１の奥行きビット数は、受信バースト
・クロックRV CKと自局ローカル・クロックLC CKとの精
度により決まる。通常、約１０−７以上の精度を有する
ためクロック・ジッタ等を考えても３ビット程度あれば
十分である。さらに、FIFOメモリ自体の特性として１ビ
ット目のデータを書込んでから最初にこの１ビット目の
データを読み出せるようになる為には、約１ビット程度
必要であるから、合計でも約４ビット以上あれば十分で
ある。FIFOメモリからの読出しは、その書込みに対して
約１〜２ビット程度以上は遅れることになる。ユニーク
・ワード検出パルスUWPをリタイミングして、信号UWDP
をつくるための遅延時間をαとすると、第２図のタイム
チャートでは2+αビットの遅れとなっている。
・クロックRV CKと自局ローカル・クロックLC CKとの精
度により決まる。通常、約１０−７以上の精度を有する
ためクロック・ジッタ等を考えても３ビット程度あれば
十分である。さらに、FIFOメモリ自体の特性として１ビ
ット目のデータを書込んでから最初にこの１ビット目の
データを読み出せるようになる為には、約１ビット程度
必要であるから、合計でも約４ビット以上あれば十分で
ある。FIFOメモリからの読出しは、その書込みに対して
約１〜２ビット程度以上は遅れることになる。ユニーク
・ワード検出パルスUWPをリタイミングして、信号UWDP
をつくるための遅延時間をαとすると、第２図のタイム
チャートでは2+αビットの遅れとなっている。
なお、ここではこのFIFOメモリの書込みと読出しとの遅
延量は2+αビットとしたが、これに限らずさらに大きく
することはFIFOメモリのビット数をふやすことによって
いくらでも可能である。
延量は2+αビットとしたが、これに限らずさらに大きく
することはFIFOメモリのビット数をふやすことによって
いくらでも可能である。
以上説明したように本発明は、TDMA通信等においてバー
スト信号BST1,BT2,…BSTmを受信し、その受信バースト
・データをFIFOメモリを用いて受信バースト・クロック
から自局のローカル・クロックに同期したデータに変換
するものであるから、これ以後の受信バースト・データ
の処理を自局のローカル・クロックで行なうことができ
るようになる。従って、従来は各位相同期ループ回路を
受信バースト信号毎に必要としていたが、その必要がな
くなり、装置構成が非常に簡単化かつ小型化され、しか
も安価となるという効果がある。また、途中から、参加
するバースト信号数が増加しても本回路には何ら付加せ
ずにそのままで使用できるという特徴もある。
スト信号BST1,BT2,…BSTmを受信し、その受信バースト
・データをFIFOメモリを用いて受信バースト・クロック
から自局のローカル・クロックに同期したデータに変換
するものであるから、これ以後の受信バースト・データ
の処理を自局のローカル・クロックで行なうことができ
るようになる。従って、従来は各位相同期ループ回路を
受信バースト信号毎に必要としていたが、その必要がな
くなり、装置構成が非常に簡単化かつ小型化され、しか
も安価となるという効果がある。また、途中から、参加
するバースト信号数が増加しても本回路には何ら付加せ
ずにそのままで使用できるという特徴もある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例の動作を説明するための各部信号のタイ
ムチャート図、第３図はTDMA通信方式における受信バー
スト信号、受信バースト・クロック、受信バースト・デ
ータの説明図。 図中、１はFIFOメモリ、２はフリップ・フロップ、３は
アンド回路。
２図は本実施例の動作を説明するための各部信号のタイ
ムチャート図、第３図はTDMA通信方式における受信バー
スト信号、受信バースト・クロック、受信バースト・デ
ータの説明図。 図中、１はFIFOメモリ、２はフリップ・フロップ、３は
アンド回路。
Claims (1)
- 【請求項１】データの書込みと読出しの動作をそれぞ
れ、全受信バーストに共通のクロック再生回路で再生し
た受信バースト・クロックと自局ローカルクロック発振
器で発生した自局ローカル・クロックで独立に行うこと
ができ、かつ受信されたそれぞれのバースト信号内のユ
ニーク・ワードをユニークワード検出器で検出して得ら
れたユニーク・ワード検出パルスによってリセットされ
る先行書込み先行読出し（ＦＩＦＯ）メモリと、前記ユ
ニーク・ワード検出パルスによってセットされ、かつ前
記ユニーク・ワード検出パルスを遅延手段により前記自
局ローカル・クロックによってあらかじめ定められた時
間だけ遅らせた信号によってリセットされるフリップ・
フロップと、該フリップ・フロップの出力と前記自局ロ
ーカル・クロックとの論理積をとり、前記メモリにその
読出しクロックとして供給される前記自局ローカル・ク
ロックを所定時間禁止するための回路とから構成される
ことを特徴とする非同期データ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280212A JPH063894B2 (ja) | 1985-12-14 | 1985-12-14 | 非同期デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280212A JPH063894B2 (ja) | 1985-12-14 | 1985-12-14 | 非同期デ−タ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140529A JPS62140529A (ja) | 1987-06-24 |
| JPH063894B2 true JPH063894B2 (ja) | 1994-01-12 |
Family
ID=17621872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280212A Expired - Lifetime JPH063894B2 (ja) | 1985-12-14 | 1985-12-14 | 非同期デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063894B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114393B2 (ja) * | 1988-10-28 | 1995-12-06 | 日本電気株式会社 | インタフェース回路 |
| JPH0812979B2 (ja) * | 1989-11-21 | 1996-02-07 | 日本電気株式会社 | 自動利得制御装置 |
| JPH04109755A (ja) * | 1990-08-29 | 1992-04-10 | Nikon Corp | リニアセンサを用いた色分解画像読み取りの為の線状照明装置 |
-
1985
- 1985-12-14 JP JP60280212A patent/JPH063894B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62140529A (ja) | 1987-06-24 |
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