JPS603251B2 - 同期方式 - Google Patents
同期方式Info
- Publication number
- JPS603251B2 JPS603251B2 JP54087080A JP8708079A JPS603251B2 JP S603251 B2 JPS603251 B2 JP S603251B2 JP 54087080 A JP54087080 A JP 54087080A JP 8708079 A JP8708079 A JP 8708079A JP S603251 B2 JPS603251 B2 JP S603251B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- time
- time slot
- frame
- division multiplexed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、時分割により多重化されたディジタル信号の
フレーム位相を、異なる他のフレーム位相へ同期させる
ための、同期方式に関するものである。
フレーム位相を、異なる他のフレーム位相へ同期させる
ための、同期方式に関するものである。
か）る同期方式は、伝送路を介して受信した時分割多重
化信号を局内の統一フレーム位相に同期させたうえ、局
内の統一フレーム位相にしたがって動作している時分割
交換機へ与える場合等に必要とされ、従釆は２段構成の
メモリを用いる方式が一般に使用されていた。
化信号を局内の統一フレーム位相に同期させたうえ、局
内の統一フレーム位相にしたがって動作している時分割
交換機へ与える場合等に必要とされ、従釆は２段構成の
メモリを用いる方式が一般に使用されていた。
第１図は従来例のブロツク図を示し、ェラステイツクメ
モリＥＭとバツファメモリＢＭとの縦続接続により構成
されており、入力ＩＮ側の時分割多重化信号における各
タイムスロツトへ挿入されているディジタル信号を、順
次にェラステイツクメモリＥＭの各アドレスへ書き込ん
だうえ、局内の統一ビツトタイミングにより各ディジタ
ル信号の読み出しを行ない、伝送路の時分割多重化信号
におけるジツタおよび伝送遅延時間変動等を吸収すると
共に、伝送路の時分多重化信号におけるビツトタイミン
グ周期と局内統一ビツトタイミング周期との差等を吸収
した後、バツファメモリＢＭへ同様の書き込みを行なっ
た後、局内統一フレームタイミングに同期して読み出し
を行ない、完全に局内の統一タイムスロツト位相および
フレーム位相と同期した時分割多重化信号を出力ＯＵＴ
として得ている。
モリＥＭとバツファメモリＢＭとの縦続接続により構成
されており、入力ＩＮ側の時分割多重化信号における各
タイムスロツトへ挿入されているディジタル信号を、順
次にェラステイツクメモリＥＭの各アドレスへ書き込ん
だうえ、局内の統一ビツトタイミングにより各ディジタ
ル信号の読み出しを行ない、伝送路の時分割多重化信号
におけるジツタおよび伝送遅延時間変動等を吸収すると
共に、伝送路の時分多重化信号におけるビツトタイミン
グ周期と局内統一ビツトタイミング周期との差等を吸収
した後、バツファメモリＢＭへ同様の書き込みを行なっ
た後、局内統一フレームタイミングに同期して読み出し
を行ない、完全に局内の統一タイムスロツト位相および
フレーム位相と同期した時分割多重化信号を出力ＯＵＴ
として得ている。
しかし、この方式においては、ェラステイツクメモリＥ
Ｍにおける書き込みと読み出しとのアドレスが一致また
は接近したときには、書き込み順位どおりに読み出しが
行なわれなくなるおそれを生ずるため、書き込みまたは
読み出しのいずれか一方を中止するか、あるいは読み出
しアドレスを所定アドレス数だけジャンプさせる操作が
必要となり、この操作は、常に入力ＩＮからの時分割多
重化信号における各ディジタル信号のタイムスロツト番
号と共に、バツファメモリＢＭへ与えねばならないため
、制御回路の構成が非常に複雑となる欠点を生じている
。
Ｍにおける書き込みと読み出しとのアドレスが一致また
は接近したときには、書き込み順位どおりに読み出しが
行なわれなくなるおそれを生ずるため、書き込みまたは
読み出しのいずれか一方を中止するか、あるいは読み出
しアドレスを所定アドレス数だけジャンプさせる操作が
必要となり、この操作は、常に入力ＩＮからの時分割多
重化信号における各ディジタル信号のタイムスロツト番
号と共に、バツファメモリＢＭへ与えねばならないため
、制御回路の構成が非常に複雑となる欠点を生じている
。
本発明は、従来のか）る欠点を根本的に解決する目的を
有し、各々が複数のタイムスロツトからなるプレアンプ
ル信号およびデータ信号により１フレームを構成する時
分割多重化信号の少くとも１フレーム分を蓄積する二つ
のメモリを設け、このメモリ中の一方へ入力側時分割多
重化信号を書き込むと共に、他方のメモリから書き込み
内容の読み出しを行ない、これらの書き込みおよび読み
出し動作を時分割多重化信号のプレァンプル信号期間内
においてかつ、読み出しタイミングの位相に同期したフ
レーム周期により交互に反復して切替え、簡単な構成に
よって、入力側時分割多重化信号を他の異なるフレーム
位相およびタイムスロツト位相と同期させることのでき
る極めて効果的な同期方式を提供するものである。
有し、各々が複数のタイムスロツトからなるプレアンプ
ル信号およびデータ信号により１フレームを構成する時
分割多重化信号の少くとも１フレーム分を蓄積する二つ
のメモリを設け、このメモリ中の一方へ入力側時分割多
重化信号を書き込むと共に、他方のメモリから書き込み
内容の読み出しを行ない、これらの書き込みおよび読み
出し動作を時分割多重化信号のプレァンプル信号期間内
においてかつ、読み出しタイミングの位相に同期したフ
レーム周期により交互に反復して切替え、簡単な構成に
よって、入力側時分割多重化信号を他の異なるフレーム
位相およびタイムスロツト位相と同期させることのでき
る極めて効果的な同期方式を提供するものである。
以下、実施例を示す第２図以降により本発明の詳細を説
明する。
明する。
第２図は構成を示すブロツク図であり、入力側としての
入線ＨＷＩから時分割多重化信号は、ゲート回路等を用
いた切替回路ＳＷ−１を介して、ＲＡＭ（Ｒｏｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）等のメモリＦＭ−Ａおよび
ＦＭ−Ｂへ交互に与えられ、時分割多重化信号のタイム
スロツトへ挿入されている各ディジタル信号が、メモリ
ＦＭ−ＡまたはＦＭ−Ｂの各アドレスへ順次に書き込ま
れる。
入線ＨＷＩから時分割多重化信号は、ゲート回路等を用
いた切替回路ＳＷ−１を介して、ＲＡＭ（Ｒｏｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）等のメモリＦＭ−Ａおよび
ＦＭ−Ｂへ交互に与えられ、時分割多重化信号のタイム
スロツトへ挿入されている各ディジタル信号が、メモリ
ＦＭ−ＡまたはＦＭ−Ｂの各アドレスへ順次に書き込ま
れる。
なお、メモリＦＭ−Ａ、ＦＭ−Ｂの蓄積容量は、時分割
多重化信号の少なくとも１フレーム分が必要である。一
方、時分割多重化信号のフレーム周期を示すフレーム信
号およびビツトタイミング信号を抽出する回路ならびに
２進カウンタ等により構成されたタイムスロツトカウン
タＴＳＣが、時分割多重化信号のタイムスロツト番号を
示す信号を示す信号を発生しており、これを信号線ＷＡ
Ｌにより切替回路ＳＷ−１を介し、メモリＦＭ−Ａおよ
びＦＭ一Ｂへ書き込みアドレス指定信号として与えてい
るため切替回路ＳＷ−１によって、入線ＨＷＩおよび信
号線ＷＡＬの接続されているメモリＦＭ−Ａ、ＦＭ−Ｂ
中のいずれか一方には、タイムスロツトカウンタＴＳＣ
のアドレス指定に応じ、各アドレスへ時分割多重化信号
のディジタル信号が順次に書き込まれる。
多重化信号の少なくとも１フレーム分が必要である。一
方、時分割多重化信号のフレーム周期を示すフレーム信
号およびビツトタイミング信号を抽出する回路ならびに
２進カウンタ等により構成されたタイムスロツトカウン
タＴＳＣが、時分割多重化信号のタイムスロツト番号を
示す信号を示す信号を発生しており、これを信号線ＷＡ
Ｌにより切替回路ＳＷ−１を介し、メモリＦＭ−Ａおよ
びＦＭ一Ｂへ書き込みアドレス指定信号として与えてい
るため切替回路ＳＷ−１によって、入線ＨＷＩおよび信
号線ＷＡＬの接続されているメモリＦＭ−Ａ、ＦＭ−Ｂ
中のいずれか一方には、タイムスロツトカウンタＴＳＣ
のアドレス指定に応じ、各アドレスへ時分割多重化信号
のディジタル信号が順次に書き込まれる。
すなわち、メモリＦＭ−Ａ、ＦＭ−Ｂ中のいずれか一方
には、時分割多重化信号のディジタル信号が、そのタイ
ムスロツト番号と同一番地のアドレスへ順次に格納され
る。
には、時分割多重化信号のディジタル信号が、そのタイ
ムスロツト番号と同一番地のアドレスへ順次に格納され
る。
このとき、メモリＦＭ−Ａ、ＦＭ−Ｂ中の他方には、切
替回路ＳＷ−０により、出線ＨＷＯおよびタイミング信
号発生器ＴＰＧからの信号線ＲＡＬが接続されており、
タイミング信号発生器ＴＰＧからの局内統一ビツトタイ
ミングおよびフレームタイミングに同期したタイムスロ
ツト番号を示す信号が、アドレス指定信号として与えら
れるため、局内側のビツトタイミングに応じた読み出し
が行なわれ、出線ＨＷＯには、書き込み順位どおりかつ
局内統一フレームタイミングに同期したディジタル信号
が送出される。
替回路ＳＷ−０により、出線ＨＷＯおよびタイミング信
号発生器ＴＰＧからの信号線ＲＡＬが接続されており、
タイミング信号発生器ＴＰＧからの局内統一ビツトタイ
ミングおよびフレームタイミングに同期したタイムスロ
ツト番号を示す信号が、アドレス指定信号として与えら
れるため、局内側のビツトタイミングに応じた読み出し
が行なわれ、出線ＨＷＯには、書き込み順位どおりかつ
局内統一フレームタイミングに同期したディジタル信号
が送出される。
また、メモリＦＭ−Ａ、ＦＭ−Ｂに対する書き込みと読
み出し動作とを切替える切替回路ＳＷ−１、ＳＷ−０は
、功替制御ユニツトＳＷＣＵにより制御されており、同
ユニツトＳＷＣＵは、信号線ＴＳＣＬおよびＴＰＯＬを
介したタイムスロツトカウンタＴＳＣからのタイムスロ
ツト番号を示す信号および、タイミング信号発生器ＴＰ
Ｇからの局内統一ビツトタイミング信号に基づいて動作
している。
み出し動作とを切替える切替回路ＳＷ−１、ＳＷ−０は
、功替制御ユニツトＳＷＣＵにより制御されており、同
ユニツトＳＷＣＵは、信号線ＴＳＣＬおよびＴＰＯＬを
介したタイムスロツトカウンタＴＳＣからのタイムスロ
ツト番号を示す信号および、タイミング信号発生器ＴＰ
Ｇからの局内統一ビツトタイミング信号に基づいて動作
している。
第３図は切替制御ユニツトＳＷＣＵのブロツク図であり
、同図における各部の波形を示す第４図のタイムチャー
ドのとおりに動作する。
、同図における各部の波形を示す第４図のタイムチャー
ドのとおりに動作する。
第４図Ａは、正常な切替動作の行なわれている場合を示
し、入線ＨＷＩの時分割多重化信号におけるタイムスロ
ツト番号を示す信号ａが与えられ、例えば信号ａは、３
２タイムスロツトにより１フレームが構成され、その先
頭に連接したタイムスロツト、、０″〜、、５″のプレ
アンプル信号が付加されているものとすれば、第３図の
先位タイムスロツト検出器ＦＴＳＤがタイムスロツト、
、１＾を検出し、後位タイムスロト検出器ＲＴＳＤがタ
イムスロツト、、５″を検出し、第４図Ａに示すｂ，ｄ
の検出出力を生ずる。
し、入線ＨＷＩの時分割多重化信号におけるタイムスロ
ツト番号を示す信号ａが与えられ、例えば信号ａは、３
２タイムスロツトにより１フレームが構成され、その先
頭に連接したタイムスロツト、、０″〜、、５″のプレ
アンプル信号が付加されているものとすれば、第３図の
先位タイムスロツト検出器ＦＴＳＤがタイムスロツト、
、１＾を検出し、後位タイムスロト検出器ＲＴＳＤがタ
イムスロツト、、５″を検出し、第４図Ａに示すｂ，ｄ
の検出出力を生ずる。
たゞし、タイムスロツト番号を示す信号ａは、５ビツト
の２進化信号等となっており、デコーダ等を各タイムス
ロツト検出器ＦＴＳＤ．ＲＴＳＤとして用いることによ
り、所定順位のタイムスロツトが検出される。
の２進化信号等となっており、デコーダ等を各タイムス
ロツト検出器ＦＴＳＤ．ＲＴＳＤとして用いることによ
り、所定順位のタイムスロツトが検出される。
また、プレアンプル信号は、フレーム信号、打合せ回線
用信号等の付加信号に充当するものであり、所要数のタ
イムスロツトにより構成される。先位タイムスロツト検
出器ＦＴＳＤの検出出力ｂは、フリツプフロツプ回路（
以下、ＦＦＣ）ＦＦＩをセツトし、出力ｈを生じさせる
が、ビツトタイミング信号ｆに基づき、リングカウンタ
等を用いたフレームタイムス。
用信号等の付加信号に充当するものであり、所要数のタ
イムスロツトにより構成される。先位タイムスロツト検
出器ＦＴＳＤの検出出力ｂは、フリツプフロツプ回路（
以下、ＦＦＣ）ＦＦＩをセツトし、出力ｈを生じさせる
が、ビツトタイミング信号ｆに基づき、リングカウンタ
等を用いたフレームタイムス。
ツト・力ウンタＦＴＳＣがフレーム同期に応じた出力ｇ
を生じ、これによってＦＦＣ／ＦＦＩをリセツトするた
め、後＆タイムスロツト検出器ＲＴＳＤの検出出力ｄが
生じたときには、ＦＦＣ・ＦＦＩの出力ｈが消滅してお
り、ＡＮＤゲートＡＮＤＩは出力を生じない。したがっ
て、ＦＦＣ・ＦＦ２はセツトされることなく、ＡＮＤゲ
ートＡＮＤ２はオフ状態を保ち、ＦＦＣ・ＦＦ３もセツ
トされずその出力ｉを生じないため、フレームタイムス
ロツト・カウンタＦＴＳＣは、第４図Ａのｅに示す局内
側タイムスロツト番号すなわち、第２図の信号線ＲＡＬ
へ送出される信号に対し、３２タイムスロツトを１フレ
ームとする周期で出力ｇを発生し、これを反復する。
を生じ、これによってＦＦＣ／ＦＦＩをリセツトするた
め、後＆タイムスロツト検出器ＲＴＳＤの検出出力ｄが
生じたときには、ＦＦＣ・ＦＦＩの出力ｈが消滅してお
り、ＡＮＤゲートＡＮＤＩは出力を生じない。したがっ
て、ＦＦＣ・ＦＦ２はセツトされることなく、ＡＮＤゲ
ートＡＮＤ２はオフ状態を保ち、ＦＦＣ・ＦＦ３もセツ
トされずその出力ｉを生じないため、フレームタイムス
ロツト・カウンタＦＴＳＣは、第４図Ａのｅに示す局内
側タイムスロツト番号すなわち、第２図の信号線ＲＡＬ
へ送出される信号に対し、３２タイムスロツトを１フレ
ームとする周期で出力ｇを発生し、これを反復する。
また、出力ｇはＦＦＣ・ＦＦ４のセツト・リセツトを反
復させるため、ＦＦＣ・ＦＦ４が出力ｋを生じ、これを
切替信号として信号線ＳＷＬを介し、切替回路ＳＷ−１
、ＳＷ−０へ送出する。
復させるため、ＦＦＣ・ＦＦ４が出力ｋを生じ、これを
切替信号として信号線ＳＷＬを介し、切替回路ＳＷ−１
、ＳＷ−０へ送出する。
なお、この例では、切替信号ｋが、、Ｌ＾（低レベル）
のとき、切替回路ＳＷ−１はメモリＦＭ−Ａを選択し、
切替回路ＳＷ−０はメモリＦＭ一Ｂを選択し、切替信号
ｋが、、Ｈ＾（高レベル）のときには、反対の関係にな
るものとなっており、第４図ＡにＦＭ−Ａ、ＦＭ−Ｂと
して示すとおり書き込みＷと読み出しＲとが交互に反復
して行なわれると共に、この切替は、時分割多重化信号
ａのプレアンブル信号期間内において、かつ、読み出し
Ｒのタイミング位相に同期したフレーム周期、すなわち
、同図ｅの局内側タイムスロツト番号に対し３２タイム
スロツト毎に行なわれる。
のとき、切替回路ＳＷ−１はメモリＦＭ−Ａを選択し、
切替回路ＳＷ−０はメモリＦＭ一Ｂを選択し、切替信号
ｋが、、Ｈ＾（高レベル）のときには、反対の関係にな
るものとなっており、第４図ＡにＦＭ−Ａ、ＦＭ−Ｂと
して示すとおり書き込みＷと読み出しＲとが交互に反復
して行なわれると共に、この切替は、時分割多重化信号
ａのプレアンブル信号期間内において、かつ、読み出し
Ｒのタイミング位相に同期したフレーム周期、すなわち
、同図ｅの局内側タイムスロツト番号に対し３２タイム
スロツト毎に行なわれる。
たゞし、第４図Ａにおけるａ，ｂとの相対関係は不ｑ特
定であり、同図はその一例を示しているにすぎないが、
いずれの状態においても、プレアンプル信号期間内にお
いてメモリＦＭ、、ＡとＦＭ−Ｂとの書き込み動作およ
び読み出し動作が切替えられるため、同図の例では、プ
レアンプル信号用タイムロツト、、４″の書き込み中に
切替えられているが、常にタイムスロツトぃ０＾〜、、
５＾のいずれかにおいて切替えがなされ、これによって
一部のプレアンプル信号が消滅しても、プレアンプル信
号に続くタイムスロツト、、６＾〜、、３ｒのデータ信
号には無関係であり、通信上の支障を生じない。
定であり、同図はその一例を示しているにすぎないが、
いずれの状態においても、プレアンプル信号期間内にお
いてメモリＦＭ、、ＡとＦＭ−Ｂとの書き込み動作およ
び読み出し動作が切替えられるため、同図の例では、プ
レアンプル信号用タイムロツト、、４″の書き込み中に
切替えられているが、常にタイムスロツトぃ０＾〜、、
５＾のいずれかにおいて切替えがなされ、これによって
一部のプレアンプル信号が消滅しても、プレアンプル信
号に続くタイムスロツト、、６＾〜、、３ｒのデータ信
号には無関係であり、通信上の支障を生じない。
第４図Ｂは、入力側時分割多重化信号のビツトタイミン
グと、局内側のビツトタイミングとに偏差を生じた場合
であり、先位および後位タイムスロツト検出器ＦＴＳＤ
、ＲＴＳＤの検出々力ｂ，ｄによって示される。
グと、局内側のビツトタイミングとに偏差を生じた場合
であり、先位および後位タイムスロツト検出器ＦＴＳＤ
、ＲＴＳＤの検出々力ｂ，ｄによって示される。
先位タイムスロツト、、ｒと後位タムスロツト、、５″
との間にわたる監視期間ＷＰから逸脱して、切替信号ｋ
が、、Ｈ＾へ転じており、この場合にはつぎのプレアン
プル信号における先位タイムスロツト、、１″を検出し
てから、後位タイムスロツト、、５″を検出するまでの
間において、切替信号ｋを、、Ｌ″とし、時分割多重化
信号のプレアンプルタィムスロツトに追従した切替が行
なわれる。すなわち、この場合には、フレームタムスロ
ツト・カウンタＦＴＳＣの出力ｇが生じＦＦＣ・ＦＦＩ
がリセツトされる以前に、後位タイムスロツト検出器Ｒ
ＴＳＤの検出出力ｄが生ずるため、ＡＮＤゲートＡＮＤ
Ｉの出力が、、Ｈ＾となり、これによってＦＦＣ・ＦＦ
２がセツトされ、その出力ｉによりＡＮＤゲートＡＮＤ
２がオン状態となり、これをつぎのプレアンプル信号ま
で保持する。
との間にわたる監視期間ＷＰから逸脱して、切替信号ｋ
が、、Ｈ＾へ転じており、この場合にはつぎのプレアン
プル信号における先位タイムスロツト、、１″を検出し
てから、後位タイムスロツト、、５″を検出するまでの
間において、切替信号ｋを、、Ｌ″とし、時分割多重化
信号のプレアンプルタィムスロツトに追従した切替が行
なわれる。すなわち、この場合には、フレームタムスロ
ツト・カウンタＦＴＳＣの出力ｇが生じＦＦＣ・ＦＦＩ
がリセツトされる以前に、後位タイムスロツト検出器Ｒ
ＴＳＤの検出出力ｄが生ずるため、ＡＮＤゲートＡＮＤ
Ｉの出力が、、Ｈ＾となり、これによってＦＦＣ・ＦＦ
２がセツトされ、その出力ｉによりＡＮＤゲートＡＮＤ
２がオン状態となり、これをつぎのプレアンプル信号ま
で保持する。
つぎのプレアンプル信号期間になると、再び先位タイム
スロツト検出器ＦＴＳＤの検出出力ｂが生じ、これが遅
延回路ＤＬＩ介してパルスｃとなったうえＡＮＤゲート
ＡＮＤ２へ与えられ、同ゲートＡＮＤ２を経てＤ形ＦＦ
Ｃ等を用いたＦＦＣ・ＦＦ３の端子Ｄを、、Ｈｒとする
。
スロツト検出器ＦＴＳＤの検出出力ｂが生じ、これが遅
延回路ＤＬＩ介してパルスｃとなったうえＡＮＤゲート
ＡＮＤ２へ与えられ、同ゲートＡＮＤ２を経てＤ形ＦＦ
Ｃ等を用いたＦＦＣ・ＦＦ３の端子Ｄを、、Ｈｒとする
。
これについて、ビツトタイミング信号ｆが、、Ｌｒから
、、Ｈ〆へ転ずると、その立上りによりＦＦＣ・ＦＦ３
がセツトされ、ビツトタイミング信号ｆの１周期間この
状態を保持する。
、、Ｈ〆へ転ずると、その立上りによりＦＦＣ・ＦＦ３
がセツトされ、ビツトタイミング信号ｆの１周期間この
状態を保持する。
このため、ＦＦＣ・ＦＦ３の出力ｊが生じ、これによつ
て、フレームタイムスロツト・力ウンタＦＴＳＣが強制
的にリセツトされたうえ、直ちにビツトタイミング信号
ｆのカウントを最少から再開する。
て、フレームタイムスロツト・力ウンタＦＴＳＣが強制
的にリセツトされたうえ、直ちにビツトタイミング信号
ｆのカウントを最少から再開する。
したがって「遅延回路ＤＬＩの遅延時間を経た先位タイ
ムスロツトぃ１″の検出直後において、切替出力ｋが”
Ｈ＾からげＬｒへ転じ、メモリＦＭ−Ａは読み出しＲか
ら書き込みＷへ、メモリＦＭ−Ｂは書き込みＷから読み
出しＲへ切替えられ、再び監視期間ＷＰ内での切替動作
となり、これを反復する。
ムスロツトぃ１″の検出直後において、切替出力ｋが”
Ｈ＾からげＬｒへ転じ、メモリＦＭ−Ａは読み出しＲか
ら書き込みＷへ、メモリＦＭ−Ｂは書き込みＷから読み
出しＲへ切替えられ、再び監視期間ＷＰ内での切替動作
となり、これを反復する。
また、ＦＦＣ・ＦＦ３の出力ｊは、遅延回路ＤＬ２を経
て出力夕となりＦＦＣ・ＦＦ２をリセツトし、初期状態
へ復帰させる。
て出力夕となりＦＦＣ・ＦＦ２をリセツトし、初期状態
へ復帰させる。
なお、遅延回路ＤＬ２は、フレームタイムスロツト・カ
ウン夕ＦＴＳＣのリセツトを確実とするためのものであ
り、遅延回路ＤＬＩは、フレームタイムスロツト・カゥ
ンタＦＴＳＣのリセツト時点を規正するために設けてあ
る。
ウン夕ＦＴＳＣのリセツトを確実とするためのものであ
り、遅延回路ＤＬＩは、フレームタイムスロツト・カゥ
ンタＦＴＳＣのリセツト時点を規正するために設けてあ
る。
また、各タイムスロツト検出器ＦＴＳＤ、ＲＴＳＤによ
り検出するタイムスロツトは、監視期間ＷＰの大づ・に
よって定まる監視精度に応じ、プレアンプル信号期間内
において任意に定めればよい。以上のとおり、第４図Ｂ
においては、フレームタイムスロツト・カウンタＦＴＳ
Ｃの出力ｇが３２タイムスロツトのフレーム周期により
生じているところ、強制的なりセツトにより３０タイム
スロツトのフレーム周期となるが、これによって入力側
時分割時分重化信号のビツトタイミングと局内側ビツト
タイミングとの偏差に基づく累積誤差が吸収される。
り検出するタイムスロツトは、監視期間ＷＰの大づ・に
よって定まる監視精度に応じ、プレアンプル信号期間内
において任意に定めればよい。以上のとおり、第４図Ｂ
においては、フレームタイムスロツト・カウンタＦＴＳ
Ｃの出力ｇが３２タイムスロツトのフレーム周期により
生じているところ、強制的なりセツトにより３０タイム
スロツトのフレーム周期となるが、これによって入力側
時分割時分重化信号のビツトタイミングと局内側ビツト
タイミングとの偏差に基づく累積誤差が吸収される。
また、入力側時分割多重化信号のタイムスロツト順位に
応じて貫き込まれたディジタル信号が、貫き込まれた順
位どおりに読み出されるため、局内統一ビツトタイミン
グおよびフレームタイミングと完全に同期した時分割多
重化信号が得られる。このほか、以上の説明においては
、伝送路からの時分割多重化信号を入力側とし、局内側
のフレーム位相へ同期させるものとしたが、任意の時分
割多重化信号を他の異なるフレーム位相へ同期させるこ
とが自在であり、種々の用途に適用することができる。
応じて貫き込まれたディジタル信号が、貫き込まれた順
位どおりに読み出されるため、局内統一ビツトタイミン
グおよびフレームタイミングと完全に同期した時分割多
重化信号が得られる。このほか、以上の説明においては
、伝送路からの時分割多重化信号を入力側とし、局内側
のフレーム位相へ同期させるものとしたが、任意の時分
割多重化信号を他の異なるフレーム位相へ同期させるこ
とが自在であり、種々の用途に適用することができる。
また、第３図の構成は条件に応じＡＮＤゲートをＮＡＮ
Ｄゲートとする等任意の選定が可能であり、メモリＦＭ
−Ａ、ＦＭ−Ｂにおける書き込みまたは読み出しアドレ
スを、所定の順位にしたがって行なうものとすれば、デ
ータ信号の挿入されているタイムスロツト順位を入替え
るタイムスロツト変換器としても使用できる等、種々の
変形が自在である。
Ｄゲートとする等任意の選定が可能であり、メモリＦＭ
−Ａ、ＦＭ−Ｂにおける書き込みまたは読み出しアドレ
スを、所定の順位にしたがって行なうものとすれば、デ
ータ信号の挿入されているタイムスロツト順位を入替え
るタイムスロツト変換器としても使用できる等、種々の
変形が自在である。
以上の説明により明らかなとおり本発明によれば、簡単
な構成により異なったタイミング関係の時分割多重化信
号を容易かつ安定に所定のビツトタイミング位相とフレ
ームタイミング位相とへ同期させることができるため、
各種用途の時分割多重化通路において顕著な効果を呈す
る。
な構成により異なったタイミング関係の時分割多重化信
号を容易かつ安定に所定のビツトタイミング位相とフレ
ームタイミング位相とへ同期させることができるため、
各種用途の時分割多重化通路において顕著な効果を呈す
る。
第１図は従来例を示すブロツク図、第２図以降は本発明
の実施例を示し、第２図は構成を示すブロツク図、第３
図第２図における切替制御ユニツトのブロツク図、第４
図Ａ，Ｂは第３図における各部の波形を示すタイムチャ
ートである。 ＨＷ１・・・入線、ＨＷ０・・・出線、ＳＷ−１，ＳＷ
−○・・・切替回路、ＦＭ一Ａ，ＦＭ−Ｂ・・・メモリ
、ＴＳＣ・・・タイムスロツトカウンタ、ＳＷＣＵ・・
・切替制御ユニツト、ＴＰＯ・・・タイミング信号発生
器、ＦＴＳＤ・・・先位タイムスロツト検出器、ＲＴＳ
Ｄ・・・後位タイムスロツト検出器、ＦＦＩ〜ＦＦ４・
・・ＦＦＣ（フリツプフロツプ回路）、ＡＮＤ１，ＡＮ
Ｄ２・・・ＡＮＤゲート、ＦＴＳＣ・・・フレームタイ
ムスロツト・力ウンタ。 第１図第２図 第３図 第４図
の実施例を示し、第２図は構成を示すブロツク図、第３
図第２図における切替制御ユニツトのブロツク図、第４
図Ａ，Ｂは第３図における各部の波形を示すタイムチャ
ートである。 ＨＷ１・・・入線、ＨＷ０・・・出線、ＳＷ−１，ＳＷ
−○・・・切替回路、ＦＭ一Ａ，ＦＭ−Ｂ・・・メモリ
、ＴＳＣ・・・タイムスロツトカウンタ、ＳＷＣＵ・・
・切替制御ユニツト、ＴＰＯ・・・タイミング信号発生
器、ＦＴＳＤ・・・先位タイムスロツト検出器、ＲＴＳ
Ｄ・・・後位タイムスロツト検出器、ＦＦＩ〜ＦＦ４・
・・ＦＦＣ（フリツプフロツプ回路）、ＡＮＤ１，ＡＮ
Ｄ２・・・ＡＮＤゲート、ＦＴＳＣ・・・フレームタイ
ムスロツト・力ウンタ。 第１図第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 連接した複数のタイムスロツトからなるプレアンプ
ル信号および該プレアンプル信号に続く複数のタイムス
ロツトからなるデータ信号とにより１フレームを構成す
る時分割多重化信号の少くとも１フレーム分を蓄積する
二つのメモリを設け、該メモリ中の一方へ入力側時分割
多重化信号を書き込むと共に、他方のメモリから前記書
き込み内容の読み出しを行ない、前記各メモリの書き込
みおよび読み出し動作を前記時分割多重化信号の前記プ
レアンプル信号期間内においてかつ読み出しタイミング
の位相に同期したフレーム周期により交互に反復して切
替えることを特徴とした同期方式。 ２ プレアンプル信号の先位タイムスロツトと後位タイ
ムスロツトとを検出して前記両タイムスロツト間にわた
る監視期間を設け、該監視期間を逸脱して切替えの行な
われたときには、つぎのプレアンプル信号における前記
先位タイムスロツトを検出してから、前記後位タイムス
ロツトを検出するまでの間に切替えを行なうことを特徴
とする、特許請求の範囲第１項記載の同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54087080A JPS603251B2 (ja) | 1979-07-09 | 1979-07-09 | 同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54087080A JPS603251B2 (ja) | 1979-07-09 | 1979-07-09 | 同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610755A JPS5610755A (en) | 1981-02-03 |
| JPS603251B2 true JPS603251B2 (ja) | 1985-01-26 |
Family
ID=13904959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54087080A Expired JPS603251B2 (ja) | 1979-07-09 | 1979-07-09 | 同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603251B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3509511A1 (de) * | 1985-03-16 | 1986-09-18 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren und schaltungsanordnung zur phasensprungfreien durchschaltung von breitbandigen digitalsignalen in einem synchronen breitbandkommunikationsnetz |
| JP2638811B2 (ja) * | 1987-06-30 | 1997-08-06 | 日本電気株式会社 | 無線伝送基地局 |
| JPH0290834A (ja) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | Ａｔｍ通話路装置及びａｔｍ回線終端装置 |
| US4916364A (en) * | 1988-07-27 | 1990-04-10 | General Electric Company | Parallel arranged starting circuit for gaseous discharge lamps |
| JP2770375B2 (ja) * | 1989-02-28 | 1998-07-02 | 株式会社明電舎 | 伝送遅延位相補償回路 |
-
1979
- 1979-07-09 JP JP54087080A patent/JPS603251B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5610755A (en) | 1981-02-03 |
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