JPS6144426B2 - - Google Patents
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- JPS6144426B2 JPS6144426B2 JP54159993A JP15999379A JPS6144426B2 JP S6144426 B2 JPS6144426 B2 JP S6144426B2 JP 54159993 A JP54159993 A JP 54159993A JP 15999379 A JP15999379 A JP 15999379A JP S6144426 B2 JPS6144426 B2 JP S6144426B2
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- Japan
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- frame
- partial
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- frames
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- 230000005540 biological transmission Effects 0.000 claims description 41
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、複数の伝送装置と一つの同期装置
を、信号が一方向に伝えられる伝送路を介して、
直列環状に接続し、伝送装置間で相互に信号を伝
送するループ伝送システムにおける。情報の転送
単位であるフレームを前記の同期装置内で遅延さ
せることによりフレームの重なりにより生じる後
尾の信号の消失を防止し良好なる情報転送を行わ
せる同期装置に関するものである。
を、信号が一方向に伝えられる伝送路を介して、
直列環状に接続し、伝送装置間で相互に信号を伝
送するループ伝送システムにおける。情報の転送
単位であるフレームを前記の同期装置内で遅延さ
せることによりフレームの重なりにより生じる後
尾の信号の消失を防止し良好なる情報転送を行わ
せる同期装置に関するものである。
第１図は、この発明による同期装置の機能を説
明する図で、１は同期装置、２ａ，２ｂ，２ｃ等
２は伝送装置、３ａ，３ｂ，３ｃ，３ｄ等３は伝
送路、４はフレームである。フレーム４は伝送路
の矢印の方向へ転送され、フレームの先頭には同
期語SYNと、同期語SYNに続いて情報を運ぶ領
域が存在し、この同期語SYNは同期装置１によ
り、フレームの長さの周期毎に送出される。第１
図では、ループ伝送システム内にフレームが１個
存在する場合を示している。第１図Ａにおいて、
同期装置１内を通過するフレーム４に対し何ら遅
延補正を行わない場合には、フレーム４が伝送路
３を一巡した時に、同期装置１によつて発生され
た同期語SYNがフレーム４の後尾に追いつくよ
うになり、フレーム４の斜線を施した部分の情報
が失われてしまう。一般に前記の欠点を解消する
ために、第１図Ｂに示すように、同期装置１にお
いて到着するフレームを適当な時間遅延させて再
送出する機能を持たせて、フレーム４の後尾に同
期語SYNが滑らかに続くようにしている。
明する図で、１は同期装置、２ａ，２ｂ，２ｃ等
２は伝送装置、３ａ，３ｂ，３ｃ，３ｄ等３は伝
送路、４はフレームである。フレーム４は伝送路
の矢印の方向へ転送され、フレームの先頭には同
期語SYNと、同期語SYNに続いて情報を運ぶ領
域が存在し、この同期語SYNは同期装置１によ
り、フレームの長さの周期毎に送出される。第１
図では、ループ伝送システム内にフレームが１個
存在する場合を示している。第１図Ａにおいて、
同期装置１内を通過するフレーム４に対し何ら遅
延補正を行わない場合には、フレーム４が伝送路
３を一巡した時に、同期装置１によつて発生され
た同期語SYNがフレーム４の後尾に追いつくよ
うになり、フレーム４の斜線を施した部分の情報
が失われてしまう。一般に前記の欠点を解消する
ために、第１図Ｂに示すように、同期装置１にお
いて到着するフレームを適当な時間遅延させて再
送出する機能を持たせて、フレーム４の後尾に同
期語SYNが滑らかに続くようにしている。
この発明は前記の機能を先入先出メモリ、フレ
ームメモリ等を用いて構成したもので、以下図面
について詳細に説明する。
ームメモリ等を用いて構成したもので、以下図面
について詳細に説明する。
第２図は、同期装置１のフレーム４を遅延補正
する回路を示す図であり、４ａ，４ｂは同期装置
１へ入力および出力するフレーム４であり、
D1，D2，…，Ｄo等Ｄはフレーム４の情報を運ぶ
領域を分割した部分フレーム、SPは直列ビツト
信号として入力するフレーム４ａを受けとり並列
信号に変換する直列変換レジスタ、PSYNは前記
直列変換レジスタSPからフレーム４ａの同期信
号SYNを受け取り、部分フレーム番号を作り出
す同期引込回路、BUFは前記フレームを部分フ
レームに分割するバツフア回路、FIFOは部分フ
レームＤと分割フレーム番号の書き込みおよび続
み出しを行い、読み出し時には書き込み順のデー
タが得られる先入先出メモリ、VOLは先入先出
メモリFIFOに蓄積される部分フレームＤの量を
検出するデータ容量検出回路、MEMWRは先入
先出メモリFIFOより部分フレームＤと前記部分
フレーム番号を読み出し、前記部分フレーム番号
を番地として部分フレームＤを後記フレーム号を
メモリFMEMへ書き込むメモリ書込回路、
FMEMは番地A1からＡoをもち１フレーム分の容
量を有し、前記部分フレームＤを一時蓄積するフ
レームメモリ、CTOUTはフレームメモリFMEM
から部分フレームＤを読み出すための部分フレー
ム番号を作り出すアドレスカウンタ、PSはフレ
ームメモリFMEMから読み出される部分フレー
ムＤを直列ビツト信号に変換する並直列変換レジ
スタ、GSYNは同期語を発生する同期語発生回路
であり、１０１ないし１１５はこれらを相互に接
続する信号線である。
する回路を示す図であり、４ａ，４ｂは同期装置
１へ入力および出力するフレーム４であり、
D1，D2，…，Ｄo等Ｄはフレーム４の情報を運ぶ
領域を分割した部分フレーム、SPは直列ビツト
信号として入力するフレーム４ａを受けとり並列
信号に変換する直列変換レジスタ、PSYNは前記
直列変換レジスタSPからフレーム４ａの同期信
号SYNを受け取り、部分フレーム番号を作り出
す同期引込回路、BUFは前記フレームを部分フ
レームに分割するバツフア回路、FIFOは部分フ
レームＤと分割フレーム番号の書き込みおよび続
み出しを行い、読み出し時には書き込み順のデー
タが得られる先入先出メモリ、VOLは先入先出
メモリFIFOに蓄積される部分フレームＤの量を
検出するデータ容量検出回路、MEMWRは先入
先出メモリFIFOより部分フレームＤと前記部分
フレーム番号を読み出し、前記部分フレーム番号
を番地として部分フレームＤを後記フレーム号を
メモリFMEMへ書き込むメモリ書込回路、
FMEMは番地A1からＡoをもち１フレーム分の容
量を有し、前記部分フレームＤを一時蓄積するフ
レームメモリ、CTOUTはフレームメモリFMEM
から部分フレームＤを読み出すための部分フレー
ム番号を作り出すアドレスカウンタ、PSはフレ
ームメモリFMEMから読み出される部分フレー
ムＤを直列ビツト信号に変換する並直列変換レジ
スタ、GSYNは同期語を発生する同期語発生回路
であり、１０１ないし１１５はこれらを相互に接
続する信号線である。
フレーム４のうち、情報を選ぶ領域は、一般に
は、スロツトあるいはチヤネルと呼ばれる小領域
に分割され、伝送装置２が相互に情報を授受する
媒体として使用される。この発明における部分フ
レームは、同期装置が処理を行うデータの長さを
単位としたものであり、必ずしも前記のスロツト
あるいはチヤネルのビツト長と一致する必要はな
い。
は、スロツトあるいはチヤネルと呼ばれる小領域
に分割され、伝送装置２が相互に情報を授受する
媒体として使用される。この発明における部分フ
レームは、同期装置が処理を行うデータの長さを
単位としたものであり、必ずしも前記のスロツト
あるいはチヤネルのビツト長と一致する必要はな
い。
次にこの発明の同期装置１の動作を順に説明す
る。
る。
伝送路３ｄから同期装置１へ、同期語SYNを
先頭とするフレーム４ａが到着し、信号線１０１
を経由して直並列変換レジスタSPへ入る。同期
引込回路FSYNは、信号線１０２を経由してくる
同期語SYNを検出して、同期語SYNに後読する
部分フレームD1，D2，…，Ｄoに対応する部分フ
レーム番号を生成し信号線１０３へ出力するとと
もに、信号線１０４を経由してバツフア回路
BUFへフレーム分割動作指令信号を与える。こ
の信号によりフレーム４ａは、バツフア回路
BUFにより分割され部分フレームＤをつくり、
バツフア回路BUFに一時保持される。部分フレ
ームＤは信号線１０５を経由して、前記部分フレ
ーム番号は信号線１０３を経由して、両者は一組
のデータとして先入先出メモリFIFOへ書き込ま
れる。
先頭とするフレーム４ａが到着し、信号線１０１
を経由して直並列変換レジスタSPへ入る。同期
引込回路FSYNは、信号線１０２を経由してくる
同期語SYNを検出して、同期語SYNに後読する
部分フレームD1，D2，…，Ｄoに対応する部分フ
レーム番号を生成し信号線１０３へ出力するとと
もに、信号線１０４を経由してバツフア回路
BUFへフレーム分割動作指令信号を与える。こ
の信号によりフレーム４ａは、バツフア回路
BUFにより分割され部分フレームＤをつくり、
バツフア回路BUFに一時保持される。部分フレ
ームＤは信号線１０５を経由して、前記部分フレ
ーム番号は信号線１０３を経由して、両者は一組
のデータとして先入先出メモリFIFOへ書き込ま
れる。
先入先出メモリFIFOを使用する理由は次のと
おりである。
おりである。
ループ伝送システムにおいて、同期装置１の発
振器（図示せず）よりつくられるタイミング信号
がシステム全体の伝送速度を規定し、同期語
SYNは前記のタイミング信号で、フレーム４へ
組み込まれ、同期装置１より伝送路３ａへ送出さ
れる。各伝送装置２は、フレーム４を受信し、同
期語SYNを含むフレーム４からタイミング成分
を抽出し、送受信のタイミング信号を作り出して
いる。ループ伝送システムでは、複数の伝送装置
２が、伝送路を介して直列に接続されることか
ら、フレーム４信号の変化点のゆらぎ（ジツタ）
が累積し易く、従つてフレーム４が、同期装置１
から出て、伝送路３と伝送装置２を経由して再び
同期装置１へ戻つて来る時には、発振器の発生す
るタイミング信号の周波数と、戻つて来たフレー
ムから抽出されるタイミング信号の周波数が平均
的には等しいが、短時間の間をとると異なる現象
が生じる。すなわち、フレーム４の特定ビツトに
注目した場合、前記ビツトが戻つてくるべき予定
時刻から外れた時刻に、前記のビツトが実際に戻
つてくるという現象が生じる。同期装置１に、書
き込みと読み出しが独立のタイミングで実施でき
る先入先出メモリFIFOを設けることにより、前
記のビツトから得られるタイミング信号の周波数
変動を吸収し、前記のビツトを予定時刻に再送出
することが可能になる。この先入先出メモリ
FIFOは、次段のフレームメモリFMEMの書き込
みと読み出しのタイミングが出力用のアドレスカ
ウンタCTOUTにより規定されているため、フレ
ームメモリFMEMへの書き込みタイミングまで
の待ちを吸収するための一時蓄積の機能も果して
いる。
振器（図示せず）よりつくられるタイミング信号
がシステム全体の伝送速度を規定し、同期語
SYNは前記のタイミング信号で、フレーム４へ
組み込まれ、同期装置１より伝送路３ａへ送出さ
れる。各伝送装置２は、フレーム４を受信し、同
期語SYNを含むフレーム４からタイミング成分
を抽出し、送受信のタイミング信号を作り出して
いる。ループ伝送システムでは、複数の伝送装置
２が、伝送路を介して直列に接続されることか
ら、フレーム４信号の変化点のゆらぎ（ジツタ）
が累積し易く、従つてフレーム４が、同期装置１
から出て、伝送路３と伝送装置２を経由して再び
同期装置１へ戻つて来る時には、発振器の発生す
るタイミング信号の周波数と、戻つて来たフレー
ムから抽出されるタイミング信号の周波数が平均
的には等しいが、短時間の間をとると異なる現象
が生じる。すなわち、フレーム４の特定ビツトに
注目した場合、前記ビツトが戻つてくるべき予定
時刻から外れた時刻に、前記のビツトが実際に戻
つてくるという現象が生じる。同期装置１に、書
き込みと読み出しが独立のタイミングで実施でき
る先入先出メモリFIFOを設けることにより、前
記のビツトから得られるタイミング信号の周波数
変動を吸収し、前記のビツトを予定時刻に再送出
することが可能になる。この先入先出メモリ
FIFOは、次段のフレームメモリFMEMの書き込
みと読み出しのタイミングが出力用のアドレスカ
ウンタCTOUTにより規定されているため、フレ
ームメモリFMEMへの書き込みタイミングまで
の待ちを吸収するための一時蓄積の機能も果して
いる。
また、データ容量検出回路VOLにより、先入
先出メモリFIFOの容量の範囲内の規定値、例え
ば２分の１の量で、部分フレームＤが先入先出メ
モリFIFOに蓄積されたことを検出後、順に読み
出しを行うように制御すれば、従つて先入先出メ
モリFIFOの平均蓄積量が２分の１程度になり、
前記のジツタや伝送路の温度変化による遅延変動
が生じても、先入先出メモリ内でこれらを十分に
吸収することが可能である。
先出メモリFIFOの容量の範囲内の規定値、例え
ば２分の１の量で、部分フレームＤが先入先出メ
モリFIFOに蓄積されたことを検出後、順に読み
出しを行うように制御すれば、従つて先入先出メ
モリFIFOの平均蓄積量が２分の１程度になり、
前記のジツタや伝送路の温度変化による遅延変動
が生じても、先入先出メモリ内でこれらを十分に
吸収することが可能である。
さらにこの先出先入メモリFIFOは、書き込み
と読み出しの時間が互いに独立であつても良いの
で、同期装置１は、直並列変換レジスタSP、同
期引込回路FSYNおよびフレーム分割回路BUFの
組と、データ容量検出回路VOL、メモリ書込回
路MEMWR、フレームメモリFMEM、アドレス
カウンタCTOUT、並直列変換レジスタPSおよ
び同期語発生回路GSYNの組とが、位相の異つた
タイミングであつても、前記先入先出メモリ
FIFOを介して部分フレームと部分フレーム番号
の受け渡しを行うことが可能となる。
と読み出しの時間が互いに独立であつても良いの
で、同期装置１は、直並列変換レジスタSP、同
期引込回路FSYNおよびフレーム分割回路BUFの
組と、データ容量検出回路VOL、メモリ書込回
路MEMWR、フレームメモリFMEM、アドレス
カウンタCTOUT、並直列変換レジスタPSおよ
び同期語発生回路GSYNの組とが、位相の異つた
タイミングであつても、前記先入先出メモリ
FIFOを介して部分フレームと部分フレーム番号
の受け渡しを行うことが可能となる。
さて、先入先出メモリFIFOに一時蓄積された
部分フレームと、部分フレーム番号は、信号線１
０６，１０７を径由してメモリ書き込み回路
MEMWRにより読み出され、信号線１０８に出
力された前記部分フレーム番号をフレームメモリ
FMEMの番地として、信号線１０９より部分フ
レームＤはフレームメモリFMEMへ書き込まれ
る。前記先入先出メモリFIFOから１組の部分フ
レームＤと部分フレーム番号のデータが読み出さ
れると、前記データは前記先入先出メモリFIFO
から消去される。アドレスカウンタCTOUTは信
号線１１０よりフレームメモリFMEMの番地を
指定し、部分フレームＤがフレームメモリ
FMEMから読み出され、信号線１１１を経由し
て、並直列変換レジスタPSへ入り、部分フレー
ムＤは直列信号に変換されて、信号線１１２か
ら、伝送路３ａへ出力される。
部分フレームと、部分フレーム番号は、信号線１
０６，１０７を径由してメモリ書き込み回路
MEMWRにより読み出され、信号線１０８に出
力された前記部分フレーム番号をフレームメモリ
FMEMの番地として、信号線１０９より部分フ
レームＤはフレームメモリFMEMへ書き込まれ
る。前記先入先出メモリFIFOから１組の部分フ
レームＤと部分フレーム番号のデータが読み出さ
れると、前記データは前記先入先出メモリFIFO
から消去される。アドレスカウンタCTOUTは信
号線１１０よりフレームメモリFMEMの番地を
指定し、部分フレームＤがフレームメモリ
FMEMから読み出され、信号線１１１を経由し
て、並直列変換レジスタPSへ入り、部分フレー
ムＤは直列信号に変換されて、信号線１１２か
ら、伝送路３ａへ出力される。
第３図は、第２図のフレームメモリFMEM部
分を取り出し、部分フレームＤが書き込み読み出
される様子を示す図である。第３図Ａは、時刻ta
での、Ｂは時刻taから時間が経過した時刻tbでの
フレームメモリFMEMの状態を示す図である。
第３図Ａの時刻taにおいて、Pkは一つ前に読み
出された部分フレーム、Ｐk+1は時刻taに読み出
し中の、N1，N2，N3は時刻ta以後に読み出され
る部分フレームであり、時刻taでは部分フレーム
Ｎ３が書き込み中であり、斜線部分は読み出しが
終り意味の無いデータである。第３図Ｂの時刻tb
において、Ｐk+２は一つ前に読み出された部分フ
レーム、Pk+3は時刻tbに読み出し中の、N4，
N5，N6は時刻tb以後に読み出される部分フレー
ムである。
分を取り出し、部分フレームＤが書き込み読み出
される様子を示す図である。第３図Ａは、時刻ta
での、Ｂは時刻taから時間が経過した時刻tbでの
フレームメモリFMEMの状態を示す図である。
第３図Ａの時刻taにおいて、Pkは一つ前に読み
出された部分フレーム、Ｐk+1は時刻taに読み出
し中の、N1，N2，N3は時刻ta以後に読み出され
る部分フレームであり、時刻taでは部分フレーム
Ｎ３が書き込み中であり、斜線部分は読み出しが
終り意味の無いデータである。第３図Ｂの時刻tb
において、Ｐk+２は一つ前に読み出された部分フ
レーム、Pk+3は時刻tbに読み出し中の、N4，
N5，N6は時刻tb以後に読み出される部分フレー
ムである。
部分フレームＤは、第３図のようにＰk，Ｐk+
１，N1，N2，N3，Ｐk+２，Ｐk+３，N4，N5，N6
の順に、フレームメモリFMEMに番地の昇べき
の順に巡回して、例えばA3，…，Ａo―１，Ａo，
Ａ１，Ａ２の順で書き込まれて行く。一方フレー
ムメモリFMEMからは、アドレスカウンタ
CTOUTにより、番地の昇べき順に巡回して部分
フレームが読み出されて行き、番地Anの部分フ
レームを読み出した後に、同期語SYNが同期語
発生回路GSYNにより加えられ、さらに番地A1の
部分フレームが読み出されという連続動作により
部分フレームが番号，，…の順にフレーム４
ｃとなつて出力され、伝送路３ａへ送り出されて
行く。この動作において、フレームメモリ
FMEMからの読み出しは、フレームメモリ
FMEMへの書き込みが遅れてフレームメモリ
FMEMが空になることなく、一定周期で繰り返
し行われる。このようにして、同期装置１へ入つ
てくるフレームは遅延の処理を受け、同期語
SYNはフレームの後尾に滑らかに接続されて、
再びフレームが伝送路へ送出されるようになる。
１，N1，N2，N3，Ｐk+２，Ｐk+３，N4，N5，N6
の順に、フレームメモリFMEMに番地の昇べき
の順に巡回して、例えばA3，…，Ａo―１，Ａo，
Ａ１，Ａ２の順で書き込まれて行く。一方フレー
ムメモリFMEMからは、アドレスカウンタ
CTOUTにより、番地の昇べき順に巡回して部分
フレームが読み出されて行き、番地Anの部分フ
レームを読み出した後に、同期語SYNが同期語
発生回路GSYNにより加えられ、さらに番地A1の
部分フレームが読み出されという連続動作により
部分フレームが番号，，…の順にフレーム４
ｃとなつて出力され、伝送路３ａへ送り出されて
行く。この動作において、フレームメモリ
FMEMからの読み出しは、フレームメモリ
FMEMへの書き込みが遅れてフレームメモリ
FMEMが空になることなく、一定周期で繰り返
し行われる。このようにして、同期装置１へ入つ
てくるフレームは遅延の処理を受け、同期語
SYNはフレームの後尾に滑らかに接続されて、
再びフレームが伝送路へ送出されるようになる。
なお、上記の例では、フレームが１個の場合に
ついて説明したが、この発明は、ルーブ伝送シス
テムにおいて伝送装置の数の増加あるいは伝送路
の長大化等により、フレームの一周伝播遅延時間
が長くなり、フレームが複数個存在する場合にお
いても、同様の手順で同期語SYNが先行するフ
レームの後尾に滑らかに接続して伝送され、シス
テム内でのフレームの同期語SYNを先行するフ
レームの後尾に滑らかに接続させることが可能で
ある。
ついて説明したが、この発明は、ルーブ伝送シス
テムにおいて伝送装置の数の増加あるいは伝送路
の長大化等により、フレームの一周伝播遅延時間
が長くなり、フレームが複数個存在する場合にお
いても、同様の手順で同期語SYNが先行するフ
レームの後尾に滑らかに接続して伝送され、シス
テム内でのフレームの同期語SYNを先行するフ
レームの後尾に滑らかに接続させることが可能で
ある。
このフレームメモリFMEMの総ビツト数は、
フレーム１個分のビツト数と等しければ、ループ
伝送システムにおいて、フレームの一周伝播遅延
時間が長く且つ複数のフレームが周回しても、同
期語SYNを先行するフレームの後尾に滑らかに
接続できる事は明らかである。また伝送路におけ
るジツタは、フレーム長に相当する時間ほど長く
生じることはありえず、実際はさらに小さい量と
なるので、先入先出メモリFIFOは、フレームメ
モリFMEMと比べて小さなビツト数で、このジ
ツタ吸収機能を果すことができる。従つて本装置
は、ビツト単価の高価な先入先出メモリFIFOを
少量用いて構成する事ができる。
フレーム１個分のビツト数と等しければ、ループ
伝送システムにおいて、フレームの一周伝播遅延
時間が長く且つ複数のフレームが周回しても、同
期語SYNを先行するフレームの後尾に滑らかに
接続できる事は明らかである。また伝送路におけ
るジツタは、フレーム長に相当する時間ほど長く
生じることはありえず、実際はさらに小さい量と
なるので、先入先出メモリFIFOは、フレームメ
モリFMEMと比べて小さなビツト数で、このジ
ツタ吸収機能を果すことができる。従つて本装置
は、ビツト単価の高価な先入先出メモリFIFOを
少量用いて構成する事ができる。
以上のように、この発明による同期装置では、
書込み読み出しの時間が互いに独立な先入先出メ
モリと、書込みと読み出しの時間が重なつてはな
らないフレームメモリを用いて、ループ伝送シス
テム内にあるフレームに遅延補正を施こすため
に、先入先出メモリへの書き込み時に、部分フレ
ームと部分フレーム番号を組にして書き込み、ま
た先入先出メモリから前記部分フレームと部分フ
レーム番号を組にして読み出し、該部分フレーム
番号を番地として、該部分フレームをフレームメ
モリへ書き込むようにし、さらにフレームメモリ
から、アドレスカウンタにより番地を指定して部
分フレームを次々と読み出し、ループ伝送システ
ム内にあるフレームに、遅延補正を施こして、同
期語が同期装置に入り再び出力される時の先行フ
レームの後尾の消失を解消することができ、また
伝送システムにおいてジツタが発生しても該ジツ
タを吸収し誤動作を防止できる利点を有する。さ
らに本装置を構成する先入先出メモリの量は、ジ
ツタを吸収をするのに必要な量でよく、フレーム
の遅延補正は、安価なランダムアクセスメモリを
用いたフレームメモリで大半が行われることとな
り、経済性の良好な同期装置を提供できるという
利点をも有する。
書込み読み出しの時間が互いに独立な先入先出メ
モリと、書込みと読み出しの時間が重なつてはな
らないフレームメモリを用いて、ループ伝送シス
テム内にあるフレームに遅延補正を施こすため
に、先入先出メモリへの書き込み時に、部分フレ
ームと部分フレーム番号を組にして書き込み、ま
た先入先出メモリから前記部分フレームと部分フ
レーム番号を組にして読み出し、該部分フレーム
番号を番地として、該部分フレームをフレームメ
モリへ書き込むようにし、さらにフレームメモリ
から、アドレスカウンタにより番地を指定して部
分フレームを次々と読み出し、ループ伝送システ
ム内にあるフレームに、遅延補正を施こして、同
期語が同期装置に入り再び出力される時の先行フ
レームの後尾の消失を解消することができ、また
伝送システムにおいてジツタが発生しても該ジツ
タを吸収し誤動作を防止できる利点を有する。さ
らに本装置を構成する先入先出メモリの量は、ジ
ツタを吸収をするのに必要な量でよく、フレーム
の遅延補正は、安価なランダムアクセスメモリを
用いたフレームメモリで大半が行われることとな
り、経済性の良好な同期装置を提供できるという
利点をも有する。
第１図はこの発明の同期装置の機能の説明図、
第２図はこの発明装置の一実施例を示す図、第３
図は第２図のフレーム保持メモリ部の動作を説明
する図である。 図中１は同期装置、２は伝送装置、３は伝送
路、４はフレーム、SYNは同期語、SPは直並列
変換レジスタ、FSYNは同期引込回路、BUFはフ
レーム分割回路、FIFOは先入先出メモリ、VOL
はデータ容量検出回路、MEMWRはメモリ書込
回路、FMEMはフレームメモリ、CTOUTはアド
レスカウンタ、PSは並直列変換レジスタ、GSYN
は同期語発生回路である。なお、図中同一符号は
夫々同一または相当部分を示す。
第２図はこの発明装置の一実施例を示す図、第３
図は第２図のフレーム保持メモリ部の動作を説明
する図である。 図中１は同期装置、２は伝送装置、３は伝送
路、４はフレーム、SYNは同期語、SPは直並列
変換レジスタ、FSYNは同期引込回路、BUFはフ
レーム分割回路、FIFOは先入先出メモリ、VOL
はデータ容量検出回路、MEMWRはメモリ書込
回路、FMEMはフレームメモリ、CTOUTはアド
レスカウンタ、PSは並直列変換レジスタ、GSYN
は同期語発生回路である。なお、図中同一符号は
夫々同一または相当部分を示す。
Claims (1)
- １ 同期装置と複数の伝送装置が、伝送路を介し
て直列環状に接続され、フレームを単位として情
報が伝送装置間で相互に転送されるループ伝送シ
ステムの同期装置において、フレームを入力し直
並列変換するレジスタと、前記フレームから同期
語を検出し、部分フレーム番号を発生する同期検
出回路と、前記フレームを部分フレームに分割す
るバツフア回路と、前記部分フレームと前記部分
フレーム番号を一組の信号として書き込みあるい
は読み出しを行う先入先出メモリと、前記部分フ
レームを単位語として格納するフレームメモリ
と、前記部分フレーム番号を番地として前記部分
フレームを前記メモリへ書込むメモリ書込回路
と、前記メモリから前記部分フレームを書込みの
順序に従つて順次読み出すためのアドレスカウン
タと、前記メモリより部分フレームを読み出し直
列信号に変換する並直列変換レジスタとを有し、
フレームを分割した部分フレームと部分フレーム
番号を、前記先入先出メモリへ書き込むことによ
つて、伝送路および伝送装置において生じたジツ
タを吸収するとともに、前記アドレスカウンタに
整合したタイミングで、前記先入先出メモリより
前記部分フレームと部分フレーム番号を読み出し
て、前記フレーム番号で前記フレームメモリのア
ドレスを指定して前記部分フレームを前記フレー
ムメモリへ書き込み、前記アドレスカウンタによ
りアドレスを指定して、前記フレームメモリより
部分フレームを読み出すようにして、フレームの
同期語を、先行するフレームの後尾に接続し、フ
レームを環状に接続して伝送することを特徴とす
る同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15999379A JPS5683157A (en) | 1979-12-10 | 1979-12-10 | Synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15999379A JPS5683157A (en) | 1979-12-10 | 1979-12-10 | Synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683157A JPS5683157A (en) | 1981-07-07 |
| JPS6144426B2 true JPS6144426B2 (ja) | 1986-10-02 |
Family
ID=15705650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15999379A Granted JPS5683157A (en) | 1979-12-10 | 1979-12-10 | Synchronizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177228A (ja) * | 1989-12-07 | 1991-08-01 | General Patsukaa Kk | 積層した可撓性トレーの分離装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210736A (ja) * | 1982-06-02 | 1983-12-08 | Yokogawa Hokushin Electric Corp | ル−プ形デ−タ通信システム |
| JP2659192B2 (ja) * | 1987-08-13 | 1997-09-30 | 日本電気株式会社 | ループ式データ伝送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157008A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS535542A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Multiplication circular bus system |
-
1979
- 1979-12-10 JP JP15999379A patent/JPS5683157A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157008A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS535542A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Multiplication circular bus system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03177228A (ja) * | 1989-12-07 | 1991-08-01 | General Patsukaa Kk | 積層した可撓性トレーの分離装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683157A (en) | 1981-07-07 |
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