JPH0563979B2 - - Google Patents
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- JPH0563979B2 JPH0563979B2 JP58036917A JP3691783A JPH0563979B2 JP H0563979 B2 JPH0563979 B2 JP H0563979B2 JP 58036917 A JP58036917 A JP 58036917A JP 3691783 A JP3691783 A JP 3691783A JP H0563979 B2 JPH0563979 B2 JP H0563979B2
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- 230000005540 biological transmission Effects 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Facsimiles In General (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の伝送局をループ状に接続して
各伝送局間でデータの伝送を行なうループ形情報
伝送システムに使用されるバツフアメモリ方式の
改良に関する。
各伝送局間でデータの伝送を行なうループ形情報
伝送システムに使用されるバツフアメモリ方式の
改良に関する。
近年、フアクシミリ通信等の情報伝送を行なう
システムとしてループ形情報伝送システムが提唱
されている。このシステムは、例えば第１図に示
す如く、フアクシミリ装置等の複数の端末１ａ，
〜，１ｎ，２ａ，〜，２ｎ，……，５ａ，〜，５
ｎを接続した複数の伝送局１，２，……，５をル
ープ状に接続し、かつこのループ内に主局６を設
ける。そして、この主局６でフレーム長が固定さ
れた複数の伝送情報を作成し、これらの伝送情報
をその先頭と後尾とを連結してループ上を周回さ
せることにより、各伝送局間で情報の伝送を行な
うように構成されている。なお、上記伝送情報の
フレーム構成は、例えば第２図に示す如く、先頭
より順に同期用フラツグSYN、ループ内を制御
するパケツト部PKT、データ伝送用タイムスロ
ツトTS１，〜，TS４００を配し、かつこれらの
情報部の後部に17バイトの非情報部を配した、合
計501バイトからなつている。
システムとしてループ形情報伝送システムが提唱
されている。このシステムは、例えば第１図に示
す如く、フアクシミリ装置等の複数の端末１ａ，
〜，１ｎ，２ａ，〜，２ｎ，……，５ａ，〜，５
ｎを接続した複数の伝送局１，２，……，５をル
ープ状に接続し、かつこのループ内に主局６を設
ける。そして、この主局６でフレーム長が固定さ
れた複数の伝送情報を作成し、これらの伝送情報
をその先頭と後尾とを連結してループ上を周回さ
せることにより、各伝送局間で情報の伝送を行な
うように構成されている。なお、上記伝送情報の
フレーム構成は、例えば第２図に示す如く、先頭
より順に同期用フラツグSYN、ループ内を制御
するパケツト部PKT、データ伝送用タイムスロ
ツトTS１，〜，TS４００を配し、かつこれらの
情報部の後部に17バイトの非情報部を配した、合
計501バイトからなつている。
ところで、このような伝送システムは、一般に
各伝送局１，２，……，５での伝送情報の受け渡
し時や伝送路上で伝送遅延を生じるため、周回し
た時点で送受伝送期情報間に位相差が発生する。
この位相差は、伝送情報のビツト損失等を招いて
伝送性能を低下させる原因となり、何らかの手段
を講じる必要がある。
各伝送局１，２，……，５での伝送情報の受け渡
し時や伝送路上で伝送遅延を生じるため、周回し
た時点で送受伝送期情報間に位相差が発生する。
この位相差は、伝送情報のビツト損失等を招いて
伝送性能を低下させる原因となり、何らかの手段
を講じる必要がある。
そこで従来では、例えば主局６にシフトレジス
タもしくは先入れ先出し（FIFO）方式を適用し
たメモリを設け、これらのシフトレジスタや
FIFOメモリに受信伝送情報を一旦記憶すること
により送受信伝送情報の入出力タイミングの位相
差やジツタを吸収するようにしている。
タもしくは先入れ先出し（FIFO）方式を適用し
たメモリを設け、これらのシフトレジスタや
FIFOメモリに受信伝送情報を一旦記憶すること
により送受信伝送情報の入出力タイミングの位相
差やジツタを吸収するようにしている。
しかしながら、シフトレジスタを用いた場合、
多数のシフトレジスタやカウンタ等を必要とする
ため、回路が大形化するとともに消費電力が増大
し、また集積化に不利となる欠点があつた。一方
FIFOメモリを用いた場合には、FIFO制御回路が
大きくなり、かつ信号伝送に時間を要するため、
大容量化および高速化が困難である等の欠点があ
つた。
多数のシフトレジスタやカウンタ等を必要とする
ため、回路が大形化するとともに消費電力が増大
し、また集積化に不利となる欠点があつた。一方
FIFOメモリを用いた場合には、FIFO制御回路が
大きくなり、かつ信号伝送に時間を要するため、
大容量化および高速化が困難である等の欠点があ
つた。
本発明は、大容量化および高速動作が可能で、
かつ消費電力の低減および回路構成の小形化をは
かり、集積化に好適なバツフアメモリ方式を提供
することを目的とする。
かつ消費電力の低減および回路構成の小形化をは
かり、集積化に好適なバツフアメモリ方式を提供
することを目的とする。
本発明は、上記目的を達成するために、伝送情
報の記憶用メモリとしてランダム・アクセス・メ
モリからなる汎用のメモリを設け、伝送情報出力
用のクロツクを複数逓倍して入力伝送情報に対し
非同期の逓倍信号を作成し、この逓倍信号を作成
してこの出力の一方の信号レベル期間を書き込み
指定期間とするとともに他方の信号レベル期間を
読み出し指定期間と定めることにより出力する伝
送情報の１ビツト期間にそれぞれ複数の書き込み
指定期間と読み出し指定期間とを設定し、入力伝
送情報の書き込みを行なう場合には、上記複数の
書き込み期間のうち入力伝送情報の１ビツト中に
包含される期間を１つ選択してこの期間に書き込
みを行ない、かつ読み出しを行なう場合には、伝
送情報の各ビツト毎にそのビツト期間中の予め固
定的に定めた特定の時間位置にある期間をそれぞ
れ選択してこれらの期間に伝送情報の読み出しを
行ない、これにより一定のビツト周期で伝送情報
の出力を行なうようにしたものである。
報の記憶用メモリとしてランダム・アクセス・メ
モリからなる汎用のメモリを設け、伝送情報出力
用のクロツクを複数逓倍して入力伝送情報に対し
非同期の逓倍信号を作成し、この逓倍信号を作成
してこの出力の一方の信号レベル期間を書き込み
指定期間とするとともに他方の信号レベル期間を
読み出し指定期間と定めることにより出力する伝
送情報の１ビツト期間にそれぞれ複数の書き込み
指定期間と読み出し指定期間とを設定し、入力伝
送情報の書き込みを行なう場合には、上記複数の
書き込み期間のうち入力伝送情報の１ビツト中に
包含される期間を１つ選択してこの期間に書き込
みを行ない、かつ読み出しを行なう場合には、伝
送情報の各ビツト毎にそのビツト期間中の予め固
定的に定めた特定の時間位置にある期間をそれぞ
れ選択してこれらの期間に伝送情報の読み出しを
行ない、これにより一定のビツト周期で伝送情報
の出力を行なうようにしたものである。
第３図は、本発明の一実施例におけるバツフア
メモリ方式を適用したバツフアメモリ回路の回路
構成図である。
メモリ方式を適用したバツフアメモリ回路の回路
構成図である。
このバツフアメモリ回路は、伝送情報を記憶す
るランダム・アクセス・メモリ（RAM）１０
と、このRAM１０に対して書き込みアドレスお
よび読み出しアドレスをそれぞれ指定するアドレ
ス指定部１１と、上記RAM１０への受信伝送情
報の供給およびRAM１０からの送信伝送情報の
出力を行なうゲート回路１２と、上記RAM１０
の書き込みおよび読み出し各モードを指定するメ
モリ制御回路１３とから構成されている。
るランダム・アクセス・メモリ（RAM）１０
と、このRAM１０に対して書き込みアドレスお
よび読み出しアドレスをそれぞれ指定するアドレ
ス指定部１１と、上記RAM１０への受信伝送情
報の供給およびRAM１０からの送信伝送情報の
出力を行なうゲート回路１２と、上記RAM１０
の書き込みおよび読み出し各モードを指定するメ
モリ制御回路１３とから構成されている。
アドレス指定部１１は、受信伝送情報の受信ク
ロツクRXCを計数してその計数値を書き込みア
ドレスWAとして出力する第１のカウンタ１４
と、図示しない発振回路から発生される送信クロ
ツクTXCを計数してその計算値を読み出しアド
レスRAとして出力する第２のカウンタ１５とを
有し、これら第１および第２の各カウンタ１４，
１５から出力される書き込みおよび読み出し各ア
ドレスWA，RAを、セレクタ１６で択一的に選
択して前記RAM１０に供給するものである。
ロツクRXCを計数してその計数値を書き込みア
ドレスWAとして出力する第１のカウンタ１４
と、図示しない発振回路から発生される送信クロ
ツクTXCを計数してその計算値を読み出しアド
レスRAとして出力する第２のカウンタ１５とを
有し、これら第１および第２の各カウンタ１４，
１５から出力される書き込みおよび読み出し各ア
ドレスWA，RAを、セレクタ１６で択一的に選
択して前記RAM１０に供給するものである。
一方、メモリ制御回路１３は、大別して書き込
み指定信号発生回路部１７と、読み出し指定信号
発生回路部１８とから構成される。書き込み指定
信号回路部１７は、フリツプフロツプ３１、アン
ド回路３２およびフリツプフロツプ３３により受
信クロツクRXCの立上がりを検出し、このフリ
ツプフロツプ３３から書き込みゲート信号WRY
を発生する。そして、このゲート信号WRY
（“Ｈ”レベル）と、図示しない発振回路から発生
される逓倍信号（前記送信クロツクTXCの２逓
倍出力2TXC2TAC）の“Ｈ”レベルとがそれぞ
れナンドゲート３４に供給されたとき、このナン
ドゲート３４から書き込み指定信号を発す
る。なお、この書き込み指定信号の後縁は微
分回路３５で検出され、その微分出力に
より前記各フリツプフロツプ３１，３３はリセツ
トされる。
み指定信号発生回路部１７と、読み出し指定信号
発生回路部１８とから構成される。書き込み指定
信号回路部１７は、フリツプフロツプ３１、アン
ド回路３２およびフリツプフロツプ３３により受
信クロツクRXCの立上がりを検出し、このフリ
ツプフロツプ３３から書き込みゲート信号WRY
を発生する。そして、このゲート信号WRY
（“Ｈ”レベル）と、図示しない発振回路から発生
される逓倍信号（前記送信クロツクTXCの２逓
倍出力2TXC2TAC）の“Ｈ”レベルとがそれぞ
れナンドゲート３４に供給されたとき、このナン
ドゲート３４から書き込み指定信号を発す
る。なお、この書き込み指定信号の後縁は微
分回路３５で検出され、その微分出力に
より前記各フリツプフロツプ３１，３３はリセツ
トされる。
読み出し指定信号発生回路は、送信クロツク
TXCをインバータ３６で反転した信号の立上が
り、つまり送信クロツクTXCの立下がりをフリ
ツプフロツプ３７で検出し、その検出出力（“Ｈ”
レベル）と、２逓倍信号2TXCをインバータ３８
で反転した信号の“Ｈ”レベルとがナンドゲート
３９に供給されたとき、このナンドゲード３９か
ら読み出し指定信号を発生する。そして、こ
の読み出し指定信号をアンドゲート４０を介
して前記RAM１０のチツプセレクト端子CSに供
給する。なお上記読み出し指定信号の後縁は、
微分回路４１で検出され、その微分出力
により前記フリツプフロツプ３７はリセツトされ
る。
TXCをインバータ３６で反転した信号の立上が
り、つまり送信クロツクTXCの立下がりをフリ
ツプフロツプ３７で検出し、その検出出力（“Ｈ”
レベル）と、２逓倍信号2TXCをインバータ３８
で反転した信号の“Ｈ”レベルとがナンドゲート
３９に供給されたとき、このナンドゲード３９か
ら読み出し指定信号を発生する。そして、こ
の読み出し指定信号をアンドゲート４０を介
して前記RAM１０のチツプセレクト端子CSに供
給する。なお上記読み出し指定信号の後縁は、
微分回路４１で検出され、その微分出力
により前記フリツプフロツプ３７はリセツトされ
る。
次に、以上のように構成された回路に基づいて
本実施例のバツフアメモリ方式を説明する。受信
伝送情報RXDが到来し、それに伴ない受信クロ
ツクRXCが入力されると、このクロツクRXCは
第１のカウンタ１４で計数されて、その計数値が
書き込みアドレスWAとしてセレクタ１６に出力
される。また、同時に、発振回路（図示せず）か
ら発生された送信クロツクTXCが第２のカウン
タ１５で計数され、このカウンタ１５から読み出
しアドレスRAが出力される。
本実施例のバツフアメモリ方式を説明する。受信
伝送情報RXDが到来し、それに伴ない受信クロ
ツクRXCが入力されると、このクロツクRXCは
第１のカウンタ１４で計数されて、その計数値が
書き込みアドレスWAとしてセレクタ１６に出力
される。また、同時に、発振回路（図示せず）か
ら発生された送信クロツクTXCが第２のカウン
タ１５で計数され、このカウンタ１５から読み出
しアドレスRAが出力される。
また、前記受信クロツクRXCが入力されると、
この受信クロツクRXCの立上がり、つまり受信
伝送情報RXDの各ビツトの開始時点が、フリツ
プフロツプ３１、アンドゲート３２およびフリツ
プフロツプ３３により検出され、これによりフリ
ツプフロツプ３３から第４図に示す如くゲート信
号WRYが発生される。
この受信クロツクRXCの立上がり、つまり受信
伝送情報RXDの各ビツトの開始時点が、フリツ
プフロツプ３１、アンドゲート３２およびフリツ
プフロツプ３３により検出され、これによりフリ
ツプフロツプ３３から第４図に示す如くゲート信
号WRYが発生される。
この結果、ナンドゲート３４が開成してこのゲ
ート開成期間中に２逓倍信号2TXCの最初の
“Ｈ”レベルが到来すると、この“Ｈ”レベル期
間に第４図に示す如く書き込み指定信号が発
生される。この書き込み指定信号が発生する
と、RAM１０は書き込みモードとなり、また同
時にセレクタ１６が第１のカウンタ１４側に切り
換わつてRAM１０には書き込みアドレスWAが
供給される。この結果、受信伝送情報RXDは、
上記書き込み期間内に、上記書き込みアドレスで
指定された領域に１ビツト書き込まれる。以下同
様に、受信伝送情報RXDの各ビツトの立上がり
時点が検出される毎に、その検出時点に応じて２
逓倍信号2TXCの２つの“Ｈ”レベル期間のうち
一方が選択され、この選択した期間にRAM１０
が書き込みモードとなつて上記受信伝送情報
RXDの各ビツトが書き込まれる。
ート開成期間中に２逓倍信号2TXCの最初の
“Ｈ”レベルが到来すると、この“Ｈ”レベル期
間に第４図に示す如く書き込み指定信号が発
生される。この書き込み指定信号が発生する
と、RAM１０は書き込みモードとなり、また同
時にセレクタ１６が第１のカウンタ１４側に切り
換わつてRAM１０には書き込みアドレスWAが
供給される。この結果、受信伝送情報RXDは、
上記書き込み期間内に、上記書き込みアドレスで
指定された領域に１ビツト書き込まれる。以下同
様に、受信伝送情報RXDの各ビツトの立上がり
時点が検出される毎に、その検出時点に応じて２
逓倍信号2TXCの２つの“Ｈ”レベル期間のうち
一方が選択され、この選択した期間にRAM１０
が書き込みモードとなつて上記受信伝送情報
RXDの各ビツトが書き込まれる。
一方、送信クロツクTXCが“Ｌ”レベルでか
つ２逓倍信号2TXCが“Ｌ”レベルの期間には、
ナンドゲート３９から第４図に示す如く読み出し
指定信号が発生される。そうすると、このと
き読み出し指定信号は第４図に示す如く“Ｈ”
レベルになつているのでアンドゲート４０からは
“Ｌ”レベルのチツプセレクトー信号が出力され
る。このため、RAM１０はチツププイネープル
状態、つまり書き込みまたは読み出しが可能な状
態となる。また、このときRAM１０のＷ端子に
は“Ｈ”レベルの書き込み指定信号が供給さ
れるため、RAM１０は読み出しモードとなる。
また、セレクタ１６は、上記“Ｈ”レベルの書き
込み指定信号に応じて第２のカウンタ１５側
に切換わるため、RAM１０には読み出しアドレ
スRAが供給される。この結果、RAM１０から
は、上記読み出し指定がなされる毎に、上記読み
出しアドレスに従つて送信伝送情報TXDが１ビ
ツトずつ読み出され、第４図に示す如く一定の周
期で図示しない送信回路より伝送路へ送出され
る。
つ２逓倍信号2TXCが“Ｌ”レベルの期間には、
ナンドゲート３９から第４図に示す如く読み出し
指定信号が発生される。そうすると、このと
き読み出し指定信号は第４図に示す如く“Ｈ”
レベルになつているのでアンドゲート４０からは
“Ｌ”レベルのチツプセレクトー信号が出力され
る。このため、RAM１０はチツププイネープル
状態、つまり書き込みまたは読み出しが可能な状
態となる。また、このときRAM１０のＷ端子に
は“Ｈ”レベルの書き込み指定信号が供給さ
れるため、RAM１０は読み出しモードとなる。
また、セレクタ１６は、上記“Ｈ”レベルの書き
込み指定信号に応じて第２のカウンタ１５側
に切換わるため、RAM１０には読み出しアドレ
スRAが供給される。この結果、RAM１０から
は、上記読み出し指定がなされる毎に、上記読み
出しアドレスに従つて送信伝送情報TXDが１ビ
ツトずつ読み出され、第４図に示す如く一定の周
期で図示しない送信回路より伝送路へ送出され
る。
しかして、受信伝送情報RXDと送信伝送情報
TXDとの間の位相差やジツタが吸収される。
TXDとの間の位相差やジツタが吸収される。
このように、本実施例であれば、送受間の位相
差がジツタを確実に吸収できる。また本実施例で
は、バツフアメモリとして汎用のRAM１０を用
い、このRAM１０の書き込み期間と読み出し期
間とを送信クロツクTXCの２逓倍信号2TXCに
従つてそれぞれ設定してバツフア動作させるよう
にしているので、従来のようにシフトレジスタや
FIFOメモリを用いた場合に比べて、構成簡単に
して高速度に動作可能である。また、低消費電力
化をはかり得るとともに、容易に集積化すること
ができる。
差がジツタを確実に吸収できる。また本実施例で
は、バツフアメモリとして汎用のRAM１０を用
い、このRAM１０の書き込み期間と読み出し期
間とを送信クロツクTXCの２逓倍信号2TXCに
従つてそれぞれ設定してバツフア動作させるよう
にしているので、従来のようにシフトレジスタや
FIFOメモリを用いた場合に比べて、構成簡単に
して高速度に動作可能である。また、低消費電力
化をはかり得るとともに、容易に集積化すること
ができる。
なお、本発明は上記実施例に限定されるもので
はない。例えば、送信クロツクTXCの逓倍数は、
２逓倍ばかりでなく３逓倍以上に設定してもよ
い。その他、メモリ制御手段の構成やアドレス指
定部の構成等についても、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。また本発明
の応用例として、第１および第２の各カウンタ１
４，１５から出力される書き込みアドレスWAお
よび読み出しアドレスRAを比較器で比較し、そ
の比較結果に従つて発振回路から発生される送信
クロツク周波数を制御することにより、伝送情報
のフレーム長を伸縮可能な、いわゆるエラステイ
ツクバツフアメモリを構成してもよい。
はない。例えば、送信クロツクTXCの逓倍数は、
２逓倍ばかりでなく３逓倍以上に設定してもよ
い。その他、メモリ制御手段の構成やアドレス指
定部の構成等についても、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。また本発明
の応用例として、第１および第２の各カウンタ１
４，１５から出力される書き込みアドレスWAお
よび読み出しアドレスRAを比較器で比較し、そ
の比較結果に従つて発振回路から発生される送信
クロツク周波数を制御することにより、伝送情報
のフレーム長を伸縮可能な、いわゆるエラステイ
ツクバツフアメモリを構成してもよい。
以上詳述したように本発明は、伝送情報の記憶
用メモリとしてランダム・アクセス・メモリから
なる汎用のメモリを設け、伝送情報出力用のクロ
ツクを複数逓倍して入力伝送情報に対し非同期の
逓倍信号を作成し、この逓倍信号の一方の信号レ
ベル期間を書き込み指定期間とするとともに他方
の信号レベル期間を読み出し指定期間と定めるこ
とにより、出力伝送情報の１ビツト期間にそれぞ
れ複数のの書き込み指定期間と読み出し指定期間
とを設定し、入力伝送情報の書き込みを行なう場
合には、上記複数の書き込み指定期間のうち入力
伝送情報の１ビツト期間に包含される書き込み指
定期間を１つ選択してこの期間に書き込みを行な
い、かつ読み出しを行なう場合には、伝送情報の
各ビツトごとにそのビツト期間中の予め固定的に
定められた特定の時間位置にある読み出し指定期
間をそれぞれ選択してこれらの期間に伝送情報の
読み出しをそれぞれ行ない、これにより一定のビ
ツト周期で伝送情報の出力を行なうようにしたも
のである。
用メモリとしてランダム・アクセス・メモリから
なる汎用のメモリを設け、伝送情報出力用のクロ
ツクを複数逓倍して入力伝送情報に対し非同期の
逓倍信号を作成し、この逓倍信号の一方の信号レ
ベル期間を書き込み指定期間とするとともに他方
の信号レベル期間を読み出し指定期間と定めるこ
とにより、出力伝送情報の１ビツト期間にそれぞ
れ複数のの書き込み指定期間と読み出し指定期間
とを設定し、入力伝送情報の書き込みを行なう場
合には、上記複数の書き込み指定期間のうち入力
伝送情報の１ビツト期間に包含される書き込み指
定期間を１つ選択してこの期間に書き込みを行な
い、かつ読み出しを行なう場合には、伝送情報の
各ビツトごとにそのビツト期間中の予め固定的に
定められた特定の時間位置にある読み出し指定期
間をそれぞれ選択してこれらの期間に伝送情報の
読み出しをそれぞれ行ない、これにより一定のビ
ツト周期で伝送情報の出力を行なうようにしたも
のである。
したがつて、本発明によれば、大容量化および
高速動作が可能で、かつ消費電力の低減および回
路構成の小形化をはかり得、集積化を容易になし
得るバツフアメモリ方式を提供することができ
る。
高速動作が可能で、かつ消費電力の低減および回
路構成の小形化をはかり得、集積化を容易になし
得るバツフアメモリ方式を提供することができ
る。
第１図および第２図はループ形情報伝送システ
ムの一例を示すもので、第１図はその構成図、第
２図は伝送情報のフレーム構成図、第３図および
第４図は本発明の一実施例におけるバツフアメモ
リ方式を説明するためのもので、第３図はバツフ
アメモリ回路の回路構成図、第４図は同回路の動
作タイミング図である。 １０……RAM、１１……アドレス指定部、１
２……ゲート回路、１３……メモリ制御回路、１
４……第１のカウンタ、１５……第２のカウン
タ、１６……セレクタ。
ムの一例を示すもので、第１図はその構成図、第
２図は伝送情報のフレーム構成図、第３図および
第４図は本発明の一実施例におけるバツフアメモ
リ方式を説明するためのもので、第３図はバツフ
アメモリ回路の回路構成図、第４図は同回路の動
作タイミング図である。 １０……RAM、１１……アドレス指定部、１
２……ゲート回路、１３……メモリ制御回路、１
４……第１のカウンタ、１５……第２のカウン
タ、１６……セレクタ。
Claims (1)
- 【特許請求の範囲】 １ 入力伝送情報を記憶するランダム・アクセ
ス・メモリと、 前記入力伝送情報の入力クロツクを計数してそ
の計数値を書き込みアドレスとして出力する第１
のカウント手段と、 伝送情報出力用のクロツクを計数してその計数
値を読み出しアドレスとして出力する第２のカウ
ント手段と、 前記伝送情報出力用のクロツクを複数倍に逓倍
する逓倍手段と、 この逓倍手段により得られた逓倍出力の一方の
信号レベル期間をそれぞれ書き込み指定期間とす
るとともに他方の信号レベル期間をそれぞれ読み
出し指定期間と定め、前記伝送情報出力用のクロ
ツクに対し非同期に入力された前記入力伝送情報
の各ビツト毎に前記複数の書き込み指定期間から
１ビツト期間に含まれるものを１つ選択してこの
選択された書き込み指定期間に前記ランダム・ア
クセス・メモリに前記第１のカウント手段で設定
された書き込みアドレスを供給して前記入力伝送
情報の書き込みを行なわせ、かつ前記伝送情報出
力用のクロツクの各周期毎に各々その１周期の期
間中における前記複数の読み出し指定期間のうち
から予め固定的に定めた時間位置にある読み出し
指定期間をぞれぞれ選択してこの選択された読み
出し指定期間に前記ランダム・アクセス・メモリ
に前記第２のカウント手段の読み出しアドレスを
供給して伝送情報の読み出しを行なわせるメモリ
制御手段とを具備したことを特徴とするバツフア
メモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036917A JPS59161950A (ja) | 1983-03-07 | 1983-03-07 | バツフアメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036917A JPS59161950A (ja) | 1983-03-07 | 1983-03-07 | バツフアメモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161950A JPS59161950A (ja) | 1984-09-12 |
| JPH0563979B2 true JPH0563979B2 (ja) | 1993-09-13 |
Family
ID=12483114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036917A Granted JPS59161950A (ja) | 1983-03-07 | 1983-03-07 | バツフアメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161950A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398742A (en) * | 1977-02-09 | 1978-08-29 | Nec Corp | Buffer memory circuit |
-
1983
- 1983-03-07 JP JP58036917A patent/JPS59161950A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398742A (en) * | 1977-02-09 | 1978-08-29 | Nec Corp | Buffer memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161950A (ja) | 1984-09-12 |
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