JP2944549B2 - セル処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセル処理回路に関
し、特に予め定めたデータ数を有するセル以外のセルを
廃棄するようにしたセル処理回路に関する。

【０００２】

【従来の技術】従来、この種のセル処理回路は、入力さ
れるセルが予め定められたデータ数を有するセル（以
後、このようなセルを固定長セルと記載する。）以外の
セルであるか否かを監視して、固定長セル以外のセルを
処理する目的で用いられている。

【０００３】たとえば、特開平６−１５２７００号公報
には、固定長のセル又はフレームを単位として伝送され
る伝送データのセル又はフレーム長を監視するためのフ
レーム長監視回路に関し、フレーム長の異常を早期に検
出し、フレーム内のデータの廃棄を最小限にとどめるた
めの各種の信号を出力する技術が記載されている。

【０００４】また、一般的に、固定長に満たないセルの
ときは、このセル内の入力データに次に入力するセル内
の入力データを付加し、固定長以上のセルとし、この固
定長以上のセル内の固定長分の入力データを有効入力デ
ータとしてこの有効な入力データのみにより固定長セル
を作成し、また、固定長以上のセルのときは、このセル
内の固定長分の入力データを有効入力データとしてこの
有効な入力データのみにより固定長セルを作成し、この
作成した固定長セルを有効なセルとして出力するように
している。

【０００５】

【発明が解決しようとする課題】上述した従来のセル処
理回路は、固定長以外のセルを、自セル内の固定長分以
上の入力データを廃棄したり、他のセルのデータを付加
したりして固定長セルを作成し、この作成した固定長セ
ルを有効なセルとして出力するようにしているため、こ
の有効と見なされたセル自体に信頼性がないという問題
がある。

【０００６】また、この信頼性がないセルを出力してい
るので、このセルがこのセルを伝送する回線上に存在す
ることになるため、他の有効なセルに対して伝送帯域の
圧迫を招く恐れがあるという問題がある。

【０００７】本発明の目的はこのような従来の欠点を除
去するため、信頼性のあるセルが出力でき、伝送帯域の
圧迫を招く恐れがないセル処理回路を提供することにあ
る。

【０００８】

【課題を解決するための手段】本発明のセル処理回路
は、予め定めたデータ数を有するセルを通過させ、予め
定めたデータ数を有するセル以外のセルを廃棄するよう
にしたセル処理回路であって、予め定めたデータ数より
も少ないデータ数を有するセルを受けたとき、このセル
をこのまま記憶し、この記憶したセル上に次に受けるセ
ルを上書きして記憶することにより前記予め定めたデー
タ数よりも少ないデータ数を有するセルを廃棄し、前記
予め定めたデータ数よりも多いデータ数を有するセルを
受けたとき、このセルから前記予め定めたデータ数より
も多い分のデータを廃棄し前記予め定めたデータ数を有
するセルとして記憶し、この記憶したセル上に次に受け
るセルを上書きして記憶することにより前記予め定めた
データ数よりも多いデータ数を有するセルを廃棄するよ
うにしている。

【０００９】

【００１０】さらに、本発明のセル処理回路は、入力す
るセル内の先頭の入力データに同期して入力される書き
込み側同期信号に応答して、前記入力するセル内の各々
の前記入力データに同期して入力される書き込み側クロ
ックの数のカウント値をリセットし、前記書き込み側ク
ロックの数を前記予め定めたデータ数分カウントしたの
ちにカウントを終了したことを示すデータカウント信号
を出力するデータカウント回路と、前記データカウント
信号と前記書き込み側同期信号とが同期したときに同期
検出信号を出力するＡＮＤ回路と、前記同期検出信号と
前記書き込み側同期信号と前記書き込み側クロックとに
応答して前記入力するセル内の前記入力データを格納す
るためのアドレスを示す書き込みアドレス信号を出力す
る書き込み制御回路と、前記予め定めたデータ数を有す
るセルを出力する間隔を規定する同期信号を出力する同
期信号発生回路と、出力するセル内の各々の出力データ
に同期して入力される読み出し側クロックと前記同期信
号とに応答して前記出力するセル内の前記出力データを
読み出すためのアドレスを示す読み出しアドレス信号を
出力する読み出し制御回路と、前記入力データを受け前
記書き込みアドレス信号で示されるアドレスに前記入力
データを格納し、前記読み出しアドレス信号で示される
アドレスからデータを読み出しこのデータを前記出力デ
ータとして出力する記憶回路と、前記同期信号を入力
し、この同期信号を予め定めた数の前記読み出し側クロ
ック分遅延させて、前記記憶回路から出力される出力デ
ータに合わせて読み出し側同期信号として出力するバッ
ファ回路と、を備えて構成されている。

【００１１】また、本発明のセル処理回路の前記書き込
み制御回路は、前記入力するセルを格納するためのアド
レスを示すセルアドレスＡを前記同期検出信号に応答し
てカウントアップしセルアドレス信号Ａとして出力する
セルアドレス生成回路Ａと、前記書き込み側同期信号に
応答して、前記入力するセル内の前記入力データを格納
するためのアドレスを示すデータアドレスＡをリセット
し、前記入力データに同期して入力される前記書き込み
側クロック毎に前記予め定めたデータ数まで前記データ
アドレスＡをカウントアップし、前記書き込み側クロッ
クに同期してこの書き込み側クロック毎に前記データア
ドレスＡをデータアドレス信号Ａとして出力するデータ
アドレス生成回路Ａと、前記データアドレス信号Ａと前
記セルアドレス信号Ａとを入力して前記記憶回路へ前記
入力するセル内の前記入力データを書き込むためのアド
レスを示す書き込みアドレス信号を出力する書き込み回
路と、を備えて構成されている。

【００１２】さらに、本発明のセル処理回路の前記読み
出し制御回路は、前記出力するセルを読み出すためのア
ドレスを示すセルアドレスＢを前記同期信号に応答して
カウントアップしセルアドレス信号Ｂとして出力するセ
ルアドレス生成回路Ｂと、前記同期信号に応答して、前
記出力するセル内の前記出力データを読み出すためのア
ドレスを示すデータアドレスＢをリセットし、前記出力
データに同期して入力される前記読み出し側クロック毎
に前記予め定めたデータ数まで前記データアドレスＢを
カウントアップし、前記読み出し側クロックに同期して
この読み出し側クロック毎に前記データアドレスＢをデ
ータアドレス信号Ｂとして出力するデータアドレス生成
回路Ｂと、前記データアドレス信号Ｂと前記セルアドレ
ス信号Ｂとを入力して前記記憶回路から前記出力するセ
ル内の前記出力データを読み出すためのアドレスを示す
読み出しアドレス信号を出力する読み出し回路と、を備
えて構成されている。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１４】図１は、本発明のセル処理回路の一つの実
施の形態を示すブロック図である。

【００１５】図１に示す本実施の形態は、入力するセル
１３内の先頭の入力データ１９に同期して入力される書
き込み側同期信号１１に応答して、入力するセル１３内
の各々の入力データ１９に同期して入力される書き込み
側クロック１２の数のカウント値をリセットし、書き込
み側クロック１２の数を予め定めたデータ数分カウント
したのちにカウントを終了したことを示すデータカウン
ト信号１４を出力するデータカウント回路１と、データ
カウント信号１４と書き込み側同期信号１１とが同期し
たときに同期検出信号１５を出力するＡＮＤ回路２と、
同期検出信号１５と書き込み側同期信号１１と書き込み
側クロック１２とに応答して入力するセル１３内の入力
データ１９を格納するためのアドレスを示す書き込みア
ドレス信号１８を出力する書き込み制御回路３と、予め
定めたデータ数を有するセルを出力する間隔を規定する
同期信号２１を出力する同期信号発生回路５と、出力す
るセル２５内の各々の出力データ２７に同期して入力さ
れる読み出し側クロック２０と同期信号２１とに応答し
て出力するセル２５内の出力データ２７を読み出すため
のアドレスを示す読み出しアドレス信号２４を出力する
読み出し制御回路６と、入力データ１９を受け書き込み
アドレス信号１８で示されるアドレスに入力データ１９
を格納し、読み出しアドレス信号２４で示されるアドレ
スからデータを読み出しこのデータを出力データ２７と
して出力する記憶回路４と、同期信号２１を入力し、こ
の同期信号２１を予め定めた数の読み出し側クロック２
０の分遅延させて、記憶回路４から出力される出力デー
タ２７に合わせて読み出し側同期信号２６として出力す
るバッファ回路７とにより構成されている。

【００１６】また、書き込み制御回路３は、入力するセ
ル１３を格納するためのアドレスを示すセルアドレスＡ
を同期検出信号１５に応答してカウントアップしセルア
ドレス信号Ａ１７として出力するセルアドレス生成回路
Ａ３２と、書き込み側同期信号１１に応答して、入力す
るセル１３内の入力データ１９を格納するためのアドレ
スを示すデータアドレスＡをリセットし、入力データ１
９に同期して入力される書き込み側クロック１２毎に予
め定めたデータ数までデータアドレスＡをカウントアッ
プし、書き込み側クロック１２に同期してこの書き込み
側クロック１２毎にデータアドレスＡをデータアドレス
信号Ａ１６として出力するデータアドレス生成回路Ａ３
１と、データアドレス信号Ａ１６とセルアドレス信号Ａ
１７とを入力して記憶回路４へ入力するセル１３内の入
力データ１９を書き込むためのアドレスを示す書き込み
アドレス信号１８を出力する書き込み回路３３とにより
構成されている。

【００１７】また、読み出し制御回路６は、出力するセ
ル２５を読み出すためのアドレスを示すセルアドレスＢ
を同期信号２１に応答してカウントアップしセルアドレ
ス信号Ｂ２３として出力するセルアドレス生成回路Ｂ６
２と、同期信号２１に応答して、出力するセル２５内の
出力データ２７を読み出すためのアドレスを示すデータ
アドレスＢをリセットし、出力データ２７に同期して入
力される読み出し側クロック２０毎に予め定めたデータ
数までデータアドレスＢをカウントアップし、読み出し
側クロック２０に同期してこの読み出し側クロック２０
毎にデータアドレスＢをデータアドレス信号Ｂ２２とし
て出力するデータアドレス生成回路Ｂ６１と、データア
ドレス信号Ｂ２２とセルアドレス信号Ｂ２３とを入力し
て記憶回路４から出力するセル２５内の出力データ２７
を読み出すためのアドレスを示す読み出しアドレス信号
２４を出力する読み出し回路６３とにより構成されてい
る。

【００１８】次に、本実施の形態のセル処理回路の動作
を図２及び図３を参照して詳細に説明する。

【００１９】図２は、入力データを有するセルを記憶回
路に書き込むときの書き込み動作の一例を示すタイミン
グチャートであり、書き込み側同期信号１１，書き込み
側クロック１２，入力データ１９，データカウント信号
１４，同期検出信号１５，データアドレス信号Ａ１６，
セルアドレス信号Ａ１７及び書き込みアドレス信号１８
のそれぞれの信号が時間軸に沿ってそれぞれ記載されて
おり、それぞれの信号は、書き込み側クロック１２にそ
れぞれ同期していることを示し、入力データ１９をセル
毎に記憶回路４へ書き込むときの各々の信号のタイミン
グを表している。そして、（Ａ）は、予め定めたデータ
数が例えば５３個を有するセル（以後、このようなセル
を固定長のセルと記載する。）内の入力データ１９を書
き込み側クロック１２に同期させて記憶回路４のｎのセ
ルアドレスに書き込むようすを示している。（Ｂ）は、
予め定めたデータ数（例えば５３個）より少ないデータ
数（例えば５２個）を有するセル（以後、このようなセ
ルをショートセルと記載する。）内の入力データ１９を
書き込み側クロック１２に同期させて記憶回路４のｎ＋
１のセルアドレスに書き込むようすを示している。
（Ｃ）は、予め定めたデータ数（例えば５３個）より多
いデータ数（例えば５４個）を有するセル（以後、この
ようなセルをロングセルと記載する。）内の入力データ
１９の内の５３個のデータを書き込み側クロック１２に
同期させて記憶回路４のｎ＋１のセルアドレスに書き込
み５３個より多いデータすなわち５４個目のデータを廃
棄するようすを示している。そして、（Ｃ）で入力デー
タ１９をｎ＋１のセルアドレスに上書きするので（Ｂ）
でｎ＋１のセルアドレスに書き込んだショートセルは廃
棄されることになる。（Ｄ）は、固定長のセル内の入力
データ１９を書き込み側クロック１２に同期させて記憶
回路４のｎ＋１のセルアドレスに書き込むようすを示し
ている。したがって、（Ｄ）で入力データ１９をｎ＋１
のセルアドレスに上書きするので（Ｃ）でｎ＋１のセル
アドレスに書き込んだロングセルの内の５３個のデータ
は廃棄されることになる。

【００２０】図３は、出力データ２７を有するセルを出
力する出力動作の一例を示すタイミングチャートであ
り、読み出し側クロック２０，同期信号２１，データア
ドレス信号Ｂ２２，セルアドレス信号Ｂ２３，読み出し
アドレス信号２４，出力データ２７及び読み出し側同期
信号２６のそれぞれの信号が時間軸に沿ってそれぞれ記
載されており、それぞれの信号は、読み出し側クロック
２０にそれぞれ同期していることを示し、固定長のセル
毎に出力データ２７を出力するときの各々の信号のタイ
ミングを表している。そして、（Ａ）は、読み出しアド
レス信号２４の示す記憶回路４のｍのセルアドレスから
データを読み出しこの読み出したデータを出力データ２
７として読み出し側クロック２０に同期してそれぞれ出
力するとともに、この出力データ２７のうちの固定長の
セルの先頭になるｍのセルアドレスの第１番目の出力デ
ータ２７に読み出し側同期信号２６を同期させて出力す
るようにして固定長のセルを出力するようにしたようす
を示している。（Ｂ）は、（Ａ）と同様に、読み出しア
ドレス信号２４の示す記憶回路４のｍ＋１のセルアドレ
スからデータを読み出しこの読み出したデータを出力デ
ータ２７として読み出し側クロック２０に同期してそれ
ぞれ出力するとともに、この出力データ２７のうちの固
定長のセルの先頭になるｍ＋１のセルアドレスの第１番
目の出力データ２７に読み出し側同期信号２６を同期さ
せて出力するようにして固定長のセルを出力するように
したようすを示している。

【００２１】図１において、図２に示すように、入力す
るセル１３内の入力データ１９を記憶回路４に書き込む
ために、データカウント回路１は、入力するセル１３内
の先頭の入力データ１９に同期して入力される書き込み
側同期信号１１に応答して、入力するセル１３内の各々
の入力データ１９に同期して入力される書き込み側クロ
ック１２の数のカウント値を１にリセットし、書き込み
側クロック１２の数を予め定めたデータ数（例えば、５
３個）分カウントしたのちにカウントを終了したことを
示すデータカウント信号１４を出力する。

【００２２】ＡＮＤ回路２は、データカウント信号１４
と書き込み側同期信号１１とが同期したときに同期検出
信号１５を出力する。

【００２３】書き込み制御回路３は、同期検出信号１５
と書き込み側同期信号１１と書き込み側クロック１２と
に応答して、入力するセル１３内の入力データ１９を格
納するためのアドレスを示す書き込みアドレス信号１８
を出力する。すなわち、セルアドレス生成回路Ａ３２
は、入力するセル１３を格納するためのアドレスを示す
セルアドレスＡを同期検出信号１５に応答してカウント
アップしセルアドレス信号Ａ１７として出力し、データ
アドレス生成回路Ａ３１は、書き込み側同期信号１１に
応答して、入力するセル１３内の入力データ１９を格納
するためのアドレスを示すデータアドレスＡを１にリセ
ットし、入力データ１９に同期して入力される書き込み
側クロック１２毎に予め定めたデータ数（例えば、５３
個）までデータアドレスＡをカウントアップし、このデ
ータアドレスＡを書き込み側クロック１２毎にこの書き
込み側クロック１２に同期してデータアドレス信号Ａ１
６として出力する。そして、書き込み回路３３は、デー
タアドレス信号Ａ１６とセルアドレス信号Ａ１７とを入
力して記憶回路４へ、入力するセル１３内の入力データ
１９を書き込むためのアドレスを示すデータアドレス信
号Ａ１６とセルアドレス信号Ａ１７とを有する書き込み
アドレス信号１８を出力する。

【００２４】記憶回路４は、入力データ１９を有する入
力するセル１３を受け、書き込みアドレス信号１８で示
されるアドレスにこの入力データ１９を格納する。

【００２５】このようにすることによって、入力するセ
ル１３が固定長セルのときは、図２の（Ａ）に示したよ
うに、５３個の入力データ１９が、セルアドレスがｎ，
データアドレスが１から５３で示される記憶回路４のア
ドレスにそれぞれ書き込まれる。また、入力するセル１
３がショートセルのときは、図２の（Ｂ）に示したよう
に、５２個の入力データ１９が、セルアドレスがｎ＋
１，データアドレスが１から５２で示される記憶回路４
のアドレスにそれぞれ書き込まれ、この書き込まれた入
力データ１９の上に、次に入力するセル１３の入力デー
タ１９が上書きされるので、このショートセルは廃棄さ
れる。さらに、入力するセル１３がロングセルのとき
は、図２の（Ｃ）に示したように、５４個の入力データ
１９の内の５３個の入力データ１９のみが、セルアドレ
スがｎ＋１、データアドレスが１から５３で示される記
憶回路４のアドレスにそれぞれ書き込まれ、５３個より
多いデータすなわち５４個目のデータが廃棄され、次に
入力するセル１３の入力データ１９を、記憶回路４のｎ
＋１のセルアドレスに書き込まれた５３個の入力データ
１９の上に書き込むことにより、このロングセルは廃棄
される。

【００２６】次に、記憶回路４に書き込まれた入力デー
タ１９を読み出して出力データ２７として出力するため
に、図３に示すように、同期信号発生回路５は、予め定
めたデータ数（例えば、５３個）を有するセルを出力す
る間隔を規定する同期信号２１を出力する。

【００２７】読み出し制御回路６は、出力するセル２５
内の各々の出力データ２７に同期して入力される読み出
し側クロック２０と同期信号２１とに応答して、出力す
るセル２５内の出力データ２７を記憶回路４から読み出
すためのアドレスを示す読み出しアドレス信号２４を出
力する。すなわち、セルアドレス生成回路Ｂ６２は、出
力するセル２５を記憶回路４から読み出すためのアドレ
スを示すセルアドレスＢを同期信号２１に応答してカウ
ントアップしセルアドレス信号Ｂ２３として出力し、デ
ータアドレス生成回路Ｂ６１は、同期信号２１に応答し
て、出力するセル２５内の出力データ２７を記憶回路４
から読み出すためのアドレスを示すデータアドレスＢを
１にリセットし、出力データ２７に同期して入力される
読み出し側クロック２０毎に予め定めたデータ数（例え
ば、５３個）までデータアドレスＢをカウントアップ
し、このデータアドレスＢを読み出し側クロック２０毎
にこの読み出し側クロック２０に同期してデータアドレ
ス信号Ｂ２２として出力する。そして、読み出し回路６
３は、データアドレス信号Ｂ２２とセルアドレス信号Ｂ
２３とを入力して、出力するセル２５内の出力データ２
７を記憶回路４から読み出すためのアドレスを示すデー
タアドレス信号Ｂ２２とセルアドレス信号Ｂ２３とを有
する読み出しアドレス信号２４を出力する。

【００２８】記憶回路４は、読み出しアドレス信号２４
で示されるアドレスからデータを読み出しこのデータを
出力データ２７として出力する。

【００２９】バッファ回路７は、同期信号２１を入力
し、予め定めた数（例えば、３個）の読み出し側クロッ
ク２０分この同期信号２１を遅延させて、記憶回路４か
ら出力される出力データ２７に合わせて、この出力デー
タ２７を、出力するセル２５の先頭の出力データ２７と
するための読み出し側同期信号２６として出力する。

【００３０】このようにすることによって、図３に示し
たように、記憶回路４に格納された固定長セルがセルア
ドレスの順に読み出されて出力される。

【００３１】以上の説明では、固定長セル内のデータ数
を５３としたが、これにこだわることなく、２３から６
４としても良い。また、書き込みアドレス（セルアドレ
スＡとデータアドレスＡ）と読み出しアドレス（セルア
ドレスＢとデータアドレスＢ）との関係は、一般的に、
読み出しアドレスが書き込みアドレスの後を追いかける
ように設定するが読み出しアドレスが書き込みアドレス
を追い越すことのないようにしている。さらに、書き込
み側クロック１２と読み出し側クロック２０とは、通
常、周波数を同一にし位相をずらすようにしている。

【００３２】

【発明の効果】以上説明したように、本発明のセル処理
回路によれば、予め定めたデータ数よりも少ないデータ
数を有するセルを受けたとき、このセル上に次に受ける
セルを上書きしてこのセルを廃棄し、予め定めたデータ
数よりも多いデータ数を有するセルを受けたとき、この
セルから予め定めたデータ数よりも多い分のデータを廃
棄し予め定めたデータ数を有するセルとして作成し、こ
のセル上に次に受けるセルを上書きしてこのセルを廃棄
するようにしたので、信頼性のあるセルのみが出力でき
る。このため、信頼性のないセルを伝送しないので、信
頼性のないセルが回線上に存在しないため、他の有効な
セルに対して伝送帯域の圧迫を招く恐れがなくなる。

【図面の簡単な説明】

【図１】本発明のセル処理回路の一つの実施の形態を示
すブロック図である。

【図２】入力データを有するセルを記憶回路に書き込む
ときの書き込み動作の一例を示すタイミングチャートで
ある。

【図３】出力データを有するセルを出力する出力動作の
一例を示すタイミングチャートである。

【符号の説明】

１ データカウント回路 ２ ＡＮＤ回路 ３ 書き込み制御回路 ４ 記憶回路 ５ 同期信号発生回路 ６ 読み出し制御回路 ７ バッファ回路 １１ 書き込み側同期信号 １２ 書き込み側クロック １３ 入力するセル １４ データカウント信号 １５ 同期検出信号 １６ データアドレス信号Ａ １７ セルアドレス信号Ａ １８ 書き込みアドレス信号 １９ 入力データ ２０ 読み出し側クロック ２１ 同期信号 ２２ データアドレス信号Ｂ ２３ セルアドレス信号Ｂ ２４ 読み出しアドレス信号 ２５ 出力するセル ２６ 読み出し側同期信号 ２７ 出力データ ３１ データアドレス生成回路Ａ ３２ セルアドレス生成回路Ａ ３３ 書き込み回路 ６１ データアドレス生成回路Ｂ ６２ セルアドレス生成回路Ｂ ６３ 読み出し回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 予め定めたデータ数を有するセルを通過
   させ、予め定めたデータ数を有するセル以外のセルを廃
   棄するようにしたセル処理回路であって、 予め定めたデータ数よりも少ないデータ数を有するセル
   を受けたとき、このセルをこのまま記憶し、この記憶し
   たセル上に次に受けるセルを上書きして記憶することに
   より前記予め定めたデータ数よりも少ないデータ数を有
   するセルを廃棄し、前記予め定めたデータ数よりも多い
   データ数を有するセルを受けたとき、このセルから前記
   予め定めたデータ数よりも多い分のデータを廃棄し前記
   予め定めたデータ数を有するセルとして記憶し、この記
   憶したセル上に次に受けるセルを上書きして記憶するこ
   とにより前記予め定めたデータ数よりも多いデータ数を
   有するセルを廃棄するようにした ことを特徴とするセル
   処理回路。
2. 【請求項２】 入力するセル内の先頭の入力データに同
   期して入力される書き込み側同期信号に応答して、前記
   入力するセル内の各々の前記入力データに同期して入力
   される書き込み側クロックの数のカウント値をリセット
   し、前記書き込み側クロックの数を前記予め定めたデー
   タ数分カウントしたのちにカウントを終了したことを示
   すデータカウント信号を出力するデータカウント回路
   と、前記データカウント信号と前記書き込み側同期信号
   とが同期したときに同期検出信号を出力するＡＮＤ回路
   と、 前記同期検出信号と前記書き込み側同期信号と前記書き
   込み側クロックとに応答して前記入力するセル内の前記
   入力データを格納するためのアドレスを示す書き込みア
   ドレス信号を出力する書き込み制御回路と、 前記予め定めたデータ数を有するセルを出力する間隔を
   規定する同期信号を出力する同期信号発生回路と、 出力するセル内の各々の出力データに同期して入力され
   る読み出し側クロックと前記同期信号とに応答して前記
   出力するセル内の前記出力データを読み出すためのアド
   レスを示す読み出しアドレス信号を出力する読み出し制
   御回路と、 前記入力データを受け前記書き込みアドレス信号で示さ
   れるアドレスに前記入力データを格納し、前記読み出し
   アドレス信号で示されるアドレスからデータを 読み出し
   このデータを前記出力データとして出力する記憶回路
   と、 前記同期信号を入力し、この同期信号を予め定めた数の
   前記読み出し側クロック分遅延させて、前記記憶回路か
   ら出力される出力データに合わせて読み出し側同期信号
   として出力するバッファ回路と、 を備えた ことを特徴とする請求項１記載のセル処理回
   路。
3. 【請求項３】 前記書き込み制御回路は、前記入力する
   セルを格納するためのアドレスを示すセルアドレスＡを
   前記同期検出信号に応答してカウントアップしセルアド
   レス信号Ａとして出力するセルアドレス生成回路Ａと、 前記書き込み側同期信号に応答して、前記入力するセル
   内の前記入力データを格納するためのアドレスを示すデ
   ータアドレスＡをリセットし、前記入力データに同期し
   て入力される前記書き込み側クロック毎に前記予め定め
   たデータ数まで前記データアドレスＡをカウントアップ
   し、前記書き込み側クロックに同期してこの書き込み側
   クロック毎に前記データアドレスＡをデータアドレス信
   号Ａとして出力するデータアドレス生成回路Ａと、 前記データアドレス信号Ａと前記セルアドレス信号Ａと
   を入力して前記記憶回路へ前記入力するセル内の前記入
   力データを書き込むためのアドレスを示す書き込みアド
   レス信号を出力する書き込み回路と、 を備えたことを特徴とする請求項２記載の セル処理回
   路。
4. 【請求項４】 前記読み出し制御回路は、前記出力する
   セルを読み出すためのアドレスを示すセルアドレスＢを
   前記同期信号に応答してカウントアップしセルアドレス
   信号Ｂとして出力するセルアドレス生成回路Ｂと、 前記同期信号に応答して、前記出力するセル内の前記出
   力データを読み出すためのアドレスを示すデータアドレ
   スＢをリセットし、前記出力データに同期して入力され
   る前記読み出し側クロック毎に前記予め定めたデータ数
   まで前記データアドレスＢをカウントアップし、前記読
   み出し側クロックに同期してこの読み出し側クロック毎
   に前記データアドレスＢをデータアドレス信号Ｂとして
   出力するデータアドレス生成回路Ｂと、 前記データアドレス信号Ｂと前記セルアドレス信号Ｂと
   を入力して前記記憶回路から前記出力するセル内の前記
   出力データを読み出すためのアドレスを示す読 み出しア
   ドレス信号を出力する読み出し回路と、 を備えたことを特徴とする請求項２記載の セル処理回
   路。