JPS62181540A - 同期式デ−タ入力回路 - Google Patents
同期式デ−タ入力回路Info
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- JPS62181540A JPS62181540A JP2442886A JP2442886A JPS62181540A JP S62181540 A JPS62181540 A JP S62181540A JP 2442886 A JP2442886 A JP 2442886A JP 2442886 A JP2442886 A JP 2442886A JP S62181540 A JPS62181540 A JP S62181540A
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 20
- 230000004044 response Effects 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期式データ入力回路、特に多数の機器状態な
どを示す多チャンネルのディジタルデータが時分割多重
化された同期式データを制御用プロセッサに入力するた
めの同期式データ入力回路に関する。
どを示す多チャンネルのディジタルデータが時分割多重
化された同期式データを制御用プロセッサに入力するた
めの同期式データ入力回路に関する。
通信システムや監視システムなどにおいて、システム内
への多数の機器毎にその接続状態や動作状態などを集中
的に且つ効率良く監視しながら制御するために、各機器
に機器状態を示すディジタルデータのチャンネルを割当
てておき、多チャンネルのデータを時分割多重化して構
成した同期式データを機器制御用のマイクロプロセッサ
へ送りて、この制御用プロセッサでのプログラム制御に
より各機器状態の監視および制御を行う方式が用いられ
ている。この場合に、多チャンネルのデータが時分割多
重化された同期式データを制御用プロセッサに入力する
ための同期式データ入力回路としては従来、ラッチなど
のゲート回路を集積化した汎用の入力ボートが使用され
ている。制御用プロセッサは、入力すべき同期式データ
のビットタイミングに同期したクロックパルスを入力ボ
ートに与えるととによシ、入力ボートに送られてくる同
期式データの読込みを行なう。データを読込んだプロセ
ッサは、各チャンネルのデータで示される機器状態およ
びその変化に対応したプログラム制御によシ、各機器を
制御するための制御データを発生し送出する。
への多数の機器毎にその接続状態や動作状態などを集中
的に且つ効率良く監視しながら制御するために、各機器
に機器状態を示すディジタルデータのチャンネルを割当
てておき、多チャンネルのデータを時分割多重化して構
成した同期式データを機器制御用のマイクロプロセッサ
へ送りて、この制御用プロセッサでのプログラム制御に
より各機器状態の監視および制御を行う方式が用いられ
ている。この場合に、多チャンネルのデータが時分割多
重化された同期式データを制御用プロセッサに入力する
ための同期式データ入力回路としては従来、ラッチなど
のゲート回路を集積化した汎用の入力ボートが使用され
ている。制御用プロセッサは、入力すべき同期式データ
のビットタイミングに同期したクロックパルスを入力ボ
ートに与えるととによシ、入力ボートに送られてくる同
期式データの読込みを行なう。データを読込んだプロセ
ッサは、各チャンネルのデータで示される機器状態およ
びその変化に対応したプログラム制御によシ、各機器を
制御するための制御データを発生し送出する。
上述した従来の同期式データ入力回路は、単にプロセッ
サから与えられるクロックパルスに応答してデータを読
取ってプロセッサに入力するという機能を有するだけで
ある。これに接続されているプロセッサは、多チャンネ
ルのデータをそのビットタイミング毎に間断無く読込む
と共に、読込んだデータで示される多数の機器状態およ
びその変化を検出して制御データを発生せねばならない
。
サから与えられるクロックパルスに応答してデータを読
取ってプロセッサに入力するという機能を有するだけで
ある。これに接続されているプロセッサは、多チャンネ
ルのデータをそのビットタイミング毎に間断無く読込む
と共に、読込んだデータで示される多数の機器状態およ
びその変化を検出して制御データを発生せねばならない
。
従って、例えばチャンネル数を多くとるためにデータを
高速化したい場合、プロセッサでデータ読込みに費され
る時間が長くなシ過ぎて、データ読込み後制御データを
発生するまでに要する処理時間を確保できなくなシ、所
望の多チャンネル化および高速化を実現でき々いことが
多いという問題点がある。
高速化したい場合、プロセッサでデータ読込みに費され
る時間が長くなシ過ぎて、データ読込み後制御データを
発生するまでに要する処理時間を確保できなくなシ、所
望の多チャンネル化および高速化を実現でき々いことが
多いという問題点がある。
本発明の目的は、上述の問題点を解決すべく制御用プロ
セッサでのデータ読込みに要する時間を従来よシも軽減
して容易に多チャンネル化および高速化し得る同期式デ
ータ入力回路を提供することにある。
セッサでのデータ読込みに要する時間を従来よシも軽減
して容易に多チャンネル化および高速化し得る同期式デ
ータ入力回路を提供することにある。
本発明の入力回路は、複数チャンネルの入力データを各
フレーム内に予め定めた順番で時分割多重化した同期式
の入力信号を受信し、これに応答して前記フレーム内の
各チャンネル毎に１つ直前の前記フレームからの前記入
力データの変化の有無を示すトリガ信号を発生する検出
回路と、前記入力信号に応答して各チャンネル毎に該チ
ャンネルの前記フレーム内での前記順番を示す番号デー
タを発生する計数回路と、前記トリガ信号が前記変化有
りを示した時にだけ前記入力データおよび前記番号デー
タを書込み、また制御用のプロセッサから与えられる読
出し信号に応答して前記入力データおよび前記番号デー
タを先入れ先出し方式により読出して前記プロセッサに
入力する記憶回路とを、備えている。
フレーム内に予め定めた順番で時分割多重化した同期式
の入力信号を受信し、これに応答して前記フレーム内の
各チャンネル毎に１つ直前の前記フレームからの前記入
力データの変化の有無を示すトリガ信号を発生する検出
回路と、前記入力信号に応答して各チャンネル毎に該チ
ャンネルの前記フレーム内での前記順番を示す番号デー
タを発生する計数回路と、前記トリガ信号が前記変化有
りを示した時にだけ前記入力データおよび前記番号デー
タを書込み、また制御用のプロセッサから与えられる読
出し信号に応答して前記入力データおよび前記番号デー
タを先入れ先出し方式により読出して前記プロセッサに
入力する記憶回路とを、備えている。
次に、本発明について図面を参照して説明する。
第１図および第２図はそれぞれ、本発明の第１の実施例
を示すブロック図およびタイミング図である。本実施例
は、１ビツトずつのチャンネルを４チヤン床ル時分割多
重化して１フレームとした同期式データを入力する場合
を示す。入力データは、上述のととく１フレーム当シ４
ビツトの同期式データであシ、各フレーム毎にチャンネ
ル番号「０」ないし「３」を付与しである。クロック信
号は入力データのビットタイミングに同期したパニ−Ｎ ルス列であシ、また同期信号は各７レームの先頭チャン
ネルすなわちチャンネル番号ｒＯＪを付与したチャンネ
ルのビットタイミングで立上るパルスである。第１図に
示すごとく入力データは、各チャンネルのデータ値の変
化を検出するための検出回路１へ送られている。クロッ
ク信号は、検出回路１およびカウンタ２に送られる。ま
た同期信号は、カウンタ２に送られている。検出回路１
のシフトレジスタ１０は、チャンネル数に等しい段数、
従って本実施例では４段のシフトレジスタであシ、クロ
ック信号をシフトパルスとして入力データを順次シフト
して、送出信号を排他的論理和（ＥＸ−ＯＲ）ゲート１
１の一方の入力端釦送っている。ＥＸ−ＯＲゲート１１
のもう一方の入力端には、入力データが与えられている
。シフトレジスタ１０の送出信号は、入力データを１フ
レームの時間だけ遅延させた信号になるから、ＥＸ−Ｏ
Ｒゲート１１の送出信号では第２図に示すごとく、１フ
レーム直前と比較してデータ値が変化したチャンネルだ
けにパルス立上シが現われる。
を示すブロック図およびタイミング図である。本実施例
は、１ビツトずつのチャンネルを４チヤン床ル時分割多
重化して１フレームとした同期式データを入力する場合
を示す。入力データは、上述のととく１フレーム当シ４
ビツトの同期式データであシ、各フレーム毎にチャンネ
ル番号「０」ないし「３」を付与しである。クロック信
号は入力データのビットタイミングに同期したパニ−Ｎ ルス列であシ、また同期信号は各７レームの先頭チャン
ネルすなわちチャンネル番号ｒＯＪを付与したチャンネ
ルのビットタイミングで立上るパルスである。第１図に
示すごとく入力データは、各チャンネルのデータ値の変
化を検出するための検出回路１へ送られている。クロッ
ク信号は、検出回路１およびカウンタ２に送られる。ま
た同期信号は、カウンタ２に送られている。検出回路１
のシフトレジスタ１０は、チャンネル数に等しい段数、
従って本実施例では４段のシフトレジスタであシ、クロ
ック信号をシフトパルスとして入力データを順次シフト
して、送出信号を排他的論理和（ＥＸ−ＯＲ）ゲート１
１の一方の入力端釦送っている。ＥＸ−ＯＲゲート１１
のもう一方の入力端には、入力データが与えられている
。シフトレジスタ１０の送出信号は、入力データを１フ
レームの時間だけ遅延させた信号になるから、ＥＸ−Ｏ
Ｒゲート１１の送出信号では第２図に示すごとく、１フ
レーム直前と比較してデータ値が変化したチャンネルだ
けにパルス立上シが現われる。
ＥＸ−ＯＲ，ゲート１１の送出信号は、クロック信号と
共に論理積ゲート１２へ送られ、両信号の論理積は記憶
回路３ヘトリガ信号として与えられる。
共に論理積ゲート１２へ送られ、両信号の論理積は記憶
回路３ヘトリガ信号として与えられる。
一方、カウンタ２は入力データのチャンネル番号を示す
番号データを発生するためのカウンタであシ、同期信号
のパルス立上シ毎に初期値すなわち番号「０」にリセッ
トしたあと、クロック信号のパルスを計数し、計数結果
を番号データとして記憶回路３へ送る。記憶回路３は、
先入れ先出しくＦＩＦＯ）方式のバッファであり、トリ
ガ信号のパルス立上シ時に送られてくる入力データおよ
び番号データを読取って一時記憶し、制御用のプロセッ
サ５から与えられる読出し信号に応答して、一時記憶し
である入力データおよび番号データをＦＩＦＯ方式で読
出してプロセッサ５に入力する。
番号データを発生するためのカウンタであシ、同期信号
のパルス立上シ毎に初期値すなわち番号「０」にリセッ
トしたあと、クロック信号のパルスを計数し、計数結果
を番号データとして記憶回路３へ送る。記憶回路３は、
先入れ先出しくＦＩＦＯ）方式のバッファであり、トリ
ガ信号のパルス立上シ時に送られてくる入力データおよ
び番号データを読取って一時記憶し、制御用のプロセッ
サ５から与えられる読出し信号に応答して、一時記憶し
である入力データおよび番号データをＦＩＦＯ方式で読
出してプロセッサ５に入力する。
プロセッサ５は、記憶装置３から入力される入力データ
で示される機器状態の変化に応じて、番号データが示し
ているチャンネルに対応した機器に対する制御データを
発生し送出する。
で示される機器状態の変化に応じて、番号データが示し
ているチャンネルに対応した機器に対する制御データを
発生し送出する。
検出回路１．カウンタ２．および記憶回路３を具備した
本実施例の入力回路を使用すれば、プロセッサ５は、１
フレーム直前から変化した入力データとその変化があっ
たチャンネルの番号とだけを、バッファの記憶回路３内
の記憶場所に不足を生じること無く且つ所定の処理時間
範囲内に制御データを送出し終えることができるような
頻度で、読込めば良い。従って、従来のごとく入力デー
タをそのビットタイミング毎に間断無く読込む場合と比
べて、プロセッサ５でのデータ読込みに要する時間は著
しく軽減でき、多チャンネル化および高速化を容易に達
成し得る。
本実施例の入力回路を使用すれば、プロセッサ５は、１
フレーム直前から変化した入力データとその変化があっ
たチャンネルの番号とだけを、バッファの記憶回路３内
の記憶場所に不足を生じること無く且つ所定の処理時間
範囲内に制御データを送出し終えることができるような
頻度で、読込めば良い。従って、従来のごとく入力デー
タをそのビットタイミング毎に間断無く読込む場合と比
べて、プロセッサ５でのデータ読込みに要する時間は著
しく軽減でき、多チャンネル化および高速化を容易に達
成し得る。
第３図は本発明の第２の実施例を示すブロック図である
。本実施例は、１チヤンネルがｍビット（ビットｂｏな
いしｂｒｎ−ｉ）から成る入力データを入力する場合を
示す。本実施例では、ｍ個の検出回路１を設けてあシ、
入力データのビットｂＯないしｂｆｎ−ｘはそれぞれ一
つの検出回路１に導かれている。各検出回路１は、第１
図の場合と同じ構成を有し、トリガ信号を論理和ゲート
６へ送り、また入力データを記憶回路４に並列に送る。
。本実施例は、１チヤンネルがｍビット（ビットｂｏな
いしｂｒｎ−ｉ）から成る入力データを入力する場合を
示す。本実施例では、ｍ個の検出回路１を設けてあシ、
入力データのビットｂＯないしｂｆｎ−ｘはそれぞれ一
つの検出回路１に導かれている。各検出回路１は、第１
図の場合と同じ構成を有し、トリガ信号を論理和ゲート
６へ送り、また入力データを記憶回路４に並列に送る。
カウンタ２は、第１図の場合と同様に番号データを発生
して、記憶回路４に送る。論理和ゲート６の送出信号は
、記憶回路４ヘトリガ信号として与えられる。記憶回路
４は、ＦＩＦＯ方式のバッファであシ、第１図の場合と
同様に、トリガ信号および読出し信号にそれぞれ応答し
て、ＦＩＦＯ方式で入力データおよび番号データの書込
みおよび読出しを行う。
して、記憶回路４に送る。論理和ゲート６の送出信号は
、記憶回路４ヘトリガ信号として与えられる。記憶回路
４は、ＦＩＦＯ方式のバッファであシ、第１図の場合と
同様に、トリガ信号および読出し信号にそれぞれ応答し
て、ＦＩＦＯ方式で入力データおよび番号データの書込
みおよび読出しを行う。
従って本実施例でも第１の実施例の場合と同様に、プロ
セッサ５は、１フレーム直前から変化した入力データと
そのチャンネル番号とだけを、バッファである記憶回路
４を介して読込むだけで済む。従って、プロセッサ５で
のデータ読込み時間の負担を軽減し、多チャンネル化お
よび高速化を実現することができる。
セッサ５は、１フレーム直前から変化した入力データと
そのチャンネル番号とだけを、バッファである記憶回路
４を介して読込むだけで済む。従って、プロセッサ５で
のデータ読込み時間の負担を軽減し、多チャンネル化お
よび高速化を実現することができる。
以上説明したように本発明には、制御用プロセッサでの
データ読込みに要する時間を従来よシも軽減して容易に
多チャンネル化および高速化し得る同期式データ入力回
路を実現できるという効果−〇→− がある。
データ読込みに要する時間を従来よシも軽減して容易に
多チャンネル化および高速化し得る同期式データ入力回
路を実現できるという効果−〇→− がある。
第１図、第３図はおのおの本発明の実施例を示すブロッ
ク図、第２図は本発明の実施例の動作を説明するための
タイミング図である。 １・・・・・・検出回路、１０・・・・・・シフトレジ
スタ、１１・・・・・・排他的論理和（ＥＸ−ＯＲ）ゲ
ート、１２・・・・・・論理積ゲート、２・・・・・・
カウンタ、３，４・・面詰憶回路、５・・・・・・プロ
セッサ、６・・・・・・論理和ゲート。
ク図、第２図は本発明の実施例の動作を説明するための
タイミング図である。 １・・・・・・検出回路、１０・・・・・・シフトレジ
スタ、１１・・・・・・排他的論理和（ＥＸ−ＯＲ）ゲ
ート、１２・・・・・・論理積ゲート、２・・・・・・
カウンタ、３，４・・面詰憶回路、５・・・・・・プロ
セッサ、６・・・・・・論理和ゲート。
Claims (1)
- 複数チャンネルの入力データを各フレーム内に予め定め
た順番で時分割多重化した同期式の入力信号を受信し、
これに応答して前記フレーム内の各チャンネル毎に１つ
直前の前記フレームからの前記入力データの変化の有無
を示すトリガ信号を発生する検出回路と、前記入力信号
に応答して各チャンネル毎に該チャンネルの前記フレー
ム内での前記順番を示す番号データを発生する計数回路
と、前記トリガ信号が前記変化有りを示した時にだけ前
記入力データおよび前記番号データを書込み、また制御
用のプロセッサから与えられる読出し信号に応答して前
記入力データおよび前記番号データを先入れ先出し方式
により読出して前記プロセッサに入力する記憶回路とを
、備えたことを特徴とする同期式データ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2442886A JPS62181540A (ja) | 1986-02-05 | 1986-02-05 | 同期式デ−タ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2442886A JPS62181540A (ja) | 1986-02-05 | 1986-02-05 | 同期式デ−タ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62181540A true JPS62181540A (ja) | 1987-08-08 |
Family
ID=12137881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2442886A Pending JPS62181540A (ja) | 1986-02-05 | 1986-02-05 | 同期式デ−タ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62181540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004133682A (ja) * | 2002-10-10 | 2004-04-30 | Calsonic Kansei Corp | アクチュエータ作動制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154204A (en) * | 1978-05-26 | 1979-12-05 | Nec Corp | Identifying system for circuit state change |
| JPS5511643A (en) * | 1978-07-11 | 1980-01-26 | Toshiba Corp | Electronic exchange |
| JPS56107687A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Calling detection reporting system |
-
1986
- 1986-02-05 JP JP2442886A patent/JPS62181540A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154204A (en) * | 1978-05-26 | 1979-12-05 | Nec Corp | Identifying system for circuit state change |
| JPS5511643A (en) * | 1978-07-11 | 1980-01-26 | Toshiba Corp | Electronic exchange |
| JPS56107687A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Calling detection reporting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004133682A (ja) * | 2002-10-10 | 2004-04-30 | Calsonic Kansei Corp | アクチュエータ作動制御装置 |
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