JPS63124651A - 伝送デ−タ保護回路 - Google Patents
伝送デ−タ保護回路Info
- Publication number
- JPS63124651A JPS63124651A JP27105386A JP27105386A JPS63124651A JP S63124651 A JPS63124651 A JP S63124651A JP 27105386 A JP27105386 A JP 27105386A JP 27105386 A JP27105386 A JP 27105386A JP S63124651 A JPS63124651 A JP S63124651A
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 31
- 230000007704 transition Effects 0.000 claims abstract description 24
- 238000005070 sampling Methods 0.000 claims abstract description 14
- 230000008859 change Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は伝送データ保護回路に関し、特にシステム内ク
ロックに対して比較的長い周期を有するデータ伝送を行
う場合において、雑音やその他の外部擾乱から伝送デー
タを保護する前方・後方保護回路に関する。
ロックに対して比較的長い周期を有するデータ伝送を行
う場合において、雑音やその他の外部擾乱から伝送デー
タを保護する前方・後方保護回路に関する。
従来技術
従来、かかる伝送データの前方・後方保護方式では、複
数チャネルのデータの場合、各チャネル毎にｎ進のカウ
ンタを数段組み込んだ計数回路を夫々設け、システムク
ロックにより各チャネルデータのサンプリングを行って
このサンプリング値の旧サンプリング値に対する変化状
態を計数し、この計数結果により各チャンネルのデータ
保護を行っている。
数チャネルのデータの場合、各チャネル毎にｎ進のカウ
ンタを数段組み込んだ計数回路を夫々設け、システムク
ロックにより各チャネルデータのサンプリングを行って
このサンプリング値の旧サンプリング値に対する変化状
態を計数し、この計数結果により各チャンネルのデータ
保護を行っている。
従って、保護すべき伝送データのチャネル数が増大すれ
ばする程そのチャネル数に比例してハードウェア量が増
加して、装置の小型化、低コスト化を阻止する要因とな
るという欠点がある。
ばする程そのチャネル数に比例してハードウェア量が増
加して、装置の小型化、低コスト化を阻止する要因とな
るという欠点がある。
１にユ濃
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、保
護すべき伝送データのチャネル数が増大してもバードウ
ｆア最の増加を招来することなく、小型化及び低コスト
化が実現可能な伝送データ保護回路を提供することにあ
る。
くなされたものであって、その目的とするところは、保
護すべき伝送データのチャネル数が増大してもバードウ
ｆア最の増加を招来することなく、小型化及び低コスト
化が実現可能な伝送データ保護回路を提供することにあ
る。
発明の構成
本発明によれば、２値情報からなる伝送データの周期よ
りも十分小なる周期のサンプリングタイミングにてこの
伝送データをサンプリングしつつこのサンプリング結果
に応じて伝送データの保護をなすようにした伝送データ
の保護回路であって、前記伝送データを入力としこの入
力データのある時点におけるサンプリング値が、自身の
旧出力値と相違する場合にはその相違回数の計数値をカ
ウントアツプし、前記旧出力値と同一の場合には前記計
数値をクリアし、前記計数値が所定値になったときに前
記旧出力値を変化せしめるよう動作する状ｇ！Ａ遷移制
御手段と、前記出力値及び前記計数値を記憶する記憶手
段とを有し、前記記憶手段に記憶された前記出力値及び
前記計数値を前記状態遷移制御手段の旧出力値及び旧計
数値とし、前記状態遷移制御手段の前記出力値を保護さ
れた伝送データとして出力するようにしたことを特徴と
する伝送データ保護回路が得られる。
りも十分小なる周期のサンプリングタイミングにてこの
伝送データをサンプリングしつつこのサンプリング結果
に応じて伝送データの保護をなすようにした伝送データ
の保護回路であって、前記伝送データを入力としこの入
力データのある時点におけるサンプリング値が、自身の
旧出力値と相違する場合にはその相違回数の計数値をカ
ウントアツプし、前記旧出力値と同一の場合には前記計
数値をクリアし、前記計数値が所定値になったときに前
記旧出力値を変化せしめるよう動作する状ｇ！Ａ遷移制
御手段と、前記出力値及び前記計数値を記憶する記憶手
段とを有し、前記記憶手段に記憶された前記出力値及び
前記計数値を前記状態遷移制御手段の旧出力値及び旧計
数値とし、前記状態遷移制御手段の前記出力値を保護さ
れた伝送データとして出力するようにしたことを特徴と
する伝送データ保護回路が得られる。
１皇１
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図である。
図において、ゲート回路１は、伝送されたＱ−ｍチャネ
ル（ｍは正の整数）の２値化デイジタルデ一タＩＮＱ〜
ＩＮｍを時分割的に多重化する機能を有する。この時分
割多重化された複数チャネルのシリアル伝送データＩＮ
は状態遷移制御回路２の入力となる。
ル（ｍは正の整数）の２値化デイジタルデ一タＩＮＱ〜
ＩＮｍを時分割的に多重化する機能を有する。この時分
割多重化された複数チャネルのシリアル伝送データＩＮ
は状態遷移制御回路２の入力となる。
この状Ｂ遷移制御回路２は前方・後方保護の状態遷移に
従って演算処理を行うものであり、その状態遷移の態様
が第２図に示されており、その詳細については後述する
。この状態遷移制御回路２の出力Ｇｅｔ ＮＥＷ ５Ｔ
ＡＴＵＳ７ インとＮＥＷ Ｃ０ＵＮＴラインとの２つ
が有り、前者はラッチ回路４に入力されると共にＲＡＭ
（ランダムアクセスメモリ）３０入力となる。また、
後者であるＮＥ１４ Ｃ０ＵＮＴラインはＲＡＭ３の書
込み入力となっている。
従って演算処理を行うものであり、その状態遷移の態様
が第２図に示されており、その詳細については後述する
。この状態遷移制御回路２の出力Ｇｅｔ ＮＥＷ ５Ｔ
ＡＴＵＳ７ インとＮＥＷ Ｃ０ＵＮＴラインとの２つ
が有り、前者はラッチ回路４に入力されると共にＲＡＭ
（ランダムアクセスメモリ）３０入力となる。また、
後者であるＮＥ１４ Ｃ０ＵＮＴラインはＲＡＭ３の書
込み入力となっている。
ラッチ回路４はＮＥ１４５ＴＡＴＵＳラインの信号を時
分割多重分離するためのものであり、分離された出力が
Ｏ−ｎチャネルの伝送データ出力０ＵＴＯ〜０ＵＴＩと
なって導出される。ＲＡＭ３の読出し出力１．ｔ ＯＬ
Ｄ ５ＴＡＴＩＪＳ７ インとＯＬＤ Ｃ０ＵＮＴライ
ンとの２つが有り、共に状態遷移制御回路２ヘフイード
バツクされている。
分割多重分離するためのものであり、分離された出力が
Ｏ−ｎチャネルの伝送データ出力０ＵＴＯ〜０ＵＴＩと
なって導出される。ＲＡＭ３の読出し出力１．ｔ ＯＬ
Ｄ ５ＴＡＴＩＪＳ７ インとＯＬＤ Ｃ０ＵＮＴライ
ンとの２つが有り、共に状態遷移制御回路２ヘフイード
バツクされている。
タイミング作成回路５はシステムクロックＣＬＫ及び同
期信号５ＹＮＣを入力として、ゲート回路１．状態遷移
制御回路２．ＲＡＭ３及びラッチ回路４に対して各種同
期信号及びメモリアドレス。
期信号５ＹＮＣを入力として、ゲート回路１．状態遷移
制御回路２．ＲＡＭ３及びラッチ回路４に対して各種同
期信号及びメモリアドレス。
更にはうイトイネーブル信号等を生成して供給するもの
である。タイミング信号Ｔ１はゲート回路１へ供給され
る時分割多重化用の同期信号であり、Ｓｌは状ｉ遷移制
御回路２へ供給されるサンプリングタイミング信号であ
る。ＡＤＲ及びＷＥの各信号はＲＡＭ３へ供給されるメ
モリアドレス及びデータ書込みイネーブル信号であり、
タイミング信号Ｔ２はラッチ回路４へ供給される時分割
多重分離用のラッチタイミング同期信号である。
である。タイミング信号Ｔ１はゲート回路１へ供給され
る時分割多重化用の同期信号であり、Ｓｌは状ｉ遷移制
御回路２へ供給されるサンプリングタイミング信号であ
る。ＡＤＲ及びＷＥの各信号はＲＡＭ３へ供給されるメ
モリアドレス及びデータ書込みイネーブル信号であり、
タイミング信号Ｔ２はラッチ回路４へ供給される時分割
多重分離用のラッチタイミング同期信号である。
状態遷移制御回路２の動作を示す第２図の状態遷移図を
参照するに、この回路２のあるサンプリングにおける入
力データのサンプリング値と、この回路自身の出力の旧
出力値（ＯＬＤ ５ＴＡＴＵＳ）とが異なる場合には旧
計数値（ＯＬＤ Ｃ０ＩＩＮＴ ） ヲｒ １ Ｊ加算
し、当該サンプリング値と当該口出力値とが異なる場合
は旧計数値をクリアする。そして、この計数値が予め定
められた規定値ｎ（正の整数〉になった場合にのみその
出力値が変化する。尚、第２図内の破線部分は計数値が
１〜ｎの間の任意の整数値を取り得ることを示している
。
参照するに、この回路２のあるサンプリングにおける入
力データのサンプリング値と、この回路自身の出力の旧
出力値（ＯＬＤ ５ＴＡＴＵＳ）とが異なる場合には旧
計数値（ＯＬＤ Ｃ０ＩＩＮＴ ） ヲｒ １ Ｊ加算
し、当該サンプリング値と当該口出力値とが異なる場合
は旧計数値をクリアする。そして、この計数値が予め定
められた規定値ｎ（正の整数〉になった場合にのみその
出力値が変化する。尚、第２図内の破線部分は計数値が
１〜ｎの間の任意の整数値を取り得ることを示している
。
かかる構成において、第１図の回路の動作について説明
する。入力ラインＩＮＯ〜ＩＮｍへ入力されたｍチャネ
ルの２値情報からなるディジタル伝送データは、ゲート
回路１において同期信号Ｔ１により時分割多重化されシ
リアルデータとされる。状態遷移制御回路２においては
、予めＲＡＭ３の該当アドレス（チャネル対応に割当て
られているアドレス）からゲート回路１のタイミングＴ
１に同期して読出された旧出力状態及び旧計数値が共に
供給され、そのときの入力データのサンプリング値と当
該旧出力状態値とが比較される。
する。入力ラインＩＮＯ〜ＩＮｍへ入力されたｍチャネ
ルの２値情報からなるディジタル伝送データは、ゲート
回路１において同期信号Ｔ１により時分割多重化されシ
リアルデータとされる。状態遷移制御回路２においては
、予めＲＡＭ３の該当アドレス（チャネル対応に割当て
られているアドレス）からゲート回路１のタイミングＴ
１に同期して読出された旧出力状態及び旧計数値が共に
供給され、そのときの入力データのサンプリング値と当
該旧出力状態値とが比較される。
この比較動作により、両者の値が不一致であれば、第２
図の太線の矢印にて示す如く旧計数値が「１」だけカウ
ントアツプされ、このカウントアツプされた旧計数値が
新計数値となってＮＥＷ Ｃ０ｔｌＴラインへ出力され
ると共に、断出力状態値は何等変化することなく ＮＥ
Ｗ Ｃ０ＵＮＴライン及びＨＥ賛５ＴＡＴｕＳラインへ
出力される。これ等ＮＥＷ Ｃ０ＩＩＮＴライン及びＮ
Ｅ１４ ＳＴ＾ＴＵＳラインの各信号はＲＡＭ３内の対
応アドレスへ書込まれて更新される。
図の太線の矢印にて示す如く旧計数値が「１」だけカウ
ントアツプされ、このカウントアツプされた旧計数値が
新計数値となってＮＥＷ Ｃ０ｔｌＴラインへ出力され
ると共に、断出力状態値は何等変化することなく ＮＥ
Ｗ Ｃ０ＵＮＴライン及びＨＥ賛５ＴＡＴｕＳラインへ
出力される。これ等ＮＥＷ Ｃ０ＩＩＮＴライン及びＮ
Ｅ１４ ＳＴ＾ＴＵＳラインの各信号はＲＡＭ３内の対
応アドレスへ書込まれて更新される。
また、比較結果が一致すれば、第２図の細線の矢印にて
示す如く、旧計数値はクリアされて「０」となり、この
値「０」が新計数値となると共に、断出力状態値は何等
変化することなく夫々ＲＡＭ３の対応アドレスへ書込ま
れ更新される。
示す如く、旧計数値はクリアされて「０」となり、この
値「０」が新計数値となると共に、断出力状態値は何等
変化することなく夫々ＲＡＭ３の対応アドレスへ書込ま
れ更新される。
そして、計数値が規定値ｎに達すると、ここで始めて旧
出力状態値が変化して「０」から「１」若しくは「１」
から「０」へと変化する。この新しい値が新出力値とな
ると共に、計数値も新計数値「０」となり、ＲＡＭ３の
対応アドレスへ書込まれて更新されるのである。状態遷
移制御回路２の出力であるＮＥＷ ５ＴＡＴｕＳライン
の新出力状態信号はラッチ回路４にて同期信号Ｔ２によ
りラッチされる。このラッチ回路４のラッチ出力は同期
信号Ｔ２により時分割多重分離されてｍチャネルの伝送
データ出力０ｔＪＴＯ〜ＯＩＪ Ｔ ｌとなって導出さ
れる。
出力状態値が変化して「０」から「１」若しくは「１」
から「０」へと変化する。この新しい値が新出力値とな
ると共に、計数値も新計数値「０」となり、ＲＡＭ３の
対応アドレスへ書込まれて更新されるのである。状態遷
移制御回路２の出力であるＮＥＷ ５ＴＡＴｕＳライン
の新出力状態信号はラッチ回路４にて同期信号Ｔ２によ
りラッチされる。このラッチ回路４のラッチ出力は同期
信号Ｔ２により時分割多重分離されてｍチャネルの伝送
データ出力０ｔＪＴＯ〜ＯＩＪ Ｔ ｌとなって導出さ
れる。
こうすることにより、入力伝送データのサンプリング値
が０回連続して同一値をとるときのみ出力値をレベル遷
移させるようにし、それ以外のときには出力値を何等変
化させることなく出力せしめる様にすることができるの
で、伝送データのサンプリング値がｎ回より少ない連続
値でもって変化する如き場合には、ノイズや外部擾乱に
よるものとみなして入力データのレベル変化を無視する
ことが可能となる。よって、２値レベルの伝送データを
ノイズ等による擾乱から有効に保護できることになるの
である。
が０回連続して同一値をとるときのみ出力値をレベル遷
移させるようにし、それ以外のときには出力値を何等変
化させることなく出力せしめる様にすることができるの
で、伝送データのサンプリング値がｎ回より少ない連続
値でもって変化する如き場合には、ノイズや外部擾乱に
よるものとみなして入力データのレベル変化を無視する
ことが可能となる。よって、２値レベルの伝送データを
ノイズ等による擾乱から有効に保護できることになるの
である。
保護すべき伝送データのチャネル数が増大しても、状態
遷移制御回路２は１つの回路で良く、またＲＡＭ３の容
量のみをチャネル数に応じて設ければ済むので、ハード
ウェア量の増大は抑止できる。
遷移制御回路２は１つの回路で良く、またＲＡＭ３の容
量のみをチャネル数に応じて設ければ済むので、ハード
ウェア量の増大は抑止できる。
尚、第１図のタイミング作成回路５のクロック人力ＣＬ
Ｋは本回路の処理速度を決定するタイミングパルスであ
り、入力データがＰＣＭ信号を多重分離したものである
場合には、タイミング作成回路をＰＣＭ信号に同期させ
るために、ＰＣＭ信号のクロックをＣＬＫラインに印加
し、フレーム同期信号を５ＹＮＣラインに印加するよう
にすれば、容易にＰＣＭ信号と本回路とを同期させるこ
とが可能となる。
Ｋは本回路の処理速度を決定するタイミングパルスであ
り、入力データがＰＣＭ信号を多重分離したものである
場合には、タイミング作成回路をＰＣＭ信号に同期させ
るために、ＰＣＭ信号のクロックをＣＬＫラインに印加
し、フレーム同期信号を５ＹＮＣラインに印加するよう
にすれば、容易にＰＣＭ信号と本回路とを同期させるこ
とが可能となる。
発明の詳細
な説明したように、本発明によれば、ｎ進カウンタによ
らず、ランダムアクセスメモリを用いて状態遷移を記憶
するように構成したので、前方・後方保護を行う入力チ
ャネル数が増えても、タイミング作成回路の入力クロッ
クを速くするだけで、論理回路のハードウェア量は増加
しないという効果がある。また入力データがシリアルな
信号やＰＣＭ信号であった場合でも、タイミング作成回
路をそれらのデータに同期したクロックやフレーム同期
信号に同期させることにより容易に対応できるという効
果もある。
らず、ランダムアクセスメモリを用いて状態遷移を記憶
するように構成したので、前方・後方保護を行う入力チ
ャネル数が増えても、タイミング作成回路の入力クロッ
クを速くするだけで、論理回路のハードウェア量は増加
しないという効果がある。また入力データがシリアルな
信号やＰＣＭ信号であった場合でも、タイミング作成回
路をそれらのデータに同期したクロックやフレーム同期
信号に同期させることにより容易に対応できるという効
果もある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作を説明するための状態遷移図である。 主要部分の符号の説明 ２・・・・・・状態遷移制御回路 ３・・・・・・ＲＡＭ
のブロックの動作を説明するための状態遷移図である。 主要部分の符号の説明 ２・・・・・・状態遷移制御回路 ３・・・・・・ＲＡＭ
Claims (1)
- ２値情報からなる伝送データの周期よりも十分小なる周
期のサンプリングタイミングにてこの伝送データをサン
プリングしつつこのサンプリング結果に応じて伝送デー
タの保護をなすようにした伝送データの保護回路であつ
て、前記伝送データを入力としこの入力データのある時
点におけるサンプリング値が、自身の旧出力値と相違す
る場合にはその相違回数の計数値をカウントアップし、
前記旧出力値と同一の場合には前記計数値をクリアし、
前記計数値が所定値になつたときに前記旧出力値を変化
せしめるよう動作する状態遷移制御手段と、前記出力値
及び前記計数値を記憶する記憶手段とを有し、前記記憶
手段に記憶された前記出力値及び前記計数値を前記状態
遷移制御手段の旧出力値及び旧計数値とし、前記状態遷
移制御手段の前記出力値を保護された伝送データとして
出力するようにしたことを特徴とする伝送データ保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27105386A JPS63124651A (ja) | 1986-11-14 | 1986-11-14 | 伝送デ−タ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27105386A JPS63124651A (ja) | 1986-11-14 | 1986-11-14 | 伝送デ−タ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124651A true JPS63124651A (ja) | 1988-05-28 |
Family
ID=17494748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27105386A Pending JPS63124651A (ja) | 1986-11-14 | 1986-11-14 | 伝送デ−タ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03293841A (ja) * | 1990-04-11 | 1991-12-25 | Fuji Electric Co Ltd | 入力デジタル信号処理装置 |
| US6718513B1 (en) | 2000-01-31 | 2004-04-06 | Fujitsu Limited | Fault monitoring system and fault reporting method |
-
1986
- 1986-11-14 JP JP27105386A patent/JPS63124651A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03293841A (ja) * | 1990-04-11 | 1991-12-25 | Fuji Electric Co Ltd | 入力デジタル信号処理装置 |
| US6718513B1 (en) | 2000-01-31 | 2004-04-06 | Fujitsu Limited | Fault monitoring system and fault reporting method |
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