JPH0865285A - エラスティックストア回路及びフレーム位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な回路構成でＳＤＨ信号を取り込みフレ
ーム位相同期をとる。 【構成】 メモリ１２０はデータＡを書き込み、書き込
んだデータを回路１５０に与え、このデータを信号Ｋに
よって選択してデータＮとして出力する。回路１１０は
フレームＢによって初期化され、クロックＣに同期した
書き込みタイミングを生成しメモリ１３０に与え、フレ
ームＢを書き込み、データＦを回路１６０と回路２００
に与える。回路１６０はメモリ１３０のデータＦをタイ
ミングＬによって選択しフレームＭとする。回路１４０
はクロックＩに同期したタイミングＫ及びＬを生成し、
回路１５０と回路１６０に与える。回路２００はメモリ
１３０のデータＦと他のエラスティック回路の出力Ｇと
の論理積の結果を回路３００に与え、回路２００からの
信号をクロックＩに同期したパルスに変換し、信号Ｊと
してカウンタ１４０に与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はエラスティックストア
回路及びフレーム位相同期回路に関し、例えば、ＳＤＨ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒ
ａｒｃｈｙ：同期デジタルハイアラーキ）伝送装置の装
置内伝送フレームのフレーム位相同期回路に適用し得る
ものである。

【０００２】

【従来の技術】近年、これまでの電話を中心としたサー
ビスから、データや映像までを含む多彩なサービスに効
率よく適用できる多重化方式としてＳＤＨが国際的に標
準化されつつある。

【０００３】この同期デジタルハイアラーキの多重化装
置においては、伝送路から入力される複数の多重化情報
のフレーム位相を装置内の基準フレーム位相に同期させ
る必要があった。この方法としては、ポインタによるフ
レーム位相同期方法が採用されている。

【０００４】これは、同期多重化において、１２５μｓ
ｅｃごとのフレーム同期をとる際に、多重化処理遅延時
間を最小とするために、伝送フレームの時間位相と多重
化情報のフレーム時間位相との差を、タイムスロットの
アドレス位置の差として表示する方法で、メモリの容量
を小さくできる。

【０００５】このように伝送路から入力する複数のフレ
ームを複数のボードで受け、装置内の基準フレーム位相
に同期させて装置内の他ボードに伝送する。装置内の各
ボードに分配される基準フレームには、分配回路や配線
長の違いによる遅延差があり、装置内伝送フレームに位
相差が生じていた。

【０００６】また、装置内伝送フレームを多重化した
り、ビット同期する過程でも位相差が拡大するので、最
終的に数ビットの位相差を生じる可能性がある。従っ
て、装置内伝送においても、複数のボードから入力する
装置内伝送フレームのフレーム間位相差を吸収し、フレ
ーム位相を同期させる回路が必要であった。

【０００７】このような回路の技術については、例え
ば、特開平３−２４９８３０号公報、特開平４−７２８
３４号公報、特開昭６３−２２０６２９号公報などに提
案されている。また、オーム社発行『ＳＤＨ伝送方
式』、ページ４６〜５６、３・４ポインタの役割などに
も基本的な技術が解説されている。

【０００８】これらの技術は入力フレーム信号の先頭を
示すフレームパルスの中から最も遅いタイミングを検出
して、メモリのリードリセット信号を生成する構成（方
法）であった。また、フレームパルスはフレーム信号と
同様にエラスティック（ｅｌａｓｔｉｃ：融通性のあ
る）回路を介して転送されるものであった。

【０００９】尚、このようなエラスティックストア（ｅ
ｌａｓｔｉｃ ｓｔｏｒｅ）回路とは、例えば、書込み
と読出しと独立に異なる速度で行い得るような回路であ
る。

【００１０】

【発明が解決しようとする課題】しかしながら、従来の
構成（方法）ではフレームパルスやライトリセット等の
パルス信号によって最適位相を検出していたので、パル
スを引き伸ばす回路が必要となっていた。このため『回
路規模が大きくなっていた』。

【００１１】例えば、パルスを引き伸ばす回路をセット
リセット（ＲＳ）フリップフロップで構成し、リードリ
セットパルスで解除する構成にすると回路は小型になる
が、次のような問題があった。

【００１２】即ち、所定の数のライトリセットパルスが
全て揃った時点でリードリセットパルスを出力するもの
であるので、１フレーム以内に全てのライトリセットパ
ルスが揃わないと次フレームまで残りのライトリセット
パルスの到着を待つことになり、最後のライトリセット
パルスが到着した時点でリードリセットパルスを出力す
ることになった。

【００１３】従って、それが所定の数のライトリセット
パルスの中でどのような位相のものであるか否かの予測
がつかないので、リードリセットパルスの出力位相が最
適となる保証はなかった。

【００１４】このような問題を解決するためにはライト
リセットパルスを１フレーム以下の特定の幅に引き伸ば
し、最適な位相を検出する処理を１フレーム以内に終了
させるような手段を設ける必要があった。例えば、モノ
マルチバイブレータ等を使用することも考えられるが、
『回路規模が大きくなる』という問題があった。

【００１５】以上のようなことから、簡単な回路構成で
同期デジタルハイアラーキ信号を取り込み、精度良くフ
レーム位相同期をとることができる仕組みの提供が要請
されていた。

【００１６】

【課題を解決するための手段】

（１）そこで、先ず信号の記憶（例えば、書込み）と、
読出しとを独立に行い得るエラスティックストア回路を
発明して、上述の課題を解決するものである。

【００１７】つまり、このエラスティックストア回路
は、入力データを第１の記憶タイミング信号に従って記
憶する第１の記憶手段と、第１の記憶手段のデータを第
１の読出タイミング信号に従って読み出す第１の読出手
段と、入力フレーム信号を第２の記憶タイミング信号に
従って記憶する第２の記憶手段と、第２の記憶手段のフ
レーム信号を第２の読出タイミング信号に従って読み出
す第２の読出手段とを備えるものとした。

【００１８】尚、上述の記憶手段としては、例えば、Ｒ
ＡＭや、フリップフロップや、シフトレジスタや、これ
らの複合回路で構成することもできる。

【００１９】（２）更に、上述のエラスティックストア
回路を使用してフレーム位相同期回路を構成すること
で、上述の課題を解決するものである。

【００２０】つまり、エラスティックストア回路のフレ
ーム信号と、他の回路から与えられるフレーム信号との
フレーム位相同期をとるフレーム位相同期回路であっ
て、第２の記憶手段からのフレーム信号と、他の回路
（例えば、ＳＤＨ入力回路や他のエラスティックストア
回路）から与えられるフレーム信号との比較を行い、こ
の比較結果信号を生成する比較結果生成手段と、この比
較結果信号から上記第１の読出手段の第１の読出タイミ
ング信号の生成と、第２の読出手段の第２の読出タイミ
ング信号の生成とを制御し、フレーム位相同期し得る制
御を行う制御手段とを備えるものである。

【００２１】

【作用】この発明のエラスティックストア回路によれ
ば、入力データと入力フレーム信号とを第１の記憶タイ
ミング信号と第２の記憶タイミング信号とで記憶させる
ことができると共に、第１の記憶手段と第２の記憶手段
に記憶されているデータとフレーム信号とを独立に第１
の読出タイミング信号と第２の読出タイミング信号とに
よって読み出させることもできるのである。

【００２２】そして、第２の記憶手段に書き込まれたフ
レーム信号を出力し得るように構成しているので、従来
のようなフレーム信号を引き伸ばすような回路を必要と
せず、回路の小形化を図ることができる。

【００２３】更に、上述の構成のエラスティックストア
回路を使用したフレーム位相同期回路の発明において
は、エラスティックストア回路に与えられているフレー
ム信号と、他の回路からのフレーム信号との位相同期を
とるために、エラスティックストア回路の第２の記憶手
段からのフレーム信号と外部からのフレーム信号との信
号比較（例えば、タイミングの比較など）を行う。この
比較によって得られる比較結果信号からフレーム位相同
期した信号と、データを出力させるためのタイミング制
御を精度良く最適に行うものである。

【００２４】このような構成で、第２の記憶手段に記憶
されているフレーム信号を使用するので、リードリセッ
トパルスの遅延を小さくすることができると考えられ
る。

【００２５】

【実施例】次にこの発明の好適な実施例を図面を用いて
説明する。 『フレーム位相同期回路の構成』： 図１はこの一実
施例のフレーム位相同期回路の機能ブロック図である。
この図１において、フレーム位相同期回路は、エラステ
ィックストア回路１００と、ＡＮＤ回路２００と、微分
回路３００とから構成されている。

【００２６】更に、エラスティックストア回路１００
は、書き込みカウンタ１１０と、第１のメモリ１２０
と、第２のメモリ１３０と、読出しカウンタ１４０と、
第１のマルチプレクサ１５０と、第２のマルチプレクサ
１６０とから構成されている。

【００２７】第１のメモリ１２０は同期デジタルハイア
ラーキからの入力データＡを書き込み、書き込んだデー
タを第１のマルチプレクサ１５０に与える。第１のマル
チプレクサ１５０は、このデータを読み出しタイミング
信号Ｋによって選択して、出力データＮとして出力する
ものである。

【００２８】書き込みカウンタ１１０はＳＤＨからの入
力フレームパルスＢによって初期化され、書き込みクロ
ックＣに同期した書き込みタイミングを生成し、第１の
メモリ１２０に与える。第２のメモリ１３０は入力フレ
ームパルスＢを書き込み、書き込んだデータＦを第２の
マルチプレクサ１６０とＡＮＤ回路２００に与える。第
２のマルチプレクサ１６０は第２のメモリ１３０に書き
込まれたデータＦを読み出しタイミングＬによって選択
し、出力フレームパルスＭとする。

【００２９】読出しカウンタ１４０は、読出しクロック
Ｉに同期した読出しタイミングＫ及びＬを生成し、それ
ぞれを第１のマルチプレクサ１５０と第２のマルチプレ
クサ１６０に与える。

【００３０】ＡＮＤ回路２００は第２のメモリ１３０に
書き込まれたデータＦと他のエラスティック回路の出力
Ｇとの論理積の結果を微分回路３００に与える。

【００３１】微分回路３００はＡＮＤ回路２００から与
えられる信号を読出しクロックＩに同期した１クロック
幅のパルスに変換し、リードリセット信号Ｊとして読出
しカウンタ１４０に与える。また、『第１のメモリ１２
０の容量は、１フレームのビット数の約数に設定』す
る。このように設定することで、『フレームの先頭を書
き込むビットアドレスが常に同じになるので、読み出さ
れるフレームの位相が変化しないようにすることができ
る』。

【００３２】また、書込みカウンタ１１０と読出しカウ
ンタ１４０とは、それぞれ自走できるものとする。

【００３３】図２は上述の図１に示した第２のメモリ１
３０と第２のマルチプレクサ１６０の具体的な機能構成
図である。この図２において、第２のメモリ１３０は、
ＮＡＮＤ回路１３１〜１３４と、インバータ１３５、１
３６とから構成されている。そして、ＮＡＮＤ回路１３
１〜１３４は、ＲＳフリップフロップ回路を構成してい
る。また、第２のマルチプレクサ１６０は、ＡＮＤ回路
１６１から構成されている。

【００３４】インバータ１３６は、第２のメモリ１３０
と、第２のマルチプレクサ１６０との間のバッファの役
割を果たしており、ＮＡＮＤ回路１３４の出力値を反転
している。ＮＡＮＤ回路１３１は、データＢと書き込み
タイミング信号Ｅとの論理積によって、セットパルスを
ＮＡＮＤ回路１３３に与える。

【００３５】また、ＮＡＮＤ回路１３２はデータＢをイ
ンバータ１３５によって反転した値と書き込みタイミン
グＥとの論理積によって、リセットパルスをＮＡＮＤ回
路１３４に与える。第２のマルチプレクサ１６０は、Ａ
ＮＤ回路１６１から構成され、インバータ１３６の出力
Ｆと読み出しタイミング信号Ｌとの論理積を出力フレー
ムパルスＭとする。

【００３６】図３は図１で述べた微分回路３００の具体
的な構成図である。この図３において、ＡＮＤ回路３０
１と、ＮＡＮＤ回路３０２、３０３と、Ｄフリップフロ
ップ回路３０４とから構成されている。そして、ＮＡＮ
Ｄ回路３０２、３０３はＲＳフリップフロップ回路を構
成している。

【００３７】このＲＳフリップフロップ回路はＤフリッ
プフロップ３０４によってセットされ、データＨの負論
理によってリセットされる。また、ＮＡＮＤ回路３０２
の出力は、ＡＮＤ回路３０１に与えられ、データＨの入
力を禁止する。Ｄフリップフロップ３０４は、クロック
ＩのタイミングでＡＮＤ回路３０１の出力をラッチして
リードリセットパルスＪとするものである。

【００３８】『動作』： 図４は一実施例の動作波形
図（動作タイミングチャート）である。ここでは、入力
データＤＩをシリアル、出力データＤＯを４並列とし、
第１のメモリ１２０の容量を１ビット×１２ワードとし
て説明する。

【００３９】先ず、入力データＡの先頭を示す入力フレ
ームパルスＢが書込みカウンタ１１０に入力されると、
書込みカウンタ１１０は初期化され、書込みタイミング
Ｄの値は２となる。書込みカウンタ１１０から出力され
る書込みタイミング信号Ｄはビットアドレスを示してお
り、入力データＡのＤ１ビットは第１のメモリ１２０の
ビットアドレス１に書き込まれ、Ｄ２ビットは第１のメ
モリ１２０のビットアドレス２に書き込まれる。

【００４０】また、書込みカウンタ１１０からは、ビッ
トアドレス１のタイミング信号Ｅが第２のメモリ１３０
にも与えられ、そのタイミングでフレームパルスＢを第
２のメモリ１３０に書き込む。

【００４１】従って、入力フレームパルスＢは第１のメ
モリ１２０の容量の深さ（ワード数）分だけ引き伸ばさ
れることになる。この第２のメモリ１３０の出力Ｆを第
２のマルチプレクサ１６０とＡＮＤ回路２００とに与え
る。複数のメモリの出力（代表としてＦとＧ）がＡＮＤ
回路２００に入力され、全てのタイミング信号が揃うの
を検出している。

【００４２】従って、ＡＮＤ回路２００の出力Ｈの変化
点は全てのエラスティック回路のメモリの先頭にデータ
が書き込まれたタイミングを示している。微分回路３０
０ではこのデータＨを入力して読出しクロックＩに同期
したリードリセットパルスＪを生成し、読出しカウンタ
１４０に与える。

【００４３】読出しカウンタ１４０は、リードリセット
パルスＪを入力して、カウント値を初期化する。これに
よって、『読出し側のフレーム位相同期が確立すること
になる』。また、読出しカウンタ１４０の初期化は１フ
レーム毎に繰り返すのではなく、フレーム位相同期後の
正常状態では禁止され、初期設定若しくは異常検出時に
再び許可される。

【００４４】読出しカウンタ１４０から第１のマルチプ
レクサ１５０に４ビット毎にビットを選択する信号Ｋが
与えられ、第１のマルチプレクサ１５０ではこれに基づ
いて第１のメモリ１２０に書き込まれたビットの中から
出力データＮを選択する。また、読出しカウンタ１４０
から第２のマルチプレクサ１６０に選択信号Ｌを出力す
ると、第２のマルチプレクサ１６０では選択信号Ｌのタ
イミングで第２のメモリ１３０に書き込まれたデータＦ
を選択して、フレームパルスＭを出力するものである。

【００４５】（一実施例の効果）： 以上の一実施例
のエラスティックストア回路１００によれば、入力デー
タと入力フレームパルスとを書き込みタイミング信号
Ｄ、Ｅとで記憶させることができると共に、第１のメモ
リ１２０と第２のメモリ１３０とに記憶されているデー
タとフレームパルスとを独立に読出タイミング信号Ｋ、
Ｌとによって読み出させることもできる。

【００４６】また、上述のエラスティックストア回路１
００を使用したフレーム位相同期回路によれば、第２の
メモリ１３０に書き込まれたフレームパルスをＡＮＤ回
路２００へ出力するように構成したので、特に従来のよ
うにフレームパルスを引き伸ばす回路を追加する必要が
なくなり、回路を小形化することができる。

【００４７】また、第２のメモリ１３０に書き込まれた
フレームパルスを使用することで、リードリセットパル
スの遅延を小さくすることができる。

【００４８】更に、ＡＮＤ回路２００をエラスティック
回路１００に取り込めば、複数のエラスティックストア
回路１００を容易にカスケード接続して、複数のフレー
ム位相同期を実現することができるので、回路が簡単に
構成できる。

【００４９】（他の実施例）： （１）尚、以上の一
実施例の図４の動作の他、入力データＡを４並列とし、
出力データＮをシリアルとし、第１のメモリ１２０の容
量を４ビット×３ワードの１２ビットとした場合の動作
波形図を図５に示している。この図５において、入力デ
ータＡの先頭から４ビットは第１のメモリ１２０のアド
レス１に書き込まれ、次の４ビットはアドレス２に書き
込まれる。また、読み出しカウンタ１４０から第１のマ
ルチプレクサ１５０に与えられる選択信号Ｋは、第１の
メモリ１２０に書き込まれたデータを１ビット毎に選択
する信号である。

【００５０】その他の動作は上述の図４と同様であり、
Ｂは入力フレームパルスのタイミング信号、Ｃは書込み
クロック、Ｄは書込みタイミング信号、Ｅは書込みカウ
ンタ１１０から第２のメモリ１３０への書き込み信号、
Ｆは第２のメモリの出力信号、Ｇは他のエラスティック
回路の出力、ＨはＡＮＤ回路２００の出力信号、Ｉは読
み出しクロック、Ｊはリードリセットパルス、Ｋは読出
しカウンタ１４０から第１のマルチプレクサ１５０への
選択信号、Ｌは読出しカウンタ１４０から第２のマルチ
プレクサ１６０への選択信号、Ｍはフレームパルス、Ｎ
は出力データである。

【００５１】（２）また、上述のフレーム位相同期回路
は、多重化伝送装置に適用し得る他に、装置内部の伝送
回路などにも適用し得る。その他、同期デジタルハイア
ラーキとインタフェースされる、例えば、同期端局装置
や、多重変換装置や、クロスコネクト装置や、中継装置
や、端局中継装置などの種々の装置に適用し得るものと
考えられる。

【００５２】（３）更に、第１のメモリ１２０及び第２
のメモリ１３０は、図２に示したような回路で実現する
他に、ＲＡＭや、フリップフロップ、シフトレジスタな
どの記憶回路で構成することでも良い。

【００５３】（４）更にまた、上述の実施例は同期デジ
タルハイアラーキとして、伝送レベルＳＴＭ（Ｓｎｙｃ
ｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ：
同期伝送モジュール）−０（５１．８４Ｍｂｐｓ）、Ｓ
ＴＭ−１（１５５．５２Ｍｂｐｓ）、ＳＴＭ−４（６２
２．０８Ｍｂｐｓ）、ＳＴＭ−１６（２４８８．３２Ｍ
ｂｐｓ）、ＳＴＭ−６４（９９５３．２８Ｍｂｐｓ）な
どのいずれの信号の処理に対しても適用し得ると考えら
れる。

【００５４】

【発明の効果】以上述べた様にこの発明のエラスティッ
クストア回路は、入力データを第１の記憶タイミング信
号に従って記憶する第１の記憶手段と、第１の記憶手段
のデータを第１の読出タイミング信号に従って読み出す
第１の読出手段と、入力フレーム信号を第２の記憶タイ
ミング信号に従って記憶する第２の記憶手段と、第２の
記憶手段のフレーム信号を第２の読出タイミング信号に
従って読み出す第２の読出手段とを備えたものである。

【００５５】このような構成によって、簡単な構成でデ
ータとフレーム信号との記憶と、読み出しとを独立して
行うことができる。

【００５６】また、この発明のフレーム位相同期回路
は、上述のエラスティックストア回路の第２の記憶手段
からのフレーム信号と、他の回路から与えられるフレー
ム信号との比較を行い、この比較結果信号を生成する比
較結果生成手段と、この比較結果信号から上記第１の読
出手段の第１の読出タイミング信号の生成と、第２の読
出手段の第２の読出タイミング信号の生成とを制御し、
フレーム位相同期し得る制御を行う制御手段とを備えた
ものである。

【００５７】このような構成によって、簡単な構成で複
数のフレーム信号の位相同期を精度良くとることがで
き、データの出力も制御できる。

【００５８】従って、上述の発明によれば、簡単な回路
構成で同期デジタルハイアラーキ信号を取り込み、精度
良くフレーム位相同期をとることができる

【図面の簡単な説明】

【図１】この発明の一実施例のフレーム位相同期回路の
機能構成図である。

【図２】一実施例の第２位のメモリと第２のマルチプレ
クサの具体的な機能構成図である。

【図３】一実施例の微分回路の具体的な機能構成図であ
る。

【図４】一実施例の動作タイミングチャートである。

【図５】他の実施例の動作タイミングチャートである。

【符号の説明】

１００…エラスティックストア回路、１１０…書込みカ
ウンタ、１２０…第１のメモリ、１３０…第２のメモ
リ、１４０…読出しカウンタ、１５０…第１のマルチプ
レクサ、１６０…第２のマルチプレクサ、２００…ＡＮ
Ｄ回路、３００…微分回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 信号の記憶と、読出しとを独立に行い得
   るエラスティックストア回路において、 入力データを第１の記憶タイミング信号に従って記憶す
   る第１の記憶手段と、 第１の記憶手段のデータを第１の読出タイミング信号に
   従って読み出す第１の読出手段と、 入力フレーム信号を第２の記憶タイミング信号に従って
   記憶する第２の記憶手段と、 第２の記憶手段のフレーム信号を第２の読出タイミング
   信号に従って読み出す第２の読出手段とを備えたことを
   特徴とするエラスティックストア回路。
2. 【請求項２】 請求項１記載のエラスティックストア回
   路を使用し、このエラスティックストア回路のフレーム
   信号と、他の回路から与えられるフレーム信号とのフレ
   ーム位相同期をとるフレーム位相同期回路であって、 上記第２の記憶手段からのフレーム信号と、他の回路か
   ら与えられるフレーム信号との比較を行い、この比較結
   果信号を生成する比較結果生成手段と、 この比較結果信号から上記第１の読出手段の第１の読出
   タイミング信号の生成と、第２の読出手段の第２の読出
   タイミング信号の生成とを制御し、フレーム位相が同期
   し得る制御を行う制御手段とを備えたことを特徴とする
   フレーム位相同期回路。