JP2697460B2

JP2697460B2 - クロック乗換回路

Info

Publication number: JP2697460B2
Application number: JP4049154A
Authority: JP
Inventors: 信吾高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-06
Filing date: 1992-03-06
Publication date: 1998-01-14
Anticipated expiration: 2013-01-14
Also published as: JPH05252148A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル伝送装置にお
いて、受信フレームパルスおよび受信クロックに同期し
て入力するフレーム構成のデータを、送信フレームパル
スおよび送信クロックに同期させて出力するクロック乗
換回路に関する。

【０００２】

【従来の技術】デジタル伝送装置等では、受信フレーム
パルスおよび受信クロックに同期して入力するフレーム
構成をとるデータを、受信系と周波数が同じで位相が同
じとは限らない送信フレームパルスおよび送信クロック
に同期させて送出するクロック乗換えが行われる。

【０００３】従来のクロック乗換回路は、図４に示すよ
うに、デュアルポートＲＡＭ７と、書込制御回路８と、
読出制御回路９からなる。デュアルポートＲＡＭ７は、
同時に書込みと読出しが可能であり、２フレーム分のデ
ータを記憶する容量を有する。データの１フレーム分
は、１ワードあたり並列ｎビットのデータのｍワードか
らなり、１ワードずつが受信クロックRCLKに同期して送
られてくる。書込制御回路８は、書込クロックWCLKと書
込イネーブル信号WEとワード番号に対応する書込アドレ
スWADRS を発生し、ワード単位でアドレスを増やしなが
ら２フレーム分ずつ書き込む。つまりフレームの最初の
ワードから次のフレームの最後のワードまで書き込んだ
ら３番目のフレームを最初のアドレスに上書きすること
によって書き込む。従って、デュアルポートＲＡＭ７上
には常に２フレーム分の最新の受信データが保持されて
いる。読出側は送出クロックTCLKで読出アドレスRADRS
をインクリメントし、送出フレームパルスTFP でアドレ
スをリセットすることにより送出クロックに同期してデ
ータを送出する。このように、デュアルポートＲＡＭを
用いることによりクロック乗換回路が実現できる。

【０００４】

【発明が解決しようとする課題】上記デュアルポートＲ
ＡＭを用いたクロック乗換回路をゲートアレイ方式でＬ
ＳＩ上に機能ブロックとして構成しようとすると、予め
マスタスライス上に形成された特定の容量で一定の領域
を有するデュアルポートＲＡＭを用いることになり、ビ
ット数やワード数が任意に選べないため使用しない無駄
な部分が生じ、また、ＲＡＭセルは分散配置が不可能の
ため基本セルに機能を割り当てるレイアウト設計の自由
度が小さい。その結果として小型化が困難という問題が
あった。

【０００５】また、５０Ｍbit/s 程度以上の高速動作を
させようとするとデュアルポートＲＡＭでは消費電力が
大きくなるとともに、データの信頼性が確保するために
書込み当たってパリティビットを付加し読出し時にパリ
ティチェックを行う必要があり回路が複雑になるという
問題がっあった。

【０００６】本発明は上記問題点に鑑み創出されたもの
で、クロック乗換回路からデュアルポートＲＡＭを除い
て標準ロジックの基本セルだけを用いるようにして回路
規模の削減と高速動作における消費電力の削減を図るこ
とを目的とする。

【０００７】

【課題を解決するための手段】図１は本発明のクロック
乗換回路の構成図である。上記課題は、図１に示すよう
に、受信データRDT1〜RDTnを受信側と周波数が同じで位
相が異なる送信フレームパルスTFP および送信クロック
TCLKに同期した送信データTDT1〜TDTnに変換するクロッ
ク乗換回路であって、それぞれ１フレーム分の容量を有
し、受信クロックRCLKに同期してn ビット並列で１ワー
ドづつ順次に入力する１フレームｍワードの受信データ
RDT1〜RDTnを該受信クロックに同期して書き込まれる第
一、第二のフレームレジスタと、奇数フレームの受信デ
ータを第一のレジスタに、偶数フレームの受信データを
第二のレジスタに書き込むように制御し、現在書込中の
フレームレジスタを知らせるレジスタ識別信号OUTSELを
出力する書込制御回路と、フレーム選択制御信号MOSEL
に基づいて該二つのフレームレジスタの一方の出力を選
択出力するフレームセレクタと、ワード選択制御信号に
基づいて該フレームセレクタの出力をワード単位に順次
切替えて出力するワードセレクタと、該ワードセレクタ
の出力を送信クロックTCLKに同期して出力するＤフリッ
プフロップと、前記レジスタ識別信号OUTSELに基づいて
前記フレームセレクタが現在書込み中のフレームレジス
タのデータを選択出力するように制御するフレーム選択
制御信号MOSEL を送信フレームパルスTFP に同期して出
力し、または送信クロックTCLKに同期して前記ワードセ
レクタに所定のワード選択制御信号WSELを送出し、また
はフレーム識別信号の変化点を用いて書込済フラグを内
部で発生させ、フレームの読出しを開始すると前記書込
済フラグをリセットする読出制御回路を、を設けたこと
を特徴とする本発明のクロック乗換回路により解決され
る。

【０００８】

【作用】データバッファとしてレジスタを用いるので、
デュアルポートメモリを削除することができる。レジス
タの出力をセレクタにより選択し最新のフレームのデー
タが選択される。送信フレームパルスが入力する度に、
最新の受信フレームのデータが２段構成のセレクタを介
して、１ワード目から順次ワード単位で最終出力段のＤ
−フリッププロップに供給されるので、送信クロックで
動作する該Ｄ−プリップフロップでクロック乗換えを行
うことができる。

【０００９】また、ＲＡＭの代わりにレジスタを用いて
いるので、本回路をゲートアレイ方式のＬＳＩで構成す
る場合にワード単位で分散配置が可能となり、セル配置
のレイアウト設計の自由度が増し、高密度に実装が可能
となる。

【００１０】さらに、全体の消費電力を削減でき、また
パリティチェックも必要でなくなるため回路が簡単にな
る。

【００１１】

【実施例】以下添付図面により本発明のクロック乗換回
路を説明する。図１は本発明のクロック乗換回路の構成
図、図２はフレームレジスタの詳細図、図３は本発明が
対象とするフレームデータフォーマットを示す図であ
る。なお全図を通じて同一符号は同一対象物を表す。

【００１２】図３に示すように、本発明で取り扱うデー
タは、１ワードｎビットのデータｍワードで１フレーム
を構成する。ｎビット並列の受信データRDT1〜RDTnは、
受信フレームパルスRFP 、受信クロックRCLKに同期して
入力する。受信フレームパルスREP はワード数ｍ毎に繰
り返す。

【００１３】送信側は、送信データTDT1〜TDTnを、送信
フレームパルスTFP と送信クロックTCLKに同期して、フ
レームの先頭の1 ワード目から送出する。受信フレーム
パルスRFP と送信フレームパルスTFP とは任意の位相関
係にあるが、この位相差は装置の構成が定まり、運用中
に変わることはない。

【００１４】次に、図１、図２により本発明のクロック
乗換回路の実施例の構成および動作を説明する。図１に
おいて、１は受信データを一時記憶するレジスタで、奇
数フレームを記憶する第１のレジスタ11と偶数フレーム
を記憶する第二のフレームレジスタ12とからなる。図３
に詳細に示すように、それぞれのフレームレジスタ11、
12は１ワードのデータを記憶するｎビット幅のフリップ
フロップ回路からなる単位レジスタのｍ個で構成されて
おり、書込イネーブル信号WEN1〜WEN2m で制御されて、
受信クロックRCLKに同期してデータを取り込む。

【００１５】ｎビット幅の受信データ線は、全ての単位
レジスタにパラレルに接続されており、書込イネーブル
信号WEN1〜WE2mのうちの"H" で指定された単位レジスタ
に書き込まれる。出力側は全ての出力線がパラレルに取
り出され、各フレームレジスタからのｎ×ｍ本の２組が
後述のフレームセレクタ３の入力に接続されている。

【００１６】２は書込み制御部で、2m進カウンタとデコ
ーダとを内蔵し、受信フレームパルスRFP と受信クロッ
クRCLKに同期して書込イネーブル信号のWEN1から順に"
H" を出力し、フレームレジスタの書込アドレスを指定
する。また、現在書き込み中のフレームレジスタが奇数
フレームレジスタか偶数フレームレジスタかを示すフレ
ーム識別信号OUTSELを、各フレームレジスタへの１ワー
ド目のデータの書込みが終わった時点で出力する。

【００１７】３はフレームセレクタで、第一のフレーム
レジスタ11と第二のフレームレジスタ12の全ての出力線
ｎ×ｍ×２本が入力し、選択制御信号MOSEL に従って、
何れか一方のフレームレジスタの出力ｎ×ｍ本を選択し
て出力する2:1 セレクタである。

【００１８】４はワードセレクタで、ゲート回路の組合
せからなり、ワード選択制御信号WSELに基づいて、入力
するｎ×ｍ本のデータ線からワード対応のｎビット幅ず
つ取り出せるように送信クロックに同期して順次選択す
るｍ：１のセレクタである。

【００１９】５はｎビット幅のＤフリップフロップで、
ワードセレクタ４からの１ワード分ずつのデータを送信
クロックに同期して出力する。６は読出制御回路で、書
込制御回路２からのフレーム識別信号OUTSEL、外部から
の送信フレームパルスTFP および送信クロックTCLKを受
けて、二つのセレクタに所定のタイミングで選択制御信
号を供給する。これは、送信フレームパルスTFP を受信
すると、そのときに書込中である( 少なくとも先頭の1
ワードの書込が完了した) フレームレジスタ、即ちフレ
ーム識別信号OUTSELが指定する方のフレームレジスタの
出力線を選択するようにフレーム選択制御信号MOSEL を
出力する。また、内蔵するカウンタとデコーダにより、
ｎ×ｍビットの１フレーム分のデータが入力するワード
セレクタ４が送信クロックに同期してｎビットのワード
単位で順次選択出力させるように制御するワード選択制
御信号WSELを出力する。また、フレーム識別信号の変化
点を用いて１ワードの書込が完了済であることを示す書
込み済フラグを内部で発生させ、フレームの読出しを開
始すると書込済フラグをリセットしそのフレームレジス
タは読出しが開始されていることを認識している。これ
により、ノイズ等による所定周期以前に擬似送信フレー
ムパルスが入力しても、次のフレームの書込済フラグが
立っていない場合にはワード選択制御信号の送出を停止
し、送出中のフレームの残りのデータの送出を停止す
る。そして、次フレームの１ワード目の書込が完了した
時点以降に正規の送出フレームパルスを受け取ると次フ
レームの先頭から送出クロックに同期して送出する。

【００２０】以上によって、Ｄフリップフロップ５に
は、ｎビット並列のデータが１ワード目から順番に供給
されるので、Ｄフリップフロップ５を送出クロックでう
ちぬくことにり、送出クロックに同期したフレーム構造
の送信データを送出することができる。

【００２１】次に全体の動作を説明する。書込制御回路
２は、受信フレームパルスRFP を基準として、書込イネ
ーブル信号WEN を生成することにより、1 ワード目のデ
ータは個別レジスタ＃1 に、2 ワード目のデータは個別
レジスタ＃2 にというように、以降順次に各ワードのデ
ータが奇数フレームレジスタに書き込まれるように制御
する。そして、1 フレーム分のデータ書込みが終了した
ら、即ち、ｍワード目のデータを個別レジスタ＃ｍに書
込んだら、２フレーム目のデータを順次に個別レジスタ
＃（ｍ＋１）〜＃２ｍまで書き込む。３フレーム目のデ
ータは１フレーム目のデータを書き込んだレジスタに同
様の動作で上書きして書き込む。フレームレジスタは２
フレーム分の容量があれば、受信側と送信側とで如何な
る位相差が生じても、その差が一定である限り３フレー
ム目のデータを書き込む前に１フレーム目のデータを読
み出すことができる。また書込制御回路２では、１ワー
ド書込み完了を示すフラグと、何方のレジスタに書き込
んでいるかの状態表示を読出制御回路に出力する。

【００２２】読出側では、送出フレームパルスが入力し
た時点で読出制御回路６が１ワード目の書込み完了フラ
グを検出したら、書込中のフレームレジスタの出力をフ
レームセレクタ３で選択し、ワードセレクタ４は書込中
のフレームレジスタの出力を１ワード目から順次選択し
て出力する。このとき、読出し制御回路６からのワード
選択制御信号WSELによりワードセレクタ４が、１ワード
目から順にｍワード目までを、１送信クロック毎にワー
ド単位で選択する。そして、ｎビットのＤフリップフロ
ップがこの出力を取込み送信クロックTCLKに同期した送
出データを外部に送出する。書込制御回路からの1 ワー
ド書込完了フラグは、1 ワード目のデータを読み出した
時点でリセットされるので、所定位相より短い位相で次
の擬似送出クロックを受け取っても、同一データを再送
しない。

【００２３】本実施例では、読出制御部においてデータ
を時分割多重化してからＤフリップフロップで送出クロ
ック同期を行っているので、Ｄフリップフロップの個数
が１ワード分で済むという利点がある。このような構成
を取らずに受信データレジスタからＤフリップフロップ
によりクロックを乗り換えてから多重化するとＤフリッ
プフロップの数は１フレーム分必要となり膨大な数とな
る。

【００２４】これらの制御を書込制御回路およびセレク
タと読出制御回路で行うことにより、位相の異なる受信
系から送信系へのデータのクロック乗換が可能となる。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
同じ周波数であるが位相の異なる受信系から送信系への
データのクロック乗換えを行う回路として、デュアルポ
ートＲＡＭを用いる構成に比べて消費電力が少なくでき
る。またバッファをレジスタで構成しているので、ＬＳ
Ｉ化のためにゲートアレイ方式で基本セルの配置、接続
を設計する場合に、レジスタをワード単位に分割配置す
ることができ、レイアウトの自由度が大きく回路を小型
化することができるという効果がある。

【図面の簡単な説明】

【図１】本発明のクロック乗換回路の構成図

【図２】フレームレジスタの詳細図

【図３】本発明が対象とするフレームデータフォーマ
ットを示す図

【図４】従来のクロック乗換回路を示す図

【符号の説明】

11…第一のフレームレジスタ、12…第二のフレームレジ
スタ、２…書込制御回路、３…フレームセレクタ、４…
ワードセレクタ、５…Ｄフリップフロップ、６…読出制
御回路

Claims

(57)【特許請求の範囲】

【請求項１】受信データ(RDT1 〜RDTn) を受信側と周波
数が同じで位相が異なる送信フレームパルス(TFP) およ
び送信クロック(TCLK)に同期した送信データ(TDT1 〜TD
Tn) に変換するクロック乗換回路であって、それぞれ１フレーム分の容量を有し、受信クロック (RC
LK) に同期してn ビット並列で１ワードづつ順次に入力
する１フレームｍワードの受信データ(RDT1 〜RDTn) が
該受信クロックに同期して書き込まれる第一、第二のフ
レームレジスタと、奇数フレームの受信データを第一のレジスタに、偶数フ
レームの受信データを第二のレジスタに書き込むように
制御し、現在書込中のフレームレジスタを知らせるレジ
スタ識別信号（OUTSEL) を出力する書込制御回路と、フレーム選択制御信号(MOSEL) に基づいて該二つのフレ
ームレジスタの一方の出力を選択出力するフレームセレ
クタと、ワード選択制御信号に基づいて該フレームセレ
クタの出力をワード単位に順次切替えて出力するワード
セレクタと、該ワードセレクタの出力を送信クロック(T
CLK)に同期して出力するＤフリップフロップと、前記レジスタ識別信号(OUTSEL)に基づいて前記フレーム
セレクタが現在書込み中のフレームレジスタのデータを
選択出力するように制御するフレーム選択制御信号(MOS
EL) を送信フレームパルス(TFP) に同期して出力し、また送信クロック(TCLK)に同期して前記ワードセレクタ
に所定のワード選択制御信号(WSEL)を送出し、またフレーム識別信号の変化点を用いて書込済フラグを
内部で発生させ、フレームの読出しを開始すると前記書
込済フラグをリセットする読出制御回路を、を設けたことを特徴とするクロック乗換回路。