JP3013767B2 - フレームタイミング位相調整回路 - Google Patents

フレームタイミング位相調整回路

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JP3013767B2
JP3013767B2 JP7289041A JP28904195A JP3013767B2 JP 3013767 B2 JP3013767 B2 JP 3013767B2 JP 7289041 A JP7289041 A JP 7289041A JP 28904195 A JP28904195 A JP 28904195A JP 3013767 B2 JP3013767 B2 JP 3013767B2
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signal
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也浜晃 藤森
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はフレームタイミング
位相調整回路に関し、特に受信データのフレームタイミ
ングを受信装置内の基準フレームタイミングに乗換えて
出力するフレームタイミング位相調整回路に関するもの
である。
【0002】
【従来の技術】一相同期により装置間またはブロック間
でデータ伝送を行う場合、各装置または各ブロックに分
配される基準クロック信号及び基準フレーム信号の各タ
イミングから、装置内部クロック信号及びフレーム信号
の各タイミングへ受信データのタイミング乗せ換えを行
い、受信フレームタイミングと装置内部のフレームタイ
ミングとの間で所定の位相関係を維持する様に、装置内
受信データの位相を確定することが必要となる。
【0003】図4に従来のこの種のタイミング乗せ換え
回路の一例を示す。第1クロック信号と第1フレーム信
号との各タイミングに同期した入力シリアルデータは、
S/P変換部11にてシリアル/パラレル変換されてパ
ラレルデータとなり、メモリ12へ入力される。
【0004】このメモリ12へのパラレルデータの書込
みタイミングはライトパルス生成回路5によるライトパ
ルスタイミングであり、このライトパルス生成回路5は
第1フレーム信号及び第2クロック信号に同期して動作
するものである。
【0005】メモリ12に書込まれたデータは、第2ク
ロック信号と第2フレーム信号との各タイミングを元に
リードパルス生成部6から生成されたリードパルスタイ
ミングにより読出されて、P/S変換部13にてシリア
ルデータとされ装置内部データとして導出されるように
なっている。
【0006】かかる構成において、メモリ12の容量内
のデータであれば、周波数同期のとれた受信フレームタ
イミングと装置内フレームタイミングとの間でのデータ
乗せ換えが可能となる。この時、正しく乗せ換えを行う
ためには、受信(第1)フレームパルスと装置内(第
2)フレームパルスとの、取り得る位相差に対して必要
十分なメモリ容量を予め設定しておく必要がある。
【0007】また、図5に従来のこの種のタイミング乗
せ換え回路の他の例を示す。データ乗せ換え部1は受信
入力データを、第1フレーム信号と第2クロック信号と
の各タイミングから、第2フレーム信号と第2クロック
信号と各タイミングに乗せ換えるものである。
【0008】ライトリセット生成部7は第1フレーム信
号と第1クロック信号とにより、データ乗せ換え部1内
におけるバッファへのライトパルスのリセットをなすラ
イトリセットパルス71を生成する。リードリセット生
成部8は第2フレーム信号と第2クロック信号とによ
り、データ乗せ換え部1内のバッファへのリードパルス
のリセットをなすリードリセットパルス81を生成す
る。
【0009】電源投入時のパワーオンリセット信号10
0によりロード値選択部9からライトリセット生成部7
のライトタイミングカウンタのロード値とは異なる値
(例えば位相差πに相当する値)をロードすることによ
って、受信(第1)フレームタイミングと装置内(第
2)フレームタイミングに一定の位相差(例えばπ)
が、ライトリセットパルス71とリードリセットパルス
81との間に設定されるようになっている。
【0010】尚、位相差検出部2はライトリセットパル
ス71とリードリセットパルス81との位相差を検出し
て、この位相差に従ってロード値選択部9を制御するも
のである。
【0011】図5の構成により、第1フレーム信号のタ
イミングに同期した受信データは、データ乗せ換え部1
において、ライトリセットパルス71の周期により内部
でシリアル/パラレル変換されて順次バッファへ書込ま
れる。
【0012】このバッファからの読出しは第2フレーム
信号のタイミングに同期してリードパルスの周期により
内部でパラレル/シリアル変換されて読出されることに
なる。
【0013】
【発明が解決しようとする課題】この様な位相乗せ換え
回路においては、入出力間のデータの位相差を吸収して
所定位相関係を確定するためには、これを吸収できるだ
けの容量を有するメモリやバッファが必要となり、回路
規模が大となるという問題がある。
【0014】また、逆に大きな容量のメモリやバッファ
を用いないためには、装置間またはブロック間のデータ
遅延やタイミング設計を厳密に行い、更に測定による位
相合せ込みの必要があるという問題がある。
【0015】本発明の目的は、メモリやバッファの容量
を極力少なくすると共に、データ遅延やタイミング設計
を厳格に行う必要のないフレームタイミング位相調整回
路を提供することである。
【0016】
【課題を解決するための手段】本発明によれば、第1ク
ロック信号及びこのクロック信号に同期した第1フレー
ム信号のタイミングから、前記第1クロック信号と同一
周期を有する第2クロック信号及びこの第2クロック信
号に同期しかつ前記第1フレーム信号と同一周期を有す
る第2フレーム信号のタイミングへ入力データの乗換え
を行うデータ乗換え手段を有するフレームタイミング位
相調整回路であって、前記第2クロック信号に同期した
基準フレーム信号と前記第1フレーム信号との位相差を
検出する位相差検出手段と、この位相差検出手段により
検出された位相差の期間を前記第2クロック信号の周期
により規格化された位相差情報として生成する位相差情
報生成手段と、この規格化された位相差情報に応じて前
記基準フレーム信号の遅延制御を行うフレーム遅延手段
とを含み、前記遅延出力のタイミングを前記データ乗換
え手段の前記第2フレーム信号とすることを特徴とする
フレームタイミング位相調整回路が得られる。
【0017】
【発明の実施の形態】本発明の作用について述べる。受
信(第1)フレーム信号と装置内基準フレーム信号との
位相差を検出してこの位相差の期間を装置内(第2)ク
ロック信号の周期で規格化して位相差情報とし、この規
格化位相差情報に従って基準フレーム信号の遅延量を決
定し、この遅延した基準フレーム信号を第2フレーム信
号(タイミング乗せ換えのための第2フレーム信号)と
する。
【0018】以下、本発明について図面を用いて説明す
る。
【0019】図1は本発明の原理を示す概略ブロック図
である。データ乗せ換え部1は図5の例と同等であり、
第1クロック信号及びこの第1クロック信号に同期した
第1フレーム信号の各タイミングを有する受信シリアル
データを、装置内の第2クロック信号及び第2フレーム
信号の各タイミングを有するデータに変換して出力シリ
アルデータとして導出するものである。
【0020】第2クロック信号は第1クロック信号と同
一周期を有するが非同期であり、また第2フレーム信号
は第1フレーム信号と同一周期を有し第2クロック信号
と同期しているものとする。
【0021】位相差検出部2は第1フレーム信号aと装
置内の基準フレーム信号(第1及び第2のフレーム信号
と同一周期を有し、かつ第2のクロック信号と同期して
いるものとする)bとの位相差を検出する。この検出位
相差信号cは正規化位相差情報生成部3へ入力され、こ
の位相差の期間が第2クロック信号の周期に正規化され
て正規化位相情報として出力される。
【0022】この第2のクロック信号の周期で規格化表
示された正規化位相情報eはタイミング遅延部4へ入力
される。このタイミング遅延部4では、基準フレーム信
号bを正規化位相情報eに応じた時間だけ遅延して第2
フレーム信号fとして導出するもので、この第2フレー
ム信号fが装置内フレーム信号として用いられることに
なる。
【0023】図2は本発明の実施例を示すブロック図で
あり、図1と同等部分は同一符号により示す。また、図
3は図2の各部信号のタイミング波形例を示している。
これ等図2,3を参照しつつ本発明の実施例について詳
述する。
【0024】先ず、フレームタイミング遅延部4は基準
フレーム信号bを第2クロック信号に同期して順次シフ
トするシフタ41と、このシフタ41の各シフト出力を
正規化位相差情報eに応じて択一的に導出して第2フレ
ーム信号fとするセレクタ42とからなっている。
【0025】位相差検出部2は第1フレーム信号aと基
準フレーム信号bとの間の位相差cを検出するものであ
り、この位相差cは正規化位相差情報生成部3へ供給す
る。図3のタイミングチャートにおいては、これ等フレ
ーム信号a,bの一部時間軸を拡大してa´,b´とし
て示しており、b´に示す破線の各タイミング信号はシ
フタ41の第2クロック信号によりフレーム信号bを順
次シフトした出力波形である。
【0026】正規化位相差情報生成部3は、位相差cを
正規化のための窓として、この正規化窓内の第2クロッ
ク信号を次段カウンタ32へ通過せしめる位相差パルス
化部(ゲート)31を有し、よってこの位相差パルス化
部31によるゲート出力dは図3のdの如き波形とな
る。カウンタ32はこのゲート出力パルスdを計数し、
この計数値に+1とした値を、次段のラッチ部32へ出
力する。
【0027】ラッチ部32は位相差cの終端部(図3で
は立上り部)でカウンタ32の出力(計数値+1)をラ
ッチするものである。従って、位相差cの期間が第2ク
ロック信号の周期で正規化して表現された位相差情報と
なっており、図3のタイミングの例では、位相差cの期
間が、第2クロック信号の周期Tを用いてT×(8+
1)=9×Tとして表されることになる。
【0028】この正規化位相差情報e(9×T)はセレ
クタ42の選択制御信号となっており、よってシフタ4
1により9×Tだけ遅延された基準フレーム信号がセレ
クタ42にて選択され第2フレーム信号fとして用いら
れるものである。
【0029】こうすることにより、シフタ41でシフト
されたフレーム信号のうち第1フレーム信号のタイミン
グに1〜2クロック遅延内の最も近いフレーム信号を選
択してデータ乗せ換え回路1の第2フレーム信号fのタ
イミングとすることになるので、データ乗せ換え部1内
のバッファは最大2クロック分のビット容量を有するも
ので良い。
【0030】尚、リセット回路10は、第1フレーム信
号,第2クロック信号に同期してカウンタ32をリセッ
トするものである。
【0031】
【発明の効果】以上述べた如く、本発明によれば、基準
フレームタイミングと受信フレームタイミングとの位相
差を装置内クロック周期で規格化してそれに応じて基準
フレームと受信フレームとのタイミング差を装置内クロ
ックの1〜2クロックという非常に小さい値に確定で
き、よって小規模な回路構成で、確実なフレームタイミ
ングの乗せ換えが可能となるという効果がある。
【図面の簡単な説明】
【図1】本発明の原理を示すブロック図である。
【図2】本発明の実施例を示すブロック図である。
【図3】図2のブロックの動作を示す各部のタイミング
チャートである。
【図4】従来のフレームタイミング乗せ換え回路の一例
を示すブロック図である。
【図5】従来のフレームタイミング乗せ換え回路の他の
例を示すブロック図である。
【符号の説明】 1 データ乗せ換え部 2 位相差検出部 3 正規化位相差情報生成部 4 フレームタイミング遅延部 10 リセット回路 31 位相差パルス化部 32 カウンタ 33 ラッチ 41 シフタ 42 セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04J 7/00 H04J 3/06

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1クロック信号及びこのクロック信号
    に同期した第1フレーム信号のタイミングから、前記第
    1クロック信号と同一周期を有する第2クロック信号及
    びこの第2クロック信号に同期しかつ前記第1フレーム
    信号と同一周期を有する第2フレーム信号のタイミング
    へ入力データの乗換えを行うデータ乗換え手段を有する
    フレームタイミング位相調整回路であって、前記第2ク
    ロック信号に同期した基準フレーム信号と前記第1フレ
    ーム信号との位相差を検出する位相差検出手段と、この
    位相差検出手段により検出された位相差の期間を前記第
    2クロック信号の周期により規格化された位相差情報と
    して生成する位相差情報生成手段と、この規格化された
    位相差情報に応じて前記基準フレーム信号の遅延制御を
    行うフレーム遅延手段とを含み、前記遅延出力のタイミ
    ングを前記データ乗換え手段の前記第2フレーム信号と
    することを特徴とするフレームタイミング位相調整回
    路。
  2. 【請求項2】 前記位相差情報生成手段は、前記位相差
    の期間前記第2クロック信号を計数するカウンタと、こ
    のカウンタの計数値に応じた値を前記規格化された位相
    差情報として出力する手段とを有することを特徴とする
    請求項1記載のフレームタイミング位相調整回路。
  3. 【請求項3】 前記位相差情報生成手段は、前記カウン
    タの計数値に対して1を加算してこの加算値を前記規格
    化された位相差情報とすることを特徴とする請求項2記
    載のフレームタイミング位相調整回路。
  4. 【請求項4】 前記フレーム遅延手段は、前記基準フレ
    ーム信号を前記第2クロック信号に同期して順次シフト
    するシフト手段と、これら複数のシフト出力を前記規格
    化された位相差情報に従って択一的に導出する選択手段
    とを有することを特徴とする請求項1〜3いずれか記載
    のフレームタイミング位相調整回路。
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