JP3859885B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ダブルデータレート（ＤＤＲ）型のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）である、ＤＤＲ−ＳＤＲＡＭをはじめとするデータ信号の入出力制御を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
中央演算装置（ＣＰＵ）の高速化に伴って、計算機の主記憶装置には、クロックに同期して動作するＳＤＲＡＭが用いられるようになったが、さらに高速化を図るため、２ビットのデータを同時に読み書きをする、２ビットプリフェッチ型のＳＤＲＡＭが提案されている。
【０００３】
次に、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の従来例を説明する。図１は、第１の従来例の電気的構成を示すブロック図、図２は、第１の従来例の動作を説明するタイミングチャートである。この第１の従来例の半導体記憶装置は、クロック信号２０１と、データイン回路２０２とを含んでいる。クロック信号２０１は、図１（ａ）に示すように、入力バッファ２０１と、ライズ遷移パルス発生回路２０１２と、遅延回路２０１３と、分周回路２０１４と、ライズ遷移パルス発生回路２０１５とを有している。データイン回路２０２は、図１（ｂ）に示すように、入力バッファ２０２１と、レジスタ回路２０２２、２０２３、２０２４、２０２５と、データバスドライブ回路２０２６とを有している。
【０００４】
次に、図１、図２を参照して、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第１の従来例の動作を説明する。図１（ａ）に示すクロック信号回路２０１において、ライズ遷移パルス発生回路２０１２は、外部入力バッファ２０１１を経て入力されたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋを発生する。また、分周回路２０１４は、遅延回路２０１３を経て所定時間遅延された入力信号を２分周する。ライズ遷移パルス発生回路２０１５は、分周回路２０１４から出力された分周クロックの立ち上がりエッジを検出してワンショットパルス信号Φｃｌｋｄｉｎを発生する。ワンショットパルス信号のΦｃｌｋｄｉｎは、クロック信号ＣＬＫの２倍の周期を有している。
【０００５】
図１（ｂ）に示すデータイン回路２０２において、データ入力信号ＤＩＮｉは、ｉビットからなる並列データ入力のうちの１ビット分を示している。レジスタ回路２０２２は、入力バッファ２０２１を経て入力されたデータ入力信号ＤＩＮｉを、クロック信号ＣＬＫのライズ遷移によって発生したワンショットパルス信号Φｃｌｋに応じて取り込む。レジスタ回路２０２３は、レジスタ回路２０２２に保持されたデータを、次のワンショットパルス信号Φｃｌｋに応じて取り込む。次に、レジスタ回路２０２４、２０２５は、クロック信号ＣＬＫの２サイクルごとに発生するワンショットパルス信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２０２２、２０２３のデータを同時に取り込む。この際、ラッチミスを防止するために、ワンショットパルス信号Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃｌｋより後に与えるように、遅延回路２０１３によって遅延されいる。データバスドライブ回路２０２６は、レジスタ回路２０２４の出力デ―タｅｄと、レジスタ回路２０２５の出力データｏｄとを並列に、それぞれ対応する偶数（ｅｖｅｎ）番目のデータバスＤＢＥｉと、奇数（ｏｄｄ）番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【０００６】
なお、図１（ｂ）における各レジスタ回路２０２２、２０２３，２０２４、２０２５はすべて図１（ｃ）のレジスタ回路２０３によって示される同じ回路構成を有している。レジスタ回路２０３は、インバーターＩ１と、ゲートＧ１、Ｇ２と、ラッチＬ１、Ｌ２とを有し、入力データＩＮを、外部クロック信号Φの立ち下がりに応じてゲートＧ１を開いてラッチ回路Ｌ１にラッチし、ラッチ回路Ｌ１にラッチされたデータを、外部クロック信号Φの立ち上がりに応じてゲートＧ２を開いてラッチ回路Ｌ２にラッチすることによって、１ビットのデータを、外部クロック信号Φの１周期間保持する。
【０００７】
次に、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第２の従来例を説明する。図３は、第２の従来例の電気的構成を示すブロック図、図４は、第２の従来例の動作を説明するタイミングチャートである。この第２の従来例の半導体記憶装置は、クロック信号回路２１１と、データイン回路２１２とから概略構成されている。クロック信号２１１は、図３（ａ）に示すように、入力バッファ２１１１と、分周回路２１１１と、ライズ遷移パルス発生回路２１１３と、遅延回路２１１４と、１周期遅延回路２１１５と、分周回路２１１６と、ライズ遷移パルス発生回路２１１７とを有している。データイン回路２１２は、図３（ｂ）に示すように、入力バッファ２１２１と、レジスタ回路２１２２，２１２３，２１２４，２１２５と、データバスドライブ回路２１２６とを有している。
【０００８】
次に、図３，図４を参照して、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第２の従来例の動作を説明する。図３（ａ）に示すクロック信号回路２１１において、分周回路２１１２は、外部から入力バッファ２１２１を経て入力されたクロック信号ＣＬＫを２分周する。ライズ遷移パルス発生回路２１１３は、分周回路２１１２の出力信号の立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋを発生する。遅延回路２１１４は、分周回路２１１２の出力信号を所定時間遅延させる。ライズ遷移パルス発生回路２１１３は、遅延回路２１１４の出力信号の立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生する。また、１周期遅延回路２１１５は、入力バッファ２１１１の出力信号を、１周期遅延させ、分周回路２１１６は、１周期遅延回路２１１５の出力信号を２分周する。ライズ遷移パルス発生回路２１１７は、分周回路２１１６から出力された信号の立ち上がり（ライズ）エッジを検出してワンショットパルス信号Φｃｌｋを発生する。
【０００９】
図３（ｂ）に示すデータイン回路２１２において、レジスタ回路２１２２は、入力バッファ２１２１を経て入力されたデータ入力信号ＤＩＮｉを、２分周されたクロック信号ＣＬＫのライズ遷移によって発生したワンショットパルス信号Φ／ｃｌｋに応じて取り込む。また、レジスタ回路２１２３は、入力バッファ２１２１の出力信号を、１周期遅延された２分周されたクロック信号ＣＬＫのライズ遷移によって発生したワンショットパルス信号Φ／ｃｌｋに応じて取り込む。次にレジスタ回路２１２４、２１２５は、クロック信号ＣＬＫの２サイクルごとに発生する遅延されたワンショットパルス信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２１２２，２１２３のデータを同時に取り込む。この際、ミスラッチを防止するために、ワンショットパルス信号 Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃｌｋより、後に与えられるように遅延されている。データバスドライブ回路２１２６は、レジスタ回路２１２４の出力データｅｄと、レジスタ回路２１２５の出力データｏｄとを並列に、それぞれ偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００１０】
なお、図３（ｂ）におけるレジスタ回路２１２２，２１２３，２１２４，２１２５はすべて図３（ｃ）のレジスタ回路２１３によって示される同じ回路構成を有している。レジスタ回路２１３は、従来利図１（ｃ）に示されたレジスタ回路２０３と同じ構成、機能を有している。
【００１１】
次に図５，図６を用い、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置のデータ入力信号ＤＩＮｉをデータパスＤＢＯｉとＤＢＥｉの関係を説明する。図５（ａ）は、図１の形式にセレクタ回路３００を追加した形式である。図１（ａ）に示したクロック信号回路２０１において、ライズ遷移パルス発生回路２０１２は、外部入力バッファ２０１１を経て入力されたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋを発生する。また、図１（ａ）に示した分周回路２０１４は、図１（ａ）に示した遅延回路２０１３を経て所定時間遅延された入力信号を２分周する。図１（ａ）に示したライズ遷移パルス発生回路２０１５は、分周回路２０１４から出力された分周クロックの立ち上がりエッジを検出してワンショットパルス信号Φｃｌｋｄｉｎを発生する。
【００１２】
データバスドライブ回路２１２６は、レジスタ回路２１２４の出力データと、レジスタ回路２１２５の出力データとを並列に、それぞれ偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。この時、入力されたデータ入力信号ＤＩＮｉは、アドレス信号ＹＰ０により制御されたセレクタ回路３０００により、偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとのどちらに、供給されるか振り分けられる。
【００１３】
図５（ａ）で示すセレクタ回路は、図５（ｂ）で示されたセレクタ回路３０００と同じ構成、機能を有している。ＹＰ０の出力信号がＨｉｇｈ（またはＬｏｗ）の時、データバスドライブ回路２１２６は、レジスタ回路２１２４の出力デ―タと、レジスタ回路２１２５の出力データとを並列に、それぞれ偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給し、ＹＰ０の出力信号がＬｏｗ（またはＨｉｇｈ）の時、レジスタ回路２１２４の出力データと、レジスタ回路２１２５の出力データとを並列に、それぞれ奇数番目のデータバスＤＢＯｉと偶数番目のデータバスＤＢＥｉに供給される。これにより、アドレス信号ＹＰ０のより、入力信号ＤＩＮｉは、所望のデータパスに転送される。
【００１４】
入力信号ＤＩＮｉのアドレス信号ＹＰ０による奇数番目のデータバスＤＢＯｉと偶数番目のデータバスＤＢＥｉへの転送を行うセレクタ３０００は、第２の従来例に示した図３にも、同様に実施される。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記各従来例の半導体記憶装置あっては、データ処理速度を上げるためには、クロック信号ＣＬＫを高速化する必要があるが、ＳＤＲＡＭを使用した実際のシステムでは、多数のＳＤＲＡＭをモジュール基板上に搭載して使うことが多いため、クロック信号ＣＬＫとデータ入力信号ＤＩＮｉとのタイミングスキューの問題が顕著になるので、クロック信号の高速化は必ずしも容易ではない。このような問題が生じるのは、クロック信号ＣＬＫのみを用いてデータ入力信号の制御（取り込み）をおこなっているからであり、これに対して近年において、ダブルデータレート型のＤＤＲ−ＳＤＲＡＭが提案され、現在、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）における標準化が進められている。ＤＤＲ−ＳＤＲＡＭにおいては、２ビットプリフェッチ方式を使用するが、データ入力信号の取り込みは、データストロー部信号ＤＳによって行われ、クロック信号ＣＬＫの周期は、データ入力信号周期の２倍になっている。データストローブ信号ＤＳは、データ入力信号ＤＩＮｉと同時に図示されていない中央処理装置（ＣＰＵ）で作成されるものであり、データスローブ信号ＤＳとデータ入力信号ＤＩＮｉとを等長の配線によってＳＤＲＡＭに接続することによって、両者の間のタイミングスキューの問題が解消される。従って、クロック信号の高速化の問題と、クロック信号とデータ信号のタイミングスキューの問題とを同時に解決することができる。ただし、データ入力信号をデータストローブ信号ＤＳによって取り込んだ後、クロック信号ＣＬＫによる制御に変換する必要があり、この際の動作を確実に行うことが重要になる。このクロック信号とデータ信号のスキューに関する問題は、広くデータ信号の入出力を行う半導体装置において共通の問題であり、データストローブ信号ＤＳを正確なクロックタイミングを有した、または有しない外部クロックとした時、正確なクロックタイミングを有するクロック信号ＣＬＫ制御に変換する動作を確実に行うことが同様に重要になる。また、２ビットプリフェッチ方式において入力信号ＤＩＮｉをアドレス信号ＹＰ０により所望のデータパスに振り分け、記憶セルに書き込むことが必要となるが、前述セレクタ３０００によるデータ信号ＤＩＮｉの振り分けが、データストローブ信号ＤＳによって取り込んだ後、クロック信号ＣＬＫによる制御に変換する過程において生じ、その過程でセレクタ３０００自信の遅延に対するデータ信号ＤＩＮｉのマージン確保が必要になってくる。さらに、前述セレクタはデータ入力信号ＤＩＮｉの数にあわせ複数台必要になり、昨今はますますデータバンド幅の向上が要求され、データの多ビット化の傾向に従い、データ入力信号ＤＩＮｉのビット数が増加する傾向にあり、面積削減のためにもセレクタの台数を削減する手段が必要である。
【００１６】
そこで、本発明は、ＤＤＲ−ＳＤＲＡＭにおいて、入力信号をデータストローブ信号の制御によって取り込んだ後、クロック信号の制御に変換する際のラッチマージンを十分確保することが可能な、半導体記憶装置を提供することを課題としている。また、ＤＤＲ−ＳＤＲＡＭのデータストローブ信号ＤＳに限らず、例えば正確なクロックタイミングを有した外部クロック、または正確なタイミングを有しない外部クロック等の制御信号によって取り込んだデータ入力信号を、クロック信号の制御に変換する際のラッチマージンを十分確保することが可能な半導体記憶装置を提供することを課題としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するための本発明の半導体記憶装置においては、入力データの２個周期で出力されるデータストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データを順次取り込む並列接続された第１及び第２のデータ保持手段を備え、前記第１及び第２のデータ保持手段に取り込まれたデータを同時に取り出してクロック信号のタイミングで並列に記憶セルに書き込むようにしている。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
［実施形態１］
図７、図8は、この発明の第１実施形態の電気構成を示すブロック図、図９は、第１の実施形態の動作を説明するタイミングチャート、図１０は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図１１は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
この第１実施形態の半導体記憶装置は、図７に示すように、データストローブ信号回路１１と、データイン回路１２と、データ保持回路１３と、制御回路１４と、４ビットカウンター回路１５とから構成される。
【００１９】
データストローブ信号回路１１は、図７（ａ）に示すように、入力バッファ１１１と、ライズ／フォール遷移パルス発生回路１１２と、遅延回路１１３を有している。入力バッファ１１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路１１２と、遅延回路１１３に供給する。ライズ／フォール遷移パルス発生回路１１２は、入力バッファ１１１の出力信号の立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路１１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。
【００２０】
データイン回路１２は、図７（ｂ）に示すように、入力バッファ１２１と、レジスタ回路１２２と、ラッチ回路１２３，１２４，１２５，１２６と、データ保持回路１２７、１２８と、データバスドライブ回路１２９を有している。入力バッファ１２１は、データ入力信号ＤＩＮｉをレジスタ回路１２２に供給する。レジスタ回路１２２は、入力バッファ１２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。ラッチ回路１２３，１２４，１２５，１２６はレジスタ回路１２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路１２７、１２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路１２９は、データ保持回路１２７の出力信号ｅｄ１と、データ保持回路１２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００２１】
ここで、レジスタ回路１２２は、図８（ｃ）のレジスタ回路１６によって示される同じ回路構成を有している。ラッチ回路１２３，１２４，１２５，１２６は、図８（ｆ）によって示されるラッチ回路１７の構成を有している。
【００２２】
第１制御信号１０、１１、１２、１３の１例を述べる。図８（ｇ）の４ビットのカウンター回路１５とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号、または図示されてない回路により生成されたＩＤＳＤ信号を由来とした信号である。ここで、４ビットカウンター回路１５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、図８（ｈ）に示すリセットつきレジスター回路１８および１９の機能を有する回路である。
【００２３】
第２制御信号２０，２２は図８（ｅ）により第１制御信号１０、１１、１２、１３から発生される制御信号である。
【００２４】
ＩＤＳＤ信号、第１制御信号１０、１１、１２、１３によりデータ入力信号ＤＩＮｉを順次取り込み、ＤＳＤ信号、第２制御信号２０，２２によりデータを取り出すことで、２ビットからなる信号を出力ＤＢＥｉ、ＤＢＯｉに発生する上記各信号は、データ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００２５】
次に図７乃至図１１を参照して、この例の半導体記憶装置の動作を説明する。図７（ａ）に示すデータストローブ信号回路１１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォ―ル）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００２６】
図８（ｇ）に示す４ビットカウンター回路１５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路１５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路１２の入力バッファ１２１からデータ保持手段であるレジスタ回路１２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号と第１制御信号１０，１１，１２，１３を入力とする制御回路１４により生成された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路１３に取り出す。データ保持回路１３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。
【００２７】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。従って、図１０に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２が、第１制御信号１２，１３に対して、第２制御信号２０が選択されており、図９においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図１１においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。
【００２８】
ここでは主として２ビットプリフェッチ形式を中心に述べたが、第１の実施形態は、容易に多ビットプリフェッチ形式に拡張することが可能である。
【００２９】
［実施形態２］
以下、図面を参照して、この発明の第２の実施形態について説明する。本実施形態においては、第１の実施形態において述べたｗｒｉｔｅ ｅｎａｂｌｅ信号を、さらの０．５ｔＣＫだけタイミングを早めている。図１２、図13は、この発明の第２実施形態の電気構成を示すブロック図、図１４は、第２の実施形態の動作を説明するタイミングチャート、図１５は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図１６は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。この第２実施形態の半導体記憶装置は、図１２に示すように、データストローブ信号回路２２と、データイン回路２３と、データ保持回路２５と、制御回路２７と、４ビットカウンター回路２８とから構成される。第１の実施形態との電気的構成の差異はデータストローブ信号回路２２がインバータ回路２２４を有していること、図１３（ｅ）の制御回路２７である。以下、詳細の構成を説明する。
【００３０】
データストローブ信号回路２２は、図１２（ａ）に示すように、入力バッファ２２１と、ライズ／フォール遷移パルス発生回路２２２と、遅延回路２２３、およびインバータ回路２２４を有している。入力バッファ２２１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路２２２と、遅延回路２２３に供給する。ライズ／フォール遷移パルス発生回路２２２は、入力バッファ２２１の出力信号の立ち上がり（ライズ）エッジと立ち上がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路２２３およびインバータ回路は、入力信号ＤＳを遅延し反転した信号ＤＳＤを発生する。
【００３１】
データイン回路２３は、図１２（ｂ）に示すように、入力バッファ２３１と、レジスタ回路２３２と、ラッチ回路２３３，２３４，２３５，２３６と、データ保持回路２３７、２３８と、データバスドライブ回路２３９を有している。入力バッファ２３１は、データ入力信号ＤＩＮｉをレジスタ回路２３２に供給する。レジスタ回路２３２は、入力バッファ２３１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。ラッチ回路２３３，２３４，２３５，２３６はレジスタ回路２３２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路２３７、２３８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路２３９は、データ保持回路２３７の出力信号ｅｄ１と、データ保持回路２３８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００３２】
ここで、レジスタ回路２３２は、図１３（ｃ）のレジスタ回路２４によって示される同じ回路構成を有している。レジスタ回路２４は、レジスタ回路２０３と同じ構成・機能を有している。ラッチ回路２３３，２３４，２３５，２３６は、図１１（ｆ）によって示されるラッチ回路２６の構成を有している。
【００３３】
第１制御信号１０、１１、１２、１３の１例を述べる。図１３（ｇ）の４ビットのカウンター回路２８とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものである。また、いうまでもないが図示されてない回路により生成されたＩＤＳＤ信号のタイミングを有する信号でもかまわない。ここで、４ビットカウンター回路２８で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、図１３（ｈ）に示すリセットつきレジスター回路２９および３０の機能を有する回路である。
【００３４】
第２制御信号２０，２２は図１３（ｅ）により第１制御信号１０、１１、１２、１３から発生される制御信号である。
【００３５】
ＩＤＳＤ信号、ＤＳＤ信号、第１制御信号１０、１１、１２、１３、第２制御信号２０２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００３６】
第１の実施形態との相違は、第２制御信号２０を第１制御信号１０、１１により、第２制御信号２を第１制御信号１２、１３により生成することである。タイミングは、第１の実施形態におけるＤＳＤの反転信号と、前記第１制御信号１０、１１、１２、１３、または、前記第１制御信号１０、１１、１２、１３の遅延させた信号により、十分なラッチマージンを確保する関係を有している。
【００３７】
次に図１２乃至図１６を参照して、この例の半導体記憶装置の動作を説明する。図１２（ａ）に示すデータストローブ信号回路２２では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００３８】
図１３（ｇ）に示す４ビットカウンター回路２８は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウトアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号である。ＩＤＳＤ‘は図示されてない回路によりＩＤＳＤ信号から生成された信号でもよい。ＩＤＳＤ‘は、カウンター回路２８の節点ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路２３の入力バッファ２３１からデータ保持手段であるレジスタ回路２３２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延した ＤＳＤ‘信号と第１制御信号１０，１１，１２，１３を入力とする制御回路２７により生成された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路２５に取り出す。データ保持回路２５に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。
【００３９】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。
従って、図１５、図１６に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２０が、第１制御信号１２，１３に対して、第２制御信号２２が選択されており、図１５においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図１１においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。さらに、第１の実施形態に対してｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を約０．５ｔＣＫ早く出力し、かつラッチマージンを十分確保することが可能となっていることを特徴としている。このことは、逆にｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を第１の実施形態で出力する場合、新たに０．５ｔＣＫの期間を利用した論理機能の追加の余地を提供している。
【００４０】
ここでは主として２ビットプリフェッチ形式を中心に述べたが、第２の実施形態は、容易に多ビットプリフェッチ形式に拡張することが可能である。
【００４１】
［実施形態３］
以下、図面を参照して、この発明の実施の形態３について説明する。
図１７、図18は、この発明の第３実施形態の電気構成を示すブロック図、図１９は、第３の実施形態の動作を説明するタイミングチャート、図２０は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図２１は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。この第３実施形態の半導体記憶装置は、図１７に示すように、データストローブ信号回路３１と、データイン回路３２と、データ保持回路３３と、２ｂｉｔカウンター回路３４と、４ビットカウンター回路３５とから構成される。第１の実施形態との差異は図８（ｅ）に示した制御回路にかわり２ｂｉｔカウンター回路３４を用い、データイン回路３２へのデータ取り込みと、出力を独立に制御する手段を提供することである。
【００４２】
データストローブ信号回路３１は、図１７（ａ）に示すように、入力バッファ３１１と、ライズ／フォール遷移パルス発生回路３１２と、遅延回路３１３を有している。入力バッファ３１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路３１２と、遅延回路３１３に供給する。ライズ／フォール遷移パルス発生回路３１２は、入力バッファ３１１の出力信号の立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路３１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。
【００４３】
データイン回路３２は、図１７（ｂ）に示すように、入力バッファ３２１と、レジスタ回路３２２と、ラッチ回路３２３，３２４，３２５，３２６と、データ保持回路３２７、３２８と、データバスドライブ回路３２９を有している。入力バッファ３２１は、データ入力信号ＤＩＮｉをレジスタ回路３２２に供給する。レジスタ回路３２２は、入力バッファ３２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。
ラッチ回路３２３，３２４，３２５，３２６はレジスタ回路３２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路３２７、３２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路３２９は、データ保持回路３２７の出力信号ｅｄ１と、データ保持回路３２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００４４】
ここで、レジスタ回路３２２は、図８（ｃ）のレジスタ回路３６によって示される同じ回路構成を有している。ラッチ回路３２３，３２４，３２５，３２６は、図１７（ｆ）によって示されるラッチ回路３７の構成を有している。
【００４５】
第１制御信号１０、１１、１２、１３生成の１例を述べる。図１８（ｇ）の４ビットのカウンター回路３５とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものである。ここで、４ビットカウンター回路３５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１８（ｈ）に示すリセットつきレジスター回路３８および３９の機能を有する回路である。
【００４６】
第２制御信号２０，２２生成の１例を述べる。図１８（ｅ）の２ビットのカウンター回路３４とワンショットパルス信号ＩＤＳＤおよび入力データの２個周期で出力されるデータストローブ信号ＤＳにより発生する信号である。第２制御信号２０、２２は、データの２個周期で出力する信号であり、そのタイミングは、データーの２個周期で出力されるデータストローブ信号により、データの２個周期でワンショットパルスを発生するよう、ＩＤＳＤ‘信号とＤＳＤ’信号の和信号ににより生成される。ＩＤＳＤ‘信号、ＤＳＤ’信号は、それぞれＩＤＳＤ信号、ＤＳＤ信号もしくは、図示されていない遅延回路により遅延されたＩＤＳＤ信号、ＤＳＤ信号である。ここで、２ビットカウンター回路３４で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１５（ｈ）に示すリセットつきレジスター回路３８および３９の機能を有する回路である。
【００４７】
ＩＤＳＤ信号、ＤＳＤ信号、ＩＤＳＤ‘信号、ＤＳＤ’信号、第１制御信号１０、１第２制御信号２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００４８】
次に図１７乃至図２１を参照して、この例の半導体記憶装置の動作を説明する。図１７（ａ）に示すデータストローブ信号回路３１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォ―ル）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００４９】
図１８（ｇ）に示す４ビットカウンター回路３５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路３５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路３２の入力バッファ３２１からデータ保持手段であるレジスタ回路３２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。
【００５０】
データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号のタイミングで図１５（ｅ）に示す２ビットカウンター回路３４に制御された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路３３に取り出す。データ保持回路３３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。また、ラッチ回路１，２，３，４の入力および出力を独立した制御回路、ここでの１例として２ビットカウンター回路３４を基本とする出力制御回路、４ビットカウンター回路３５を基本とする入力制御回路、で制御することができることを特徴としている。
【００５１】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。従って、図１７、図１８に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２が、第１制御信号１２，１３に対して、第２制御信号２０が選択されており、図１６においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図１８においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。
【００５２】
この第３の実施形態の２ビットプリフェッチ回路３４の第２制御信号２０、２２は、図８の制御回路１４により、生成している。
【００５３】
ここでは主として２ビットプリフェッチ方式を中心に述べたが、第３の実施形態は、容易に多ビットプリフェッチ方式に拡張することが可能である。
【００５４】
［実施形態４］
以下、図面を参照して、本発明の実施の形態４について説明する。本実施形態は、第３の実施形態において述べたｗｒｉｔｅ ｅｎａｂｌｅ信号が０．５ｔＣＫ早い場合である。図２２，図２３は、この発明の第４実施形態の電気構成を示すブロック図、図２４は、第４の実施形態の動作を説明するタイミングチャート、図２２５は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図２２６は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。この第４実施形態の半導体記憶装置は、図２２に示すように、データストローブ信号回路４１と、データイン回路４２と、データ保持回路４３と、２ｂｉｔカウンター回路４４と、４ビットカウンター回路４５とから構成される。
【００５５】
データストローブ信号回路４１は、図２２（ａ）に示すように、入力バッファ４１１と、ライズ／フォール遷移パルス発生回路４１２と、遅延回路４１３およびインバーター回路４１４を有している。入力バッファ４１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路４１２と、遅延回路４１３に供給する。ライズ／フォール遷移パルス発生回路４１２は、入力バッファ４１１の出力信号の立ち上がり（ライズ）エッジと立ち上がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路４１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。インバータ回路４１４は、前記ＤＳの反転出力を生成する。
【００５６】
データイン回路４２は、図２２（ｂ）に示すように、入力バッファ４２１と、レジスタ回路４２２と、ラッチ回路４２３，４２４，４２５，４２６と、データ保持回路４２７、４２８と、データバスドライブ回路４２９を有している。入力バッファ４２１は、データ入力信号ＤＩＮｉをレジスタ回路４２２に供給する。レジスタ回路４２２は、入力バッファ４２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。
ラッチ回路４２３，４２４，４２５，４２６はレジスタ回路４２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路４２７、４２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路４２９は、データ保持回路４２７の出力信号ｅｄ１と、データ保持回路４２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００５７】
ここで、レジスタ回路４２２は、図２３（ｃ）のレジスタ回路４６によって示される同じ回路構成を有している。ラッチ回路４２３，４２４，４２５，４２６は、図２３（ｆ）によって示されるラッチ回路４７の構成を有している。
【００５８】
第１制御信号１０、１１、１２、１３生成の１例を述べる。図２３（ｇ）の４ビットのカウンター回路４５とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものである。ここで、４ビットカウンター回路４５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１９（ｈ）に示すリセットつきレジスター回路４８および４９の機能を有する回路である。
【００５９】
第２制御信号２０，２２生成の１例を述べる。図２３（ｅ）の２ビットのカウンター回路４４とワンショットパルス信号ＩＤＳＤおよび入力データの２個周期で出力されるデータストローブ信号ＤＳにより発生する信号である。第２制御信号２０、２２は、データの２個周期で出力する信号であり、そのタイミングは、データーの２個周期で出力されるデータストローブ信号により、データの２個周期でワンショットパルスを発生するよう、ＩＤＳＤ‘信号とＤＳＤ’信号の和信号により生成される。ＩＤＳＤ‘信号、ＤＳＤ’信号は、それぞれＩＤＳＤ信号、ＤＳＤ信号もしくは、図示されていない遅延回路により遅延されたＩＤＳＤ信号、ＤＳＤ信号である。ここで、２ビットカウンター回路４４で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図２３（ｈ）に示すリセットつきレジスター回路４８および４９の機能を有する回路である。
【００６０】
ＩＤＳＤ信号、ＤＳＤ信号、ＩＤＳＤ‘信号、ＤＳＤ’信号、第１制御信号１０、１第２制御信号２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００６１】
次に図２２乃至図２６を参照して、この例の半導体記憶装置の動作を説明する。図１７（ａ）に示すデータストローブ信号回路３１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００６２】
第３の実施形態との相違は、第２制御信号２０を発生するタイミングが、第１制御信号１０、１１の発生後、十分なラッチマージンを確保したタイミングであり、同様に第２制御信号２２は第１制御信号１２、１３に対応することである。これは、データストローブ回路４１のインバータ回路４１４により、ＤＳ信号の反転信号を生成することにより得られる。
【００６３】
図２３（ｇ）に示す４ビットカウンター回路４５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路４５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路４２の入力バッファ４２１からデータ保持手段であるレジスタ回路４２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。
【００６４】
データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号のタイミングで図１９（ｅ）に示す２ビットカウンター回路４４に制御された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路４３に取り出す。データ保持回路４３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。また、ラッチ回路１，２，３，４の入力および出力を独立した制御回路、ここでの１例として２ビットカウンター回路４４を基本とする出力制御回路、４ビットカウンター回路４５を基本とする入力制御回路、で制御することができることを特徴としている。
【００６５】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。従って、図２１、図２２に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２０が、第１制御信号１２，１３に対して、第２制御信号２が選択されており、図２１においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図２２においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。
さらに、第３の実施形態に対してｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を約０．５ｔＣＫ早く出力し、かつラッチマージンを十分確保することが可能となっていることを特徴としている。このことは、逆にｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を第３の実施形態と同じタイミングで発生した場合、新たに０．５ｔＣＫの期間を利用した論理機能の追加の余地を提供している。
【００６６】
第３の実施形態の場合、この第４の実施形態の２ビットプリフェッチ回路４４の第２制御信号２０、２２を図１５の制御回路３４により、生成している。
【００６７】
ここでは主として２ビットプリフェッチ方式を中心に述べたが、第３の実施形態は、容易に多ビットプリフェッチ方式に拡張することが可能である。
【００６８】
［実施形態５、６、７、８］
本実施形態は、第１の実施形態において述べたデータイン回路１２においてレジスター回路１２２が存在しないか、または複数が従属接続された形態である。動作は実施形態１に基本的に同様であるため、実施形態の具体的な説明は省略する。このように、従属接続されるレジスタの数により、データ入力信号の保持される期間が変更されたとしても、データストローブ信号により取り込まれたデータ入力信号を容易にクロック信号ＣＬＫ制御に変換できる。同様のことが、第２の実施形態、第３の実施形態および第４の実施形態についても適用できる。この場合を発明の実施の形態６、発明の実施の形態７および発明の実施の形態８とする。
【００６９】
第５、第６、第７、第８実施形態に述べた従属接続された複数のレジスターは、第１のワンショットパルスＩＤＳＤを制御信号として使用する。または、第１のワンショットパルスＩＤＳＤに対するデータ入力信号のマージンを向上するため、レジスタ自信の遅延時間を考慮し、データ信号のスキューと同じだけのスキュウーをもたせた複数の第１のワンショットパルスＩＤＳＤを生成し、この遅らした信号を制御信号として使用することも有効である。
【００７０】
［実施形態９］
以下、図面を参照して、本発明の実施の形態９について説明する。本実施形態は、第１実施形態に関連しており、アドレス信号ＹＰ０に従う、２ビットプリフェッチについて具体的に説明する。図２７、図28は、この発明の第９実施形態の電気構成を示すブロック図、図２９は、２ビットプリフェッチ形式に関するアドレス信号ＹＰ０がＬｏｗレベル時における、第９の実施形態の動作を説明するタイミングチャート、図３０は、前記ＹＰ０がＨｉｇｈレベル時における、第９の実施形態の動作を説明するタイミングチャート、図３１は、前記ＹＰ０が変化したときの第９の実施形態の動作を説明するタイミングチャートの説明図である。この第９実施形態の半導体記憶装置は、図２７に示すように、データストローブ信号回路９１と、データイン回路９２と、データ保持回路９３と、制御回路９４と、４ビットカウンター回路９５とから構成される。この第９の実施形態は第１の実施形態で示した電気構成と４ビットカウンター９５を除く構成で等しく、２ビットプリフェッチ形式に関するアドレス信号ＹＰ０によるデータ入力信号の選択を実現するためのセレクタ回路９５１を有する４ビットカウンター９５を備えることを特徴としている。
【００７１】
データストローブ信号回路９１は、図２７（ａ）に示すように、入力バッファ９１１と、ライズ／フォール遷移パルス発生回路９１２と、遅延回路９１３を有している。入力バッファ９１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路９１２と、遅延回路９１３に供給する。ライズ／フォール遷移パルス発生回路９１２は、入力バッファ９１１の出力信号の立ち上がり（ライズ）エッジと立ち上がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路９１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。
【００７２】
データイン回路９２は、図７（ｂ）に示すように、入力バッファ９２１と、レジスタ回路９２２と、ラッチ回路９２３，９２４，９２５，９２６と、データ保持回路９２７、９２８と、データバスドライブ回路９２９を有している。入力バッファ９２１は、データ入力信号ＤＩＮｉをレジスタ回路９２２に供給する。レジスタ回路９２２は、入力バッファ９２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。ラッチ回路９２３，９２４，９２５，９２６はレジスタ回路９２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。
データ保持回路９２７、９２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路９２９は、データ保持回路９２７の出力信号ｅｄ１と、データ保持回路９２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００７３】
ここで、レジスタ回路９２２は、図８（ｃ）のレジスタ回路９６によって示される同じ回路構成を有している。ラッチ回路９２３，９２４，９２５，９２６は、図２８（ｆ）によって示されるラッチ回路９７の構成を有している。
【００７４】
以上の１連の動作は、第１の実施形態１および第９の実施形態ともに等しい。次の２ビットプリフェッチ形式に関するアドレス信号ＹＰ０の動作と、本発明における動作の実現手段について述べる。
【００７５】
入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて取り込まれる入力データは、コマンド信号が入力された先頭のデータから、順次交互に偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。この時、コマンド信号と同時の取り込まれた２ビットプリフェッチに関するアドレス信号ＹＰ０がＬｏｗ信号（またはＨｉｇｈ信号）であれば、先頭データから、順次交互に偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、アドレス信号ＹＰ０がＨｉｇｈ信号（またはＬｏｗ信号）であれば、先頭データから、順次交互に奇数番目のデータバスＤＢＯｉと、偶数番目のデータバスＤＢＥｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００７６】
前記２ビットプリフェッチに関するアドレス信号ＹＰ０に対応した第１制御信号１０、１３の１例を述べる。図２３（ｇ）の４ビットのカウンター回路９５２とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号である。または、図示されてない回路によりＩＤＳＤ信号から生成された信号である。
ここで、４ビットカウンター回路９５２で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、図２３（ｈ）に示すリセットつきレジスター回路９８および９９の機能を有する回路である。４ビットカウンター９５２の出力信号は、アドレス信号ＹＰ０に従いセレクタ９５１により、第１制御信号１０と１１が、また第１制御信号１２と１３が、それぞれ入れ替わることが可能であるよう選択されることを特徴とした構成である。
【００７７】
第２制御信号２０，２２は図２８（ｅ）により第１制御信号１０、１１、１２、１３から発生される制御信号である。
【００７８】
ＩＤＳＤ信号、ＤＳＤ信号、第１制御信号１０、１１、１２、１３、第２制御信号２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００７９】
次に図２７を参照して、この例の半導体記憶装置の動作を説明する。図２７（ａ）に示すデータストローブ信号回路１１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００８０】
図２８（ｇ）に示す４ビットカウンター回路９５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。アドレス信号ＹＰ０に従うセレクタにより、信号ＩＮ０、１、２、３が選択される。
ここで、ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路９５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路９２の入力バッファ９２１からデータ保持手段であるレジスタ回路９２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号と第１制御信号１０，１１，１２，１３を入力とする制御回路９４により生成された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路１３に取り出す。データ保持回路９３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。
【００８１】
アドレス信号ＹＰ０は、Ｈｉｇｈ、またはＬｏｗ信号である。図３０、図３１に示すように、２つの場合において、データ信号の切り替えとミスラッチに対するマージン確保が必要であるが、図３０においては、ＹＰ０がＬｏｗの状態でラッチマージンが確保されており、図３１においては、Ｈｉｇｈの状態でラッチマージンが確保されていることが示されている。又、ＹＰ０の状態がコマンドに応じて変化した場合においてもラッチマージンが確保されている。
【００８２】
ここでは、第１の実施形態の形態を２ビットプリフェッチ形式に関するアドレス信号ＹＰ０に対応させた場合を示したが、同様に第２の実施形態〜第８の実施形態にも適用でき、ラッチ回路の制御信号を多数備えることで、データ入力信号の並べ替えが可能であることが簡単にわかる。従来、ラッチマージン減少につながるデータパス上でのデータ入力信号の選択に対し、前記ラッチ回路の制御信号を用いることで、前記理由によるラッチマージンの減少を回避し、かつ、データ入力信号の数だけ必要となったセレクタ回路を第９の実施形態においては４ビットカウンター９５に用いるセレクタ９５１の２台に削減している。
【００８３】
２の倍数である多ビットプリフェッチにおいても、同様のカウンター回路とセレクター回路の組み合わせにより、簡単に動作を拡張することができる。また、ハードウェアーの削減には至らないが、カウンター回路を２台組み合わせることでも、データの入出力を制御することができる。具体的には、第９の実施形態の図４において、最初に現れる第１制御信号１から、１０、１３、１２の順にカウントするカウンターと、その次に来る第１制御信号１０から１１，１２，１３の順にカウントするカウンターとを組み合わせた制御である。
【００８４】
以上、本発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更があってもこの発明に含まれる。例えば、第５の実施形態と第１の実施形態の違いのように、ラッチ回路１２の前後に来るデータ保持手段の有無のような場合、データの２個周期で出力されるデータストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジと生成した第１のワンショットパルスでデータ信号を取り込み、ラッチ回路１２にデータが保持され、第１のワンショットパルスの２倍の周期を有するタイミングでデータが転送されることには違いがなく、この発明の課題１つであるクロック信号とデータ入力信号のスキューの問題を解決することを目的としたＤＤＲ−ＳＤＲＡＭの機能を果たす手段としては、相違はないからである。
また、ＤＤＲ−ＳＤＲＡＭの標準化が現在進められている中で、２ビットプリフェッチ方式における実施形態を詳述してきたが、２ビットプリフェッチ方式に限らず、多ビットのデータ信号を並列処理することにより、クロック信号とデータ入力信号のスキューの問題を解決使用とするときに、本発明は適用することが可能であり、この発明の要旨を逸脱しない範囲の設計の変更で前述課題を解決する手段を半導体記憶装置に提供する。
【発明の効果】
【００８５】
以上説明した本発明によれば、データストローブ信号ＤＳを用いたＤＤＲ−ＳＤＲＡＭにおいて、データストローブ信号ＤＳから生成したワンショットパルス信号を用いて、入力信号をラッチした後、ラッチされたデータをデータストローブ信号の２倍の周期をもつ信号により、データ保持回路に転送するため、クロック信号ＣＬＫから生成したｗｒｉｔｅ ｅｎａｂｌｅ信号のタイミングに、それぞれの信号の遅延量の制御により変換することが可能であり、入力データ信号のラッチマージンを十分確保できるようになる。尚、説明を簡単化するためにＤＤＲ−ＳＤＲＡＭを例に具体的な実施形態を多数述べたが、前記述べたように、データストローブ信号ＤＳは、外部制御手段により発生したタイミング信号であるが、内部で発生した半導体装置でも同様に、データ信号を扱い、クロック信号ＣＬＫの制御に変換することが可能なことはいうまでもない。また、ＤＤＲ−ＳＤＲＡＭに限らず、外部制御信号またはクロック信号により、取り込まれたデータ入力信号をクロック信号ＣＬＫに同期した信号にマージンを確保しつつ、効率よく変換することを必要とする半導体装置に、前述変換手段を提供するものである。
【図面の簡単な説明】
【図１】第１の従来例の電気的構成を示すブロック図である。
【図２】第１の従来例の動作を説明するタイミングチャートである。
【図３】第２の従来例の電気的構成を示すブロック図である。
【図４】第２の従来例の動作を説明するタイミングチャートである。
【図５】第３の従来例の電気的構成を示すブロック図である。
【図６】第３の従来例の動作を説明するタイミングチャートである。
【図７】この発明の第１の実施形態の電気的構成を示すブロック図である。
【図８】この発明の第１の実施形態の電気的構成を示すブロック図（続き）である。
【図９】第１の実施形態の動作を説明するタイミングチャートである。
【図１０】第１の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図１１】第１の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図１２】この発明の第２の実施形態の電気的構成を示すブロック図である。
【図１３】この発明の第２の実施形態の電気的構成を示すブロック図（続き）である。
【図１４】第２の実施形態の動作を説明するタイミングチャートである。
【図１５】第２の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図１６】第２の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図１７】この発明の第３の実施形態の電気的構成を示すブロック図である。
【図１８】この発明の第３の実施形態の電気的構成を示すブロック図（続き）である。
【図１９】第３の実施形態の動作を説明するタイミングチャートである。
【図２０】第３の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図２１】第３の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図２２】この発明の第４の実施形態の電気的構成を示すブロック図である。
【図２３】この発明の第４の実施形態の電気的構成を示すブロック図（続き）である。
【図２４】第４の実施形態の動作を説明するタイミングチャートである。
【図２５】第４の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図２６】第４の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図２７】この発明の第９の実施形態の電気的構成を示すブロック図である。
【図２８】この発明の第９の実施形態の電気的構成を示すブロック図（続き）である。
【図２９】第９の実施形態のアドレス信号ＹＰ０がＬｏｗに関する動作を説明するタイミングチャートである。
【図３０】第９の実施形態のアドレス信号ＹＰ０がＨｉｇｈに関する動作を説明するタイミングチャートである。
【図３１】第９の実施形態のアドレス信号ＹＰ０が変化した時に関する動作を説明するタイミングチャートである。
【符号の説明】
１２２ レジスタ回路
１２３，１２４，１２５，１２６ ラッチ回路
１２７，１２８ データ保持回路
３１ データストローブ信号回路
３２ データイン回路
３３ データ保持回路
３４ ２ビットカウンタ
３５ ４ビットカウンタ
３８、３９ リセット付きレジスタ
１２２ レジスタ回路
１２３，１２４，１２５，１２６ ラッチ回路
１２７，１２８ データ保持回路
３１１ 入力バファ
３１２ ライズ／フォール遷移パルス発生回路
３１３ 遅延回路
３２１ 入力バファ
３２２ レジスタ回路
３２３、３２４、３２５、３２６ ラッチ回路
３２７、３２８ データ保持回路
３２９
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ダブルデータレート（ＤＤＲ）型のシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）である、ＤＤＲ−ＳＤＲＡＭをはじめとするデータ信号の入出力制御を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
中央演算装置（ＣＰＵ）の高速化に伴って、計算機の主記憶装置には、クロックに同期して動作するＳＤＲＡＭが用いられるようになったが、さらに高速化を図るため、２ビットのデータを同時に読み書きをする、２ビットプリフェッチ型のＳＤＲＡＭが提案されている。
【０００３】
次に、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の従来例を説明する。図１は、第１の従来例の電気的構成を示すブロック図、図２は、第１の従来例の動作を説明するタイミングチャートである。この第１の従来例の半導体記憶装置は、クロック信号２０１と、データイン回路２０２とを含んでいる。クロック信号２０１は、図１（ａ）に示すように、入力バッファ２０１と、ライズ遷移パルス発生回路２０１２と、遅延回路２０１３と、分周回路２０１４と、ライズ遷移パルス発生回路２０１５とを有している。データイン回路２０２は、図１（ｂ）に示すように、入力バッファ２０２１と、レジスタ回路２０２２、２０２３、２０２４、２０２５と、データバスドライブ回路２０２６とを有している。
【０００４】
次に、図１、図２を参照して、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第１の従来例の動作を説明する。図１（ａ）に示すクロック信号回路２０１において、ライズ遷移パルス発生回路２０１２は、外部入力バッファ２０１１を経て入力されたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋを発生する。また、分周回路２０１４は、遅延回路２０１３を経て所定時間遅延された入力信号を２分周する。ライズ遷移パルス発生回路２０１５は、分周回路２０１４から出力された分周クロックの立ち上がりエッジを検出してワンショットパルス信号Φｃｌｋｄｉｎを発生する。ワンショットパルス信号のΦｃｌｋｄｉｎは、クロック信号ＣＬＫの２倍の周期を有している。
【０００５】
図１（ｂ）に示すデータイン回路２０２において、データ入力信号ＤＩＮｉは、ｉビットからなる並列データ入力のうちの１ビット分を示している。レジスタ回路２０２２は、入力バッファ２０２１を経て入力されたデータ入力信号ＤＩＮｉを、クロック信号ＣＬＫのライズ遷移によって発生したワンショットパルス信号Φｃｌｋに応じて取り込む。レジスタ回路２０２３は、レジスタ回路２０２２に保持されたデータを、次のワンショットパルス信号Φｃｌｋに応じて取り込む。次に、レジスタ回路２０２４、２０２５は、クロック信号ＣＬＫの２サイクルごとに発生するワンショットパルス信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２０２２、２０２３のデータを同時に取り込む。この際、ラッチミスを防止するために、ワンショットパルス信号Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃｌｋより後に与えるように、遅延回路２０１３によって遅延されいる。データバスドライブ回路２０２６は、レジスタ回路２０２４の出力デ―タｅｄと、レジスタ回路２０２５の出力データｏｄとを並列に、それぞれ対応する偶数（ｅｖｅｎ）番目のデータバスＤＢＥｉと、奇数（ｏｄｄ）番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【０００６】
なお、図１（ｂ）における各レジスタ回路２０２２、２０２３，２０２４、２０２５はすべて図１（ｃ）のレジスタ回路２０３によって示される同じ回路構成を有している。レジスタ回路２０３は、インバーターＩ１と、ゲートＧ１、Ｇ２と、ラッチＬ１、Ｌ２とを有し、入力データＩＮを、外部クロック信号Φの立ち下がりに応じてゲートＧ１を開いてラッチ回路Ｌ１にラッチし、ラッチ回路Ｌ１にラッチされたデータを、外部クロック信号Φの立ち上がりに応じてゲートＧ２を開いてラッチ回路Ｌ２にラッチすることによって、１ビットのデータを、外部クロック信号Φの１周期間保持する。
【０００７】
次に、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第２の従来例を説明する。図３は、第２の従来例の電気的構成を示すブロック図、図４は、第２の従来例の動作を説明するタイミングチャートである。この第２の従来例の半導体記憶装置は、クロック信号回路２１１と、データイン回路２１２とから概略構成されている。クロック信号２１１は、図３（ａ）に示すように、入力バッファ２１１１と、分周回路２１１１と、ライズ遷移パルス発生回路２１１３と、遅延回路２１１４と、１周期遅延回路２１１５と、分周回路２１１６と、ライズ遷移パルス発生回路２１１７とを有している。データイン回路２１２は、図３（ｂ）に示すように、入力バッファ２１２１と、レジスタ回路２１２２，２１２３，２１２４，２１２５と、データバスドライブ回路２１２６とを有している。
【０００８】
次に、図３，図４を参照して、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置の第２の従来例の動作を説明する。図３（ａ）に示すクロック信号回路２１１において、分周回路２１１２は、外部から入力バッファ２１２１を経て入力されたクロック信号ＣＬＫを２分周する。ライズ遷移パルス発生回路２１１３は、分周回路２１１２の出力信号の立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋを発生する。遅延回路２１１４は、分周回路２１１２の出力信号を所定時間遅延させる。ライズ遷移パルス発生回路２１１３は、遅延回路２１１４の出力信号の立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋｄｉｎを発生する。また、１周期遅延回路２１１５は、入力バッファ２１１１の出力信号を、１周期遅延させ、分周回路２１１６は、１周期遅延回路２１１５の出力信号を２分周する。ライズ遷移パルス発生回路２１１７は、分周回路２１１６から出力された信号の立ち上がり（ライズ）エッジを検出してワンショットパルス信号Φｃｌｋを発生する。
【０００９】
図３（ｂ）に示すデータイン回路２１２において、レジスタ回路２１２２は、入力バッファ２１２１を経て入力されたデータ入力信号ＤＩＮｉを、２分周されたクロック信号ＣＬＫのライズ遷移によって発生したワンショットパルス信号Φ／ｃｌｋに応じて取り込む。また、レジスタ回路２１２３は、入力バッファ２１２１の出力信号を、１周期遅延された２分周されたクロック信号ＣＬＫのライズ遷移によって発生したワンショットパルス信号Φ／ｃｌｋに応じて取り込む。次にレジスタ回路２１２４、２１２５は、クロック信号ＣＬＫの２サイクルごとに発生する遅延されたワンショットパルス信号Φｃｌｋｄｉｎに応じて、それぞれレジスタ回路２１２２，２１２３のデータを同時に取り込む。この際、ミスラッチを防止するために、ワンショットパルス信号 Φｃｌｋｄｉｎは、ワンショットパルス信号Φｃｌｋより、後に与えられるように遅延されている。データバスドライブ回路２１２６は、レジスタ回路２１２４の出力データｅｄと、レジスタ回路２１２５の出力データｏｄとを並列に、それぞれ偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００１０】
なお、図３（ｂ）におけるレジスタ回路２１２２，２１２３，２１２４，２１２５はすべて図３（ｃ）のレジスタ回路２１３によって示される同じ回路構成を有している。レジスタ回路２１３は、従来利図１（ｃ）に示されたレジスタ回路２０３と同じ構成、機能を有している。
【００１１】
次に図５，図６を用い、２ビットプリフェッチ型ＳＤＲＡＭからなる半導体記憶装置のデータ入力信号ＤＩＮｉをデータパスＤＢＯｉとＤＢＥｉの関係を説明する。図５（ａ）は、図１の形式にセレクタ回路３００を追加した形式である。図１（ａ）に示したクロック信号回路２０１において、ライズ遷移パルス発生回路２０１２は、外部入力バッファ２０１１を経て入力されたクロック信号ＣＬＫの立ち上がり（ライズ）エッジを検出して、ワンショットパルス信号Φｃｌｋを発生する。また、図１（ａ）に示した分周回路２０１４は、図１（ａ）に示した遅延回路２０１３を経て所定時間遅延された入力信号を２分周する。図１（ａ）に示したライズ遷移パルス発生回路２０１５は、分周回路２０１４から出力された分周クロックの立ち上がりエッジを検出してワンショットパルス信号Φｃｌｋｄｉｎを発生する。
【００１２】
データバスドライブ回路２１２６は、レジスタ回路２１２４の出力データと、レジスタ回路２１２５の出力データとを並列に、それぞれ偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。この時、入力されたデータ入力信号ＤＩＮｉは、アドレス信号ＹＰ０により制御されたセレクタ回路３０００により、偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとのどちらに、供給されるか振り分けられる。
【００１３】
図５（ａ）で示すセレクタ回路は、図５（ｂ）で示されたセレクタ回路３０００と同じ構成、機能を有している。ＹＰ０の出力信号がＨｉｇｈ（またはＬｏｗ）の時、データバスドライブ回路２１２６は、レジスタ回路２１２４の出力デ―タと、レジスタ回路２１２５の出力データとを並列に、それぞれ偶数番目のデータバスＤＢＥｉと奇数番目のデータバスＤＢＯｉとに供給し、ＹＰ０の出力信号がＬｏｗ（またはＨｉｇｈ）の時、レジスタ回路２１２４の出力データと、レジスタ回路２１２５の出力データとを並列に、それぞれ奇数番目のデータバスＤＢＯｉと偶数番目のデータバスＤＢＥｉに供給される。これにより、アドレス信号ＹＰ０のより、入力信号ＤＩＮｉは、所望のデータパスに転送される。
【００１４】
入力信号ＤＩＮｉのアドレス信号ＹＰ０による奇数番目のデータバスＤＢＯｉと偶数番目のデータバスＤＢＥｉへの転送を行うセレクタ３０００は、第２の従来例に示した図３にも、同様に実施される。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記各従来例の半導体記憶装置あっては、データ処理速度を上げるためには、クロック信号ＣＬＫを高速化する必要があるが、ＳＤＲＡＭを使用した実際のシステムでは、多数のＳＤＲＡＭをモジュール基板上に搭載して使うことが多いため、クロック信号ＣＬＫとデータ入力信号ＤＩＮｉとのタイミングスキューの問題が顕著になるので、クロック信号の高速化は必ずしも容易ではない。このような問題が生じるのは、クロック信号ＣＬＫのみを用いてデータ入力信号の制御（取り込み）をおこなっているからであり、これに対して近年において、ダブルデータレート型のＤＤＲ−ＳＤＲＡＭが提案され、現在、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）における標準化が進められている。ＤＤＲ−ＳＤＲＡＭにおいては、２ビットプリフェッチ方式を使用するが、データ入力信号の取り込みは、データストロー部信号ＤＳによって行われ、クロック信号ＣＬＫの周期は、データ入力信号周期の２倍になっている。データストローブ信号ＤＳは、データ入力信号ＤＩＮｉと同時に図示されていない中央処理装置（ＣＰＵ）で作成されるものであり、データスローブ信号ＤＳとデータ入力信号ＤＩＮｉとを等長の配線によってＳＤＲＡＭに接続することによって、両者の間のタイミングスキューの問題が解消される。従って、クロック信号の高速化の問題と、クロック信号とデータ信号のタイミングスキューの問題とを同時に解決することができる。ただし、データ入力信号をデータストローブ信号ＤＳによって取り込んだ後、クロック信号ＣＬＫによる制御に変換する必要があり、この際の動作を確実に行うことが重要になる。このクロック信号とデータ信号のスキューに関する問題は、広くデータ信号の入出力を行う半導体装置において共通の問題であり、データストローブ信号ＤＳを正確なクロックタイミングを有した、または有しない外部クロックとした時、正確なクロックタイミングを有するクロック信号ＣＬＫ制御に変換する動作を確実に行うことが同様に重要になる。また、２ビットプリフェッチ方式において入力信号ＤＩＮｉをアドレス信号ＹＰ０により所望のデータパスに振り分け、記憶セルに書き込むことが必要となるが、前述セレクタ３０００によるデータ信号ＤＩＮｉの振り分けが、データストローブ信号ＤＳによって取り込んだ後、クロック信号ＣＬＫによる制御に変換する過程において生じ、その過程でセレクタ３０００自信の遅延に対するデータ信号ＤＩＮｉのマージン確保が必要になってくる。さらに、前述セレクタはデータ入力信号ＤＩＮｉの数にあわせ複数台必要になり、昨今はますますデータバンド幅の向上が要求され、データの多ビット化の傾向に従い、データ入力信号ＤＩＮｉのビット数が増加する傾向にあり、面積削減のためにもセレクタの台数を削減する手段が必要である。
【００１６】
そこで、本発明は、ＤＤＲ−ＳＤＲＡＭにおいて、入力信号をデータストローブ信号の制御によって取り込んだ後、クロック信号の制御に変換する際のラッチマージンを十分確保することが可能な、半導体記憶装置を提供することを課題としている。また、ＤＤＲ−ＳＤＲＡＭのデータストローブ信号ＤＳに限らず、例えば正確なクロックタイミングを有した外部クロック、または正確なタイミングを有しない外部クロック等の制御信号によって取り込んだデータ入力信号を、クロック信号の制御に変換する際のラッチマージンを十分確保することが可能な半導体記憶装置を提供することを課題としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するための本発明の半導体記憶装置においては、入力データの２個周期で出力されるデータストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データを順次取り込む並列接続された第１及び第２のデータ保持手段を備え、前記第１及び第２のデータ保持手段に取り込まれたデータを同時に取り出してクロック信号のタイミングで並列に記憶セルに書き込むようにしている。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
［実施形態１］
図７、図8は、この発明の第１実施形態の電気構成を示すブロック図、図９は、第１の実施形態の動作を説明するタイミングチャート、図１０は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図１１は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
この第１実施形態の半導体記憶装置は、図７に示すように、データストローブ信号回路１１と、データイン回路１２と、データ保持回路１３と、制御回路１４と、４ビットカウンター回路１５とから構成される。
【００１９】
データストローブ信号回路１１は、図７（ａ）に示すように、入力バッファ１１１と、ライズ／フォール遷移パルス発生回路１１２と、遅延回路１１３を有している。入力バッファ１１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路１１２と、遅延回路１１３に供給する。ライズ／フォール遷移パルス発生回路１１２は、入力バッファ１１１の出力信号の立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路１１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。
【００２０】
データイン回路１２は、図７（ｂ）に示すように、入力バッファ１２１と、レジスタ回路１２２と、ラッチ回路１２３，１２４，１２５，１２６と、データ保持回路１２７、１２８と、データバスドライブ回路１２９を有している。入力バッファ１２１は、データ入力信号ＤＩＮｉをレジスタ回路１２２に供給する。レジスタ回路１２２は、入力バッファ１２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。ラッチ回路１２３，１２４，１２５，１２６はレジスタ回路１２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路１２７、１２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路１２９は、データ保持回路１２７の出力信号ｅｄ１と、データ保持回路１２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００２１】
ここで、レジスタ回路１２２は、図８（ｃ）のレジスタ回路１６によって示される同じ回路構成を有している。ラッチ回路１２３，１２４，１２５，１２６は、図８（ｆ）によって示されるラッチ回路１７の構成を有している。
【００２２】
第１制御信号１０、１１、１２、１３の１例を述べる。図８（ｇ）の４ビットのカウンター回路１５とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号、または図示されてない回路により生成されたＩＤＳＤ信号を由来とした信号である。ここで、４ビットカウンター回路１５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、図８（ｈ）に示すリセットつきレジスター回路１８および１９の機能を有する回路である。
【００２３】
第２制御信号２０，２２は図８（ｅ）により第１制御信号１０、１１、１２、１３から発生される制御信号である。
【００２４】
ＩＤＳＤ信号、第１制御信号１０、１１、１２、１３によりデータ入力信号ＤＩＮｉを順次取り込み、ＤＳＤ信号、第２制御信号２０，２２によりデータを取り出すことで、２ビットからなる信号を出力ＤＢＥｉ、ＤＢＯｉに発生する上記各信号は、データ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００２５】
次に図７乃至図１１を参照して、この例の半導体記憶装置の動作を説明する。図７（ａ）に示すデータストローブ信号回路１１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォ―ル）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００２６】
図８（ｇ）に示す４ビットカウンター回路１５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路１５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路１２の入力バッファ１２１からデータ保持手段であるレジスタ回路１２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号と第１制御信号１０，１１，１２，１３を入力とする制御回路１４により生成された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路１３に取り出す。データ保持回路１３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。
【００２７】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。従って、図１０に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２が、第１制御信号１２，１３に対して、第２制御信号２０が選択されており、図９においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図１１においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。
【００２８】
ここでは主として２ビットプリフェッチ形式を中心に述べたが、第１の実施形態は、容易に多ビットプリフェッチ形式に拡張することが可能である。
【００２９】
［実施形態２］
以下、図面を参照して、この発明の第２の実施形態について説明する。本実施形態においては、第１の実施形態において述べたｗｒｉｔｅ ｅｎａｂｌｅ信号を、さらの０．５ｔＣＫだけタイミングを早めている。図１２、図13は、この発明の第２実施形態の電気構成を示すブロック図、図１４は、第２の実施形態の動作を説明するタイミングチャート、図１５は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図１６は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。この第２実施形態の半導体記憶装置は、図１２に示すように、データストローブ信号回路２２と、データイン回路２３と、データ保持回路２５と、制御回路２７と、４ビットカウンター回路２８とから構成される。第１の実施形態との電気的構成の差異はデータストローブ信号回路２２がインバータ回路２２４を有していること、図１３（ｅ）の制御回路２７である。以下、詳細の構成を説明する。
【００３０】
データストローブ信号回路２２は、図１２（ａ）に示すように、入力バッファ２２１と、ライズ／フォール遷移パルス発生回路２２２と、遅延回路２２３、およびインバータ回路２２４を有している。入力バッファ２２１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路２２２と、遅延回路２２３に供給する。ライズ／フォール遷移パルス発生回路２２２は、入力バッファ２２１の出力信号の立ち上がり（ライズ）エッジと立ち上がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路２２３およびインバータ回路は、入力信号ＤＳを遅延し反転した信号ＤＳＤを発生する。
【００３１】
データイン回路２３は、図１２（ｂ）に示すように、入力バッファ２３１と、レジスタ回路２３２と、ラッチ回路２３３，２３４，２３５，２３６と、データ保持回路２３７、２３８と、データバスドライブ回路２３９を有している。入力バッファ２３１は、データ入力信号ＤＩＮｉをレジスタ回路２３２に供給する。レジスタ回路２３２は、入力バッファ２３１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。ラッチ回路２３３，２３４，２３５，２３６はレジスタ回路２３２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路２３７、２３８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路２３９は、データ保持回路２３７の出力信号ｅｄ１と、データ保持回路２３８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００３２】
ここで、レジスタ回路２３２は、図１３（ｃ）のレジスタ回路２４によって示される同じ回路構成を有している。レジスタ回路２４は、レジスタ回路２０３と同じ構成・機能を有している。ラッチ回路２３３，２３４，２３５，２３６は、図１１（ｆ）によって示されるラッチ回路２６の構成を有している。
【００３３】
第１制御信号１０、１１、１２、１３の１例を述べる。図１３（ｇ）の４ビットのカウンター回路２８とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものである。また、いうまでもないが図示されてない回路により生成されたＩＤＳＤ信号のタイミングを有する信号でもかまわない。ここで、４ビットカウンター回路２８で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、図１３（ｈ）に示すリセットつきレジスター回路２９および３０の機能を有する回路である。
【００３４】
第２制御信号２０，２２は図１３（ｅ）により第１制御信号１０、１１、１２、１３から発生される制御信号である。
【００３５】
ＩＤＳＤ信号、ＤＳＤ信号、第１制御信号１０、１１、１２、１３、第２制御信号２０２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００３６】
第１の実施形態との相違は、第２制御信号２０を第１制御信号１０、１１により、第２制御信号２を第１制御信号１２、１３により生成することである。タイミングは、第１の実施形態におけるＤＳＤの反転信号と、前記第１制御信号１０、１１、１２、１３、または、前記第１制御信号１０、１１、１２、１３の遅延させた信号により、十分なラッチマージンを確保する関係を有している。
【００３７】
次に図１２乃至図１６を参照して、この例の半導体記憶装置の動作を説明する。図１２（ａ）に示すデータストローブ信号回路２２では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００３８】
図１３（ｇ）に示す４ビットカウンター回路２８は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウトアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号である。ＩＤＳＤ‘は図示されてない回路によりＩＤＳＤ信号から生成された信号でもよい。ＩＤＳＤ‘は、カウンター回路２８の節点ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路２３の入力バッファ２３１からデータ保持手段であるレジスタ回路２３２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延した ＤＳＤ‘信号と第１制御信号１０，１１，１２，１３を入力とする制御回路２７により生成された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路２５に取り出す。データ保持回路２５に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。
【００３９】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。
従って、図１５、図１６に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２０が、第１制御信号１２，１３に対して、第２制御信号２２が選択されており、図１５においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図１１においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。さらに、第１の実施形態に対してｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を約０．５ｔＣＫ早く出力し、かつラッチマージンを十分確保することが可能となっていることを特徴としている。このことは、逆にｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を第１の実施形態で出力する場合、新たに０．５ｔＣＫの期間を利用した論理機能の追加の余地を提供している。
【００４０】
ここでは主として２ビットプリフェッチ形式を中心に述べたが、第２の実施形態は、容易に多ビットプリフェッチ形式に拡張することが可能である。
【００４１】
［実施形態３］
以下、図面を参照して、この発明の実施の形態３について説明する。
図１７、図18は、この発明の第３実施形態の電気構成を示すブロック図、図１９は、第３の実施形態の動作を説明するタイミングチャート、図２０は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図２１は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。この第３実施形態の半導体記憶装置は、図１７に示すように、データストローブ信号回路３１と、データイン回路３２と、データ保持回路３３と、２ｂｉｔカウンター回路３４と、４ビットカウンター回路３５とから構成される。第１の実施形態との差異は図８（ｅ）に示した制御回路にかわり２ｂｉｔカウンター回路３４を用い、データイン回路３２へのデータ取り込みと、出力を独立に制御する手段を提供することである。
【００４２】
データストローブ信号回路３１は、図１７（ａ）に示すように、入力バッファ３１１と、ライズ／フォール遷移パルス発生回路３１２と、遅延回路３１３を有している。入力バッファ３１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路３１２と、遅延回路３１３に供給する。ライズ／フォール遷移パルス発生回路３１２は、入力バッファ３１１の出力信号の立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路３１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。
【００４３】
データイン回路３２は、図１７（ｂ）に示すように、入力バッファ３２１と、レジスタ回路３２２と、ラッチ回路３２３，３２４，３２５，３２６と、データ保持回路３２７、３２８と、データバスドライブ回路３２９を有している。入力バッファ３２１は、データ入力信号ＤＩＮｉをレジスタ回路３２２に供給する。レジスタ回路３２２は、入力バッファ３２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。
ラッチ回路３２３，３２４，３２５，３２６はレジスタ回路３２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路３２７、３２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路３２９は、データ保持回路３２７の出力信号ｅｄ１と、データ保持回路３２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００４４】
ここで、レジスタ回路３２２は、図８（ｃ）のレジスタ回路３６によって示される同じ回路構成を有している。ラッチ回路３２３，３２４，３２５，３２６は、図１７（ｆ）によって示されるラッチ回路３７の構成を有している。
【００４５】
第１制御信号１０、１１、１２、１３生成の１例を述べる。図１８（ｇ）の４ビットのカウンター回路３５とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものである。ここで、４ビットカウンター回路３５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１８（ｈ）に示すリセットつきレジスター回路３８および３９の機能を有する回路である。
【００４６】
第２制御信号２０，２２生成の１例を述べる。図１８（ｅ）の２ビットのカウンター回路３４とワンショットパルス信号ＩＤＳＤおよび入力データの２個周期で出力されるデータストローブ信号ＤＳにより発生する信号である。第２制御信号２０、２２は、データの２個周期で出力する信号であり、そのタイミングは、データーの２個周期で出力されるデータストローブ信号により、データの２個周期でワンショットパルスを発生するよう、ＩＤＳＤ‘信号とＤＳＤ’信号の和信号ににより生成される。ＩＤＳＤ‘信号、ＤＳＤ’信号は、それぞれＩＤＳＤ信号、ＤＳＤ信号もしくは、図示されていない遅延回路により遅延されたＩＤＳＤ信号、ＤＳＤ信号である。ここで、２ビットカウンター回路３４で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１５（ｈ）に示すリセットつきレジスター回路３８および３９の機能を有する回路である。
【００４７】
ＩＤＳＤ信号、ＤＳＤ信号、ＩＤＳＤ‘信号、ＤＳＤ’信号、第１制御信号１０、１第２制御信号２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００４８】
次に図１７乃至図２１を参照して、この例の半導体記憶装置の動作を説明する。図１７（ａ）に示すデータストローブ信号回路３１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォ―ル）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００４９】
図１８（ｇ）に示す４ビットカウンター回路３５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路３５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路３２の入力バッファ３２１からデータ保持手段であるレジスタ回路３２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。
【００５０】
データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号のタイミングで図１５（ｅ）に示す２ビットカウンター回路３４に制御された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路３３に取り出す。データ保持回路３３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。また、ラッチ回路１，２，３，４の入力および出力を独立した制御回路、ここでの１例として２ビットカウンター回路３４を基本とする出力制御回路、４ビットカウンター回路３５を基本とする入力制御回路、で制御することができることを特徴としている。
【００５１】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。従って、図１７、図１８に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２が、第１制御信号１２，１３に対して、第２制御信号２０が選択されており、図１６においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図１８においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。
【００５２】
この第３の実施形態の２ビットプリフェッチ回路３４の第２制御信号２０、２２は、図８の制御回路１４により、生成している。
【００５３】
ここでは主として２ビットプリフェッチ方式を中心に述べたが、第３の実施形態は、容易に多ビットプリフェッチ方式に拡張することが可能である。
【００５４】
［実施形態４］
以下、図面を参照して、本発明の実施の形態４について説明する。本実施形態は、第３の実施形態において述べたｗｒｉｔｅ ｅｎａｂｌｅ信号が０．５ｔＣＫ早い場合である。図２２，図２３は、この発明の第４実施形態の電気構成を示すブロック図、図２４は、第４の実施形態の動作を説明するタイミングチャート、図２２５は、データストローブ信号のタイミングがもっとも早い場合のラッチマージンの説明図、図２２６は、データストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。この第４実施形態の半導体記憶装置は、図２２に示すように、データストローブ信号回路４１と、データイン回路４２と、データ保持回路４３と、２ｂｉｔカウンター回路４４と、４ビットカウンター回路４５とから構成される。
【００５５】
データストローブ信号回路４１は、図２２（ａ）に示すように、入力バッファ４１１と、ライズ／フォール遷移パルス発生回路４１２と、遅延回路４１３およびインバーター回路４１４を有している。入力バッファ４１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路４１２と、遅延回路４１３に供給する。ライズ／フォール遷移パルス発生回路４１２は、入力バッファ４１１の出力信号の立ち上がり（ライズ）エッジと立ち上がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路４１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。インバータ回路４１４は、前記ＤＳの反転出力を生成する。
【００５６】
データイン回路４２は、図２２（ｂ）に示すように、入力バッファ４２１と、レジスタ回路４２２と、ラッチ回路４２３，４２４，４２５，４２６と、データ保持回路４２７、４２８と、データバスドライブ回路４２９を有している。入力バッファ４２１は、データ入力信号ＤＩＮｉをレジスタ回路４２２に供給する。レジスタ回路４２２は、入力バッファ４２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。
ラッチ回路４２３，４２４，４２５，４２６はレジスタ回路４２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。データ保持回路４２７、４２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路４２９は、データ保持回路４２７の出力信号ｅｄ１と、データ保持回路４２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００５７】
ここで、レジスタ回路４２２は、図２３（ｃ）のレジスタ回路４６によって示される同じ回路構成を有している。ラッチ回路４２３，４２４，４２５，４２６は、図２３（ｆ）によって示されるラッチ回路４７の構成を有している。
【００５８】
第１制御信号１０、１１、１２、１３生成の１例を述べる。図２３（ｇ）の４ビットのカウンター回路４５とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものである。ここで、４ビットカウンター回路４５で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図１９（ｈ）に示すリセットつきレジスター回路４８および４９の機能を有する回路である。
【００５９】
第２制御信号２０，２２生成の１例を述べる。図２３（ｅ）の２ビットのカウンター回路４４とワンショットパルス信号ＩＤＳＤおよび入力データの２個周期で出力されるデータストローブ信号ＤＳにより発生する信号である。第２制御信号２０、２２は、データの２個周期で出力する信号であり、そのタイミングは、データーの２個周期で出力されるデータストローブ信号により、データの２個周期でワンショットパルスを発生するよう、ＩＤＳＤ‘信号とＤＳＤ’信号の和信号により生成される。ＩＤＳＤ‘信号、ＤＳＤ’信号は、それぞれＩＤＳＤ信号、ＤＳＤ信号もしくは、図示されていない遅延回路により遅延されたＩＤＳＤ信号、ＤＳＤ信号である。ここで、２ビットカウンター回路４４で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、例えば、図２３（ｈ）に示すリセットつきレジスター回路４８および４９の機能を有する回路である。
【００６０】
ＩＤＳＤ信号、ＤＳＤ信号、ＩＤＳＤ‘信号、ＤＳＤ’信号、第１制御信号１０、１第２制御信号２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００６１】
次に図２２乃至図２６を参照して、この例の半導体記憶装置の動作を説明する。図１７（ａ）に示すデータストローブ信号回路３１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データ―ストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００６２】
第３の実施形態との相違は、第２制御信号２０を発生するタイミングが、第１制御信号１０、１１の発生後、十分なラッチマージンを確保したタイミングであり、同様に第２制御信号２２は第１制御信号１２、１３に対応することである。これは、データストローブ回路４１のインバータ回路４１４により、ＤＳ信号の反転信号を生成することにより得られる。
【００６３】
図２３（ｇ）に示す４ビットカウンター回路４５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。ここで、ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路４５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路４２の入力バッファ４２１からデータ保持手段であるレジスタ回路４２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。
【００６４】
データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号のタイミングで図１９（ｅ）に示す２ビットカウンター回路４４に制御された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路４３に取り出す。データ保持回路４３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。また、ラッチ回路１，２，３，４の入力および出力を独立した制御回路、ここでの１例として２ビットカウンター回路４４を基本とする出力制御回路、４ビットカウンター回路４５を基本とする入力制御回路、で制御することができることを特徴としている。
【００６５】
クロック信号ＣＬＫとデータストローブ信号ＤＳとのタイミング差を示す規格ｔＤＱＳＳは、クロック周期をｔＣＫとした時、例えば、０．７５ｔＣＫ（ｔＤＱＳＳ最小）〜１．２５ｔＣＫ（ｔＤＱＳＳ最大）の範囲である。従って、図２１、図２２に示すように、０．７５ｔＣＫと１．２５ｔＣＫの２つの場合において、ミスラッチに対するマージン確保が必要であるが、この例では、第１制御信号１０、１１に対して第２制御信号２０が、第１制御信号１２，１３に対して、第２制御信号２が選択されており、図２１においては、データストローブ信号のタイミングが最も早い状態でもラッチマージンが確保されており、図２２においては、データストローブ信号のタイミングが最も遅い状態でもラッチマージンが確保されていることが示されている。
さらに、第３の実施形態に対してｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を約０．５ｔＣＫ早く出力し、かつラッチマージンを十分確保することが可能となっていることを特徴としている。このことは、逆にｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１を第３の実施形態と同じタイミングで発生した場合、新たに０．５ｔＣＫの期間を利用した論理機能の追加の余地を提供している。
【００６６】
第３の実施形態の場合、この第４の実施形態の２ビットプリフェッチ回路４４の第２制御信号２０、２２を図１５の制御回路３４により、生成している。
【００６７】
ここでは主として２ビットプリフェッチ方式を中心に述べたが、第３の実施形態は、容易に多ビットプリフェッチ方式に拡張することが可能である。
【００６８】
［実施形態５、６、７、８］
本実施形態は、第１の実施形態において述べたデータイン回路１２においてレジスター回路１２２が存在しないか、または複数が従属接続された形態である。動作は実施形態１に基本的に同様であるため、実施形態の具体的な説明は省略する。このように、従属接続されるレジスタの数により、データ入力信号の保持される期間が変更されたとしても、データストローブ信号により取り込まれたデータ入力信号を容易にクロック信号ＣＬＫ制御に変換できる。同様のことが、第２の実施形態、第３の実施形態および第４の実施形態についても適用できる。この場合を発明の実施の形態６、発明の実施の形態７および発明の実施の形態８とする。
【００６９】
第５、第６、第７、第８実施形態に述べた従属接続された複数のレジスターは、第１のワンショットパルスＩＤＳＤを制御信号として使用する。または、第１のワンショットパルスＩＤＳＤに対するデータ入力信号のマージンを向上するため、レジスタ自信の遅延時間を考慮し、データ信号のスキューと同じだけのスキュウーをもたせた複数の第１のワンショットパルスＩＤＳＤを生成し、この遅らした信号を制御信号として使用することも有効である。
【００７０】
［実施形態９］
以下、図面を参照して、本発明の実施の形態９について説明する。本実施形態は、第１実施形態に関連しており、アドレス信号ＹＰ０に従う、２ビットプリフェッチについて具体的に説明する。図２７、図28は、この発明の第９実施形態の電気構成を示すブロック図、図２９は、２ビットプリフェッチ形式に関するアドレス信号ＹＰ０がＬｏｗレベル時における、第９の実施形態の動作を説明するタイミングチャート、図３０は、前記ＹＰ０がＨｉｇｈレベル時における、第９の実施形態の動作を説明するタイミングチャート、図３１は、前記ＹＰ０が変化したときの第９の実施形態の動作を説明するタイミングチャートの説明図である。この第９実施形態の半導体記憶装置は、図２７に示すように、データストローブ信号回路９１と、データイン回路９２と、データ保持回路９３と、制御回路９４と、４ビットカウンター回路９５とから構成される。この第９の実施形態は第１の実施形態で示した電気構成と４ビットカウンター９５を除く構成で等しく、２ビットプリフェッチ形式に関するアドレス信号ＹＰ０によるデータ入力信号の選択を実現するためのセレクタ回路９５１を有する４ビットカウンター９５を備えることを特徴としている。
【００７１】
データストローブ信号回路９１は、図２７（ａ）に示すように、入力バッファ９１１と、ライズ／フォール遷移パルス発生回路９１２と、遅延回路９１３を有している。入力バッファ９１１は、データストローブ信号ＤＳを、ライズ／フォール遷移パルス発生回路９１２と、遅延回路９１３に供給する。ライズ／フォール遷移パルス発生回路９１２は、入力バッファ９１１の出力信号の立ち上がり（ライズ）エッジと立ち上がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生する。遅延回路９１３は、入力信号ＤＳを遅延した信号ＤＳＤを発生する。
【００７２】
データイン回路９２は、図７（ｂ）に示すように、入力バッファ９２１と、レジスタ回路９２２と、ラッチ回路９２３，９２４，９２５，９２６と、データ保持回路９２７、９２８と、データバスドライブ回路９２９を有している。入力バッファ９２１は、データ入力信号ＤＩＮｉをレジスタ回路９２２に供給する。レジスタ回路９２２は、入力バッファ９２１の出力信号を、ワンショットパルス信号ＩＤＳＤに応じて取り込む。ラッチ回路９２３，９２４，９２５，９２６はレジスタ回路９２２の出力信号を、第１制御信号１０、１１、１２、１３に応じて取り込む。また、第２制御信号２０、２２に応じて出力信号ｅｄ１、ｏｄ１を発生する。
データ保持回路９２７、９２８は出力信号ｅｄ１，ｏｄ１を保持する。データバスドライブ回路９２９は、データ保持回路９２７の出力信号ｅｄ１と、データ保持回路９２８の出力信号ｏｄ１を並列に、制御信号Ｗ０、Ｗ１により、それぞれ偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００７３】
ここで、レジスタ回路９２２は、図８（ｃ）のレジスタ回路９６によって示される同じ回路構成を有している。ラッチ回路９２３，９２４，９２５，９２６は、図２８（ｆ）によって示されるラッチ回路９７の構成を有している。
【００７４】
以上の１連の動作は、第１の実施形態１および第９の実施形態ともに等しい。次の２ビットプリフェッチ形式に関するアドレス信号ＹＰ０の動作と、本発明における動作の実現手段について述べる。
【００７５】
入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて取り込まれる入力データは、コマンド信号が入力された先頭のデータから、順次交互に偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。この時、コマンド信号と同時の取り込まれた２ビットプリフェッチに関するアドレス信号ＹＰ０がＬｏｗ信号（またはＨｉｇｈ信号）であれば、先頭データから、順次交互に偶数番目のデータバスＤＢＥｉと、奇数番目のデータバスＤＢＯｉとに供給し、アドレス信号ＹＰ０がＨｉｇｈ信号（またはＬｏｗ信号）であれば、先頭データから、順次交互に奇数番目のデータバスＤＢＯｉと、偶数番目のデータバスＤＢＥｉとに供給し、これによって、入力データが図示されていない記憶セルに書き込まれる。
【００７６】
前記２ビットプリフェッチに関するアドレス信号ＹＰ０に対応した第１制御信号１０、１３の１例を述べる。図２３（ｇ）の４ビットのカウンター回路９５２とワンショットパルス信号ＩＤＳＤ‘により発生する信号である。ワンショットパルス信号ＩＤＳＤ‘はＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号である。または、図示されてない回路によりＩＤＳＤ信号から生成された信号である。
ここで、４ビットカウンター回路９５２で使用されるレジスタ回路ＲＳ１Ｆ／Ｆ，ＲＳ０Ｆ／Ｆは、図２３（ｈ）に示すリセットつきレジスター回路９８および９９の機能を有する回路である。４ビットカウンター９５２の出力信号は、アドレス信号ＹＰ０に従いセレクタ９５１により、第１制御信号１０と１１が、また第１制御信号１２と１３が、それぞれ入れ替わることが可能であるよう選択されることを特徴とした構成である。
【００７７】
第２制御信号２０，２２は図２８（ｅ）により第１制御信号１０、１１、１２、１３から発生される制御信号である。
【００７８】
ＩＤＳＤ信号、ＤＳＤ信号、第１制御信号１０、１１、１２、１３、第２制御信号２０，２２はデータ入力信号ＤＩＮｉを順次取り込み、出力ＤＢＥｉ、ＤＢＯｉを発生するのにデータ入力信号の伝搬遅延を十分考慮し、データ入力信号に対して十分なラッチマージンを確保するタイミング関係を有している。
【００７９】
次に図２７を参照して、この例の半導体記憶装置の動作を説明する。図２７（ａ）に示すデータストローブ信号回路１１では、データストローブ信号ＤＳの立ち上がり（ライズ）エッジと立ち下がり（フォール）エッジを検出して、ワンショットパルス信号ＩＤＳＤを発生し、また、データストローブ信号ＤＳを遅延した、図示しない信号ＤＳＤを発生する。
【００８０】
図２８（ｇ）に示す４ビットカウンター回路９５は、コマンド信号等を、由来としてリセット信号ＲＥＳＥＴが解除された後に、ワンショットパルスＩＤＳＤにより、カウントアップされる信号ＩＮ０、１、２、３を発生する。この例では、このカウントアップされる信号ＩＮ０、１、２、３とワンショットパルス信号ＩＤＳＤ‘により、第１制御信号１０、１１、１２、１３が発生する。アドレス信号ＹＰ０に従うセレクタにより、信号ＩＮ０、１、２、３が選択される。
ここで、ワンショットパルス信号ＩＤＳＤ‘は図示されてない回路により生成されたＩＤＳＤ信号を由来とする、もしくはＩＤＳＤ信号の遅延された信号、またはＩＤＳＤ信号そのものであり、カウンター回路９５の出力ＩＮ０，１，２，３の遷移に対して、十分なマージンを持たせた信号である。入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データは、データイン回路９２の入力バッファ９２１からデータ保持手段であるレジスタ回路９２２に順次取り込まれ、データ保持手段と、データ保持手段に従属接続されかつ、入力データの２個周期で出力されるデータストローブ信号ＤＳの立ち上がり（又は立ち下り）エッジと立ち下がり（又は立ち上がり）エッジとに応じて生成された前述したワンショットパルス信号ＩＤＳＤ‘のタイミングをもつ、第１制御信号１０、１１、１２、１３、に制御されたラッチ回路１、２、３、４に順次取り込まれる。データ保持手段であるラッチ回路１，２，３、４に取り込まれた入力データ信号は、入力データ信号の２個周期で出力されるデータストローブ信号ＤＳを遅延したＤＳＤ‘信号と第１制御信号１０，１１，１２，１３を入力とする制御回路９４により生成された第２制御信号２０，２２により、入力データ信号２個を同時にデータ保持回路１３に取り出す。データ保持回路９３に保持された信号は、クロック信号のタイミングで生成される ｗｒｉｔｅ ｅｎａｂｌｅ信号Ｗ０，Ｗ１により、並列に記憶セルに書き込むように構成されていることを特徴としている。
【００８１】
アドレス信号ＹＰ０は、Ｈｉｇｈ、またはＬｏｗ信号である。図３０、図３１に示すように、２つの場合において、データ信号の切り替えとミスラッチに対するマージン確保が必要であるが、図３０においては、ＹＰ０がＬｏｗの状態でラッチマージンが確保されており、図３１においては、Ｈｉｇｈの状態でラッチマージンが確保されていることが示されている。又、ＹＰ０の状態がコマンドに応じて変化した場合においてもラッチマージンが確保されている。
【００８２】
ここでは、第１の実施形態の形態を２ビットプリフェッチ形式に関するアドレス信号ＹＰ０に対応させた場合を示したが、同様に第２の実施形態〜第８の実施形態にも適用でき、ラッチ回路の制御信号を多数備えることで、データ入力信号の並べ替えが可能であることが簡単にわかる。従来、ラッチマージン減少につながるデータパス上でのデータ入力信号の選択に対し、前記ラッチ回路の制御信号を用いることで、前記理由によるラッチマージンの減少を回避し、かつ、データ入力信号の数だけ必要となったセレクタ回路を第９の実施形態においては４ビットカウンター９５に用いるセレクタ９５１の２台に削減している。
【００８３】
２の倍数である多ビットプリフェッチにおいても、同様のカウンター回路とセレクター回路の組み合わせにより、簡単に動作を拡張することができる。また、ハードウェアーの削減には至らないが、カウンター回路を２台組み合わせることでも、データの入出力を制御することができる。具体的には、第９の実施形態の図４において、最初に現れる第１制御信号１から、１０、１３、１２の順にカウントするカウンターと、その次に来る第１制御信号１０から１１，１２，１３の順にカウントするカウンターとを組み合わせた制御である。
【００８４】
以上、本発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更があってもこの発明に含まれる。例えば、第５の実施形態と第１の実施形態の違いのように、ラッチ回路１２の前後に来るデータ保持手段の有無のような場合、データの２個周期で出力されるデータストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジと生成した第１のワンショットパルスでデータ信号を取り込み、ラッチ回路１２にデータが保持され、第１のワンショットパルスの２倍の周期を有するタイミングでデータが転送されることには違いがなく、この発明の課題１つであるクロック信号とデータ入力信号のスキューの問題を解決することを目的としたＤＤＲ−ＳＤＲＡＭの機能を果たす手段としては、相違はないからである。
また、ＤＤＲ−ＳＤＲＡＭの標準化が現在進められている中で、２ビットプリフェッチ方式における実施形態を詳述してきたが、２ビットプリフェッチ方式に限らず、多ビットのデータ信号を並列処理することにより、クロック信号とデータ入力信号のスキューの問題を解決使用とするときに、本発明は適用することが可能であり、この発明の要旨を逸脱しない範囲の設計の変更で前述課題を解決する手段を半導体記憶装置に提供する。
【発明の効果】
【００８５】
以上説明した本発明によれば、データストローブ信号ＤＳを用いたＤＤＲ−ＳＤＲＡＭにおいて、データストローブ信号ＤＳから生成したワンショットパルス信号を用いて、入力信号をラッチした後、ラッチされたデータをデータストローブ信号の２倍の周期をもつ信号により、データ保持回路に転送するため、クロック信号ＣＬＫから生成したｗｒｉｔｅ ｅｎａｂｌｅ信号のタイミングに、それぞれの信号の遅延量の制御により変換することが可能であり、入力データ信号のラッチマージンを十分確保できるようになる。尚、説明を簡単化するためにＤＤＲ−ＳＤＲＡＭを例に具体的な実施形態を多数述べたが、前記述べたように、データストローブ信号ＤＳは、外部制御手段により発生したタイミング信号であるが、内部で発生した半導体装置でも同様に、データ信号を扱い、クロック信号ＣＬＫの制御に変換することが可能なことはいうまでもない。また、ＤＤＲ−ＳＤＲＡＭに限らず、外部制御信号またはクロック信号により、取り込まれたデータ入力信号をクロック信号ＣＬＫに同期した信号にマージンを確保しつつ、効率よく変換することを必要とする半導体装置に、前述変換手段を提供するものである。
【図面の簡単な説明】
【図１】第１の従来例の電気的構成を示すブロック図である。
【図２】第１の従来例の動作を説明するタイミングチャートである。
【図３】第２の従来例の電気的構成を示すブロック図である。
【図４】第２の従来例の動作を説明するタイミングチャートである。
【図５】第３の従来例の電気的構成を示すブロック図である。
【図６】第３の従来例の動作を説明するタイミングチャートである。
【図７】この発明の第１の実施形態の電気的構成を示すブロック図である。
【図８】この発明の第１の実施形態の電気的構成を示すブロック図（続き）である。
【図９】第１の実施形態の動作を説明するタイミングチャートである。
【図１０】第１の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図１１】第１の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図１２】この発明の第２の実施形態の電気的構成を示すブロック図である。
【図１３】この発明の第２の実施形態の電気的構成を示すブロック図（続き）である。
【図１４】第２の実施形態の動作を説明するタイミングチャートである。
【図１５】第２の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図１６】第２の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図１７】この発明の第３の実施形態の電気的構成を示すブロック図である。
【図１８】この発明の第３の実施形態の電気的構成を示すブロック図（続き）である。
【図１９】第３の実施形態の動作を説明するタイミングチャートである。
【図２０】第３の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図２１】第３の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図２２】この発明の第４の実施形態の電気的構成を示すブロック図である。
【図２３】この発明の第４の実施形態の電気的構成を示すブロック図（続き）である。
【図２４】第４の実施形態の動作を説明するタイミングチャートである。
【図２５】第４の実施形態におけるデータストローブ信号のタイミングが最も早い場合のラッチマージンの説明図である。
【図２６】第４の実施形態におけるデータストローブ信号のタイミングが最も遅い場合のラッチマージンの説明図である。
【図２７】この発明の第９の実施形態の電気的構成を示すブロック図である。
【図２８】この発明の第９の実施形態の電気的構成を示すブロック図（続き）である。
【図２９】第９の実施形態のアドレス信号ＹＰ０がＬｏｗに関する動作を説明するタイミングチャートである。
【図３０】第９の実施形態のアドレス信号ＹＰ０がＨｉｇｈに関する動作を説明するタイミングチャートである。
【図３１】第９の実施形態のアドレス信号ＹＰ０が変化した時に関する動作を説明するタイミングチャートである。
【符号の説明】
１２２ レジスタ回路
１２３，１２４，１２５，１２６ ラッチ回路
１２７，１２８ データ保持回路
３１ データストローブ信号回路
３２ データイン回路
３３ データ保持回路
３４ ２ビットカウンタ
３５ ４ビットカウンタ
３８、３９ リセット付きレジスタ
１２２ レジスタ回路
１２３，１２４，１２５，１２６ ラッチ回路
１２７，１２８ データ保持回路
３１１ 入力バファ
３１２ ライズ／フォール遷移パルス発生回路
３１３ 遅延回路
３２１ 入力バファ
３２２ レジスタ回路
３２３、３２４、３２５、３２６ ラッチ回路
３２７、３２８ データ保持回路
３２９
Claims (8)
- 入力データの２個周期で出力されるデータストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジから生成された第１のワンショットパルス信号に応じてデータを順次取り込む初段のデータ保持手段と、前記第１のワンショットパルス信号のタイミングを持った第２の制御信号で制御されて初段のデータ保持手段から入力データを順次取り込み、且つ取り込まれた第１組の２個のデータを入力データの２個周期で発生する第１の制御信号により制御されて同時に出力する並列接続された第１の組の２個のデータ保持手段と、前記第２の制御信号で制御されて前記初段のデータ保持手段から入力データを順次取り込み、且つ取り込まれた第３組の２個のデータを前記第１の制御信号により制御されて同時に出力する並列接続された第３の組の２個のデータ保持手段と、前記第１の組の２個のデータ保持手段と前記第３の組の２個のデータ保持手段とから前記第１の制御信号のタイミングで出力されたデータを保持する第２の組の２個のデータ保持手段とを備え、前記入力データが初段データ保持手段から、前記第３の組の２個のデータ保持手段に順次取り込まれると同時に、前記第１組の２個のデータが前記第２の組の２個のデータ保持手段に転送され、次に、前記第１の組の２個のデータ保持手段にデータが順次取り込まれると同時に、前記第３の組の２個のデータが前記第２の組の２個のデータ保持手段に転送され、前記第２の２個のデータ保持手段に取り込まれたデータを同時に取り出してクロック信号のタイミングで並列に記憶セルに書き込むことを特徴とする半導体記憶装置。
- 前記第２の制御信号により、前記第１のワンショットパルス信号に応じて順次取り込まれた入力データを前記第１の組の２個のデータ保持手段または前記第３の組の２個のデータ保持手段を選択し、かつ、選択された前記第１の組の２個のデータ保持手段または前記第３の組の２個のデータ保持手段の１つを選択し、前記第１の組の２個のデータ保持手段と第３の組の２個のデータ保持手段に順次１個のデータを取り込み、一方、前記第１の制御信号により、入力データの２個周期で第１の組の２個のデータ保持手段または第３の組の２個のデータ保持手段を選択し２個のデータを第２の組の２個のデータ保持手段に転送し、取り込むように構成されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記第２の制御信号のタイミングが前記第１のワンショットパルス信号と同時または後に発生するように構成され、前記第１の制御信号のタイミングが、前記第２の制御信号と同時、または、後に発生することを特徴とする請求項１、２のいずれか一つに記載された半導体記憶装置。
- 前記第１のワンショットパルス信号に応じて入力データを順次取り込む初段のデータ保持手段がレジスター回路から、前記第１の組の２個のデータ保持手段と前記第３の組の２個のデータ保持手段が入力または出力を前記第２の制御信号または前記第１の制御信号により制御されるラッチ回路から構成されることを特徴とする請求項１、２、３いずれか一つに記載された半導体記憶装置。
- 入力データの２個周期で出力されるデータストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジから生成された第１のワンショットパルス信号のタイミングをもつ第２の制御信号に応じて入力データを順次取り込む並列接続された第１の組の２個のデータ保持手段と、前記第２の制御信号に応じて入力データを順次取り込む並列接続された第３の組の２個のデータ保持手段と、第１の組の２個のデータ保持手段に取り込まれた第１の組の２個のデータ、または、第３の組の２個のデータ保持手段に取り込まれた第３の組の２個のデータを入力データの２個周期で同時に取り込む第２の組の２個のデータ保持手段と、を備え、前記第１の組の２個のデータが取り込まれた後に、前記第３の組の２個のデータが取り込まれる期間に前記第１の組の２個のデータが第２の組の２個のデータ保持手段に取り込まれる、または、前記第３の組の２個のデータが取り込まれた後に、前記第１の組の２個のデータが取り込まれる期間に前記第３の組の２個のデータが第２の組の２個のデータ保持手段に取り込まれる、または、前記第１の組の２個のデータが取り込まれた後に、ラッチマージンを十分確保したタイミングで前記第１の組のデータが第２の組の２個のデータ保持手段に取り込まれる、または前記第３の組の２個のデータが取り込まれた後に、ラッチマージンを十分確保したタイミングで前記第３の組の２個のデータが第２の組の２個のデータ保持手段に取り込まれ、前記第２の組の２個のデータ保持手段に取り込まれたデータを同時に取り出してクロック信号のタイミングで並列に記憶セルに書き込むことを特徴とする半導体記憶装置。
- 前記データストローブ信号の立ち上がり（又は立ち下がり）エッジと立ち下がり（又は立ち上がり）エッジとに応じて入力データを順次取り込む、第１の組の２個のデータ保持手段と第３の組の２個のデータ保持手段が、データの入力または出力を前記第２の制御信号または前記入力データの２個周期で発生する第１の制御信号により制御されるラッチ回路から構成されることを特徴とする請求項５に記載された半導体記憶装置。
- 前記第１及び第２の制御信号はカウンター回路で生成されることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１〜第３の組の２個のデータ保持手段をｎ個のデータ保持手段にすることで、ｎビットプリフェッチ形式（ｎは２以上）におけるＣＬＫ制御への変換を容易に可能とするデータラッチ形式を有することを特徴とする請求項１記載の半導体記憶装置。
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