JP2000182376A - タイミング制御回路及びこれを用いた半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 面積増大を最小限に抑えながら、正確なタイ
ミングでクロックに同期したタイミング信号を発生する
タイミング制御回路を提供する。 【解決手段】 パルス発生回路２２は、クロックＣＬＫ
intに同期してパルスＣＫＰを発生し、これが遅延回路
２３により時間Ａだけ遅延されて遅延素子チェーン２４
に入力される。遅延素子チェーン２４は、遅延時間が順
次大きくなる複数の遅延素子が直列接続されている。遅
延素子チェーン２４の各段出力は転送ゲート２６により
パルスＣＫＰに同期して並列に取り出され、遅延素子チ
ェーン２５の各段遅延素子に入力される。遅延素子チェ
ーン２５は、遅延素子チェーン２４の各段遅延素子に対
応して配置された入出力を反転させた遅延素子により構
成されている。遅延素子チェーン２５の最終段出力は遅
延回路２７により時間Ｂだけ遅延されて、タイミング信
号ＣＯＮＴｉとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、タイミング制御
回路に係り、特に同期型の半導体記憶装置に適用して有
用なタイミング制御回路に関する。

【０００２】

【従来の技術】半導体メモリとして、外部から供給され
るクロックに同期してデータ読み出し及び書き込み制御
を行う同期型半導体メモリが知られている。例えば、同
期型ＳＲＡＭでは、データ読み出し及び書き込みはそれ
ぞれ、図１１及び図１２に示すようにクロック信号に同
期してタイミング制御がなされる。

【０００３】データ読み出しの場合、図１１に示すよう
に、クロック信号に同期してアドレスが取り込まれ、こ
のアドレスをデコードした信号によりメモリセルアレイ
の中の選択メモリセルデータがビット線対に読み出され
る。ビット線対に現れた微小電位差は、初段センスアン
プにより増幅されてデータ線に取り出され、このデー線
の読み出し信号は、センスコントロール信号により決定
されるタイミングで活性化される最終段センスアンプに
よりフル振幅まで増幅されてデータバッファに送られ
る。最終段センスアンプは例えばラッチ回路である。デ
ータバッファはクロック信号により制御され、クロック
信号と同期して外部に取り出される。図１１の場合、ク
ロック信号の１周期がアドレス取り込みからデータ出力
までのアクセス時間となっている。

【０００４】ここで、高速動作のためには、センスコン
トロール信号のタイミングが重要である。このセンスコ
ントロール信号は、データ線に転送される信号が図１１
に示すように時間経過と共に増大することから、アクセ
スサイクルのできるだけ後半に発生することが望まし
い。タイミングが早すぎると、データ信号が十分拡大さ
れておらず、誤読み出しの原因となるからである。一
方、センスコントロール信号の立ち上がりが遅すぎる
と、クロック信号によるデータ出力に間に合わなくな
る。従って、センスコントロール信号は、アクセスサイ
クルの後半での正確なタイミング制御が必要になる。

【０００５】データ書き込みの場合は、図１２に示すよ
うに、クロック信号に同期してアドレス及びデータの取
り込みが行われ、アドレスのデコード信号によりメモリ
セル選択がなされる。そして、対応するビット線対を書
き込むべきデータに応じて振幅させることにより、メモ
リセルに書き込みがなされる。書き込み終了後、ビット
線は次のアクセスサイクルに備えたリカバリー動作とし
て、イコライズ／プルアップが行われる。

【０００６】このデータ書き込みのリカバリー動作に
は、十分な書き込み時間を確保するために、アクセスサ
イクルの後半で正確なタイミング制御を必要とする。リ
カバリーのタイミングが早すぎると書き込みが不十分に
なり、逆に遅すぎるとリカバリー動作が不十分になるか
らである。

【０００７】以上のように、高速の同期型半導体メモリ
では、データ読み出し，データ書き込みのいずれも、サ
イクルの後半部での正確なタイミング制御を必要とす
る。このタイミング制御は、半導体メモリに内蔵したタ
イミング制御回路により行われる。タイミング制御回路
は基本的に、外部クロックを取り込んで増幅した内部ク
ロックを遅延させる、複数のインバータを直列接続した
インバータチェーンにより構成される。

【０００８】

【発明が解決しようとする課題】しかし、単純にインバ
ータを直列接続したタイミング制御回路では、インバー
タの遅延時間が電源電圧の変動やプロセス変動によって
変動するため、多段の直列接続により生成される遅延時
間は大きく変化してしまう。また、クロックの立上りを
基準として一定のインバータ段数による遅延時間を生成
しているため、クロックを低周波数とした低周波数動作
時においても、クロックの立上りからの遅延時間が変わ
らない。このことは、低周波数動作時においても、セン
スマージン、或いは書き込み時間がなんら緩和されない
ことを意味する。

【０００９】そこで、内部クロックを反転させた反転ク
ロック信号を遅延回路に入力することにより、内部クロ
ックの立下りから一定の遅延時間を確保することにより
タイミング信号を生成する方式も知られている。この方
式は、クロックの立上りからのタイミング生成に比べて
インバータの直列段数を少なくすることができるため、
電源電圧等の変動による遅延時間変動への影響が前者の
ものよりも少ないという利点がある。また、低周波数動
作時にはクロックの立上りから立下りまでの期間も長く
なるので、センス時間、書込み時間ともに長く確保され
るという利点もある。

【００１０】しかし、多くの場合、外部から供給される
クロック信号のデューティ比は一定でなく、クロックの
立下りのタイミングは変動する。したがって、クロック
の立下りを基準に生成したコントロール信号も同様に変
動してしまうという問題がある。

【００１１】一方、目的は異なるが、外部からクロック
を入力する際の入力バッファでの遅延を補償して外部ク
ロックに同期した内部クロックを生成するための同期回
路として、同期ミラー型遅延回路（Synchronous Mirror
Delay，以下ＳＭＤと略称する）と称される回路が提案
されている（ISSCC Digest of Technical Papers,p374-
375,Feb.,1996参照）。ＳＭＤ回路は、２系統の遅延素
子チェーンを用いて、クロック周波数に応じて異なる遅
延段で第１の遅延素子チェーンから第２の遅延素子チェ
ーンに信号を転送して逆送することにより、常にクロッ
クの２サイクルに近いタイミングで内部クロック信号を
発生させるものである。

【００１２】このＳＭＤ回路では、遅延素子チェーンの
１段当たりの単位遅延時間が、外部クロックに同期して
内部クロック信号を発生させる際の分解能を決定してい
る。従って、発生されるクロック信号のジッターを抑え
ようとすると、単位遅延時間は小さいものであることが
要求される。特に、内部クロック信号のように、全ての
処理の基本タイミングを与える信号は、ジッターが十分
に小さいことが望まれる。この場合、クロック周波数が
低い低周波数動作までカバーしようとすると、各遅延素
子チェーンの遅延素子の段数が膨大になり、半導体メモ
リのチップ面積の増大を招く。

【００１３】この発明は、このような問題点を解決すべ
くなされたもので、面積増大を最小限に抑えながら、正
確なタイミングでクロックに同期したタイミング信号を
発生することを可能としたタイミング制御回路を提供す
ること、更にその様なタイミング制御信号を備えた半導
体記憶装置を提供することを目的としている。

【００１４】

【課題を解決するための手段】この発明に係るタイミン
グ制御回路は、クロックに同期して所定パルス幅の基準
パルスを発生させるパルス発生回路と、このパルス発生
回路から発生される基準パルスをそのパルス幅より大き
く前記クロックの周期から基準パルスのパルス幅を引い
た時間より小さい時間Ａだけ遅延させる第１の遅延回路
と、この第１の遅延回路の出力パルスを遅延伝搬させる
ための、伝搬方向に遅延時間が順次大きくなるように設
定された複数の遅延素子が直列接続された第１の遅延素
子チェーンと、この第１の遅延素子チェーンの各段の遅
延素子にそれぞれ対応し且つ入出力方向が逆となるよう
に配置されて出力パルスの伝搬方向に遅延時間が順次小
さくなるように設定された複数の遅延素子が直列接続さ
れた第２の遅延素子チェーンと、前記第１の遅延素子チ
ェーンの各段の遅延素子の出力を前記基準パルスに同期
して並列に取り出して前記第２の遅延素子チェーンの各
段の入力に転送する転送ゲートと、前記第２の遅延素子
チェーンの最終段出力を時間Ａよりも短い時間Ｂだけ遅
延させることにより、前記クロックのエッジからＡ−Ｂ
だけ早いタイミングのエッジを持つタイミング信号を発
生する第２の遅延回路とを備えたことを特徴とする。

【００１５】この発明において前記転送ゲートは、例え
ば、前記第１の遅延素子チェーンの各段の遅延素子の出
力を反転してそれぞれ対応する前記第２の遅延素子チェ
ーンの遅延素子に転送入力するものであり、前記タイミ
ング信号はその後端エッジによりタイミング制御を行う
ものである。この発明において、前記第１及び第２の遅
延素子チェーンの各対応する遅延素子は、例えば、同じ
遅延量に設定される。或いは前記第１の遅延素子チェー
ンの各遅延素子の遅延時間が、前記第２の遅延素子チェ
ーンの各対応する遅延素子の遅延時間よりも大きく設定
される。この発明は更に、クロックに同期してデータの
入出力が行われる半導体記憶装置であって、上述のタイ
ミング制御回路を内蔵して、このタイミング制御回路か
ら発生されるタイミング信号によりデータ読み出し時の
センスアンプ動作のタイミング制御が行われることを特
徴とする。

【００１６】この発明はまた、クロックに同期してデー
タの入出力が行われる半導体記憶装置であって、上述の
タイミング制御回路を内蔵して、このタイミング制御回
路から発生されるタイミング信号によりデータ書き込み
後のリカバリー動作のタイミング制御が行われることを
特徴とする。

【００１７】この発明においては、ＳＭＤ回路を構成す
る第１及び第２の遅延素子チェーンの各段遅延素子の遅
延時間を一定ではなく、不等間隔に設定している。具体
的に第１の遅延素子チェーンでは、信号伝達方向に各段
の遅延素子の遅延時間が順次大きくなるように、また第
２の遅延素子チェーンでは逆に小さくなるように、遅延
時間分布を設定している。この様な遅延時間分布を持つ
遅延素子チェーンを用いることにより、クロック周波数
の変動範囲の最低周波数をカバーするように設計したと
き、遅延素子チェーンの遅延素子段数は、微小遅延時間
の遅延素子のみを用いた場合に比べて大幅に削減するこ
とができる。

【００１８】従来のＳＭＤ回路は、この発明とは目的が
異なり、外部クロックと内部クロックのスキューをなく
し、データの送受信タイミングを外部と正確に合わせる
ために用いられる。この場合、低周波数動作においても
許容されるスキューの大きさは変わらないため、この発
明のような構成とすることができない。これに対し、こ
の発明のように、特定動作の内部タイミング制御に用い
られる場合には、動作に影響を及ぼさない範囲で一定の
ばらつきは許容され、しかもこのバラツキはクロック周
期に対して一定の割合で許容されるので、この発明のよ
うな構成が有効になる。

【００１９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明を適用した
同期型半導体メモリのブロック構成を示す。具体的にこ
の半導体メモリはＳＲＡＭである。メモリセルアレイ１
１は、メモリセルをマトリクス配列して構成されてい
る。メモリセルアレイ１１のメモリセルは、アドレスバ
ッファ１４により取り込まれたアドレスＡＤＲをロウデ
コーダ１２及びカラムデコーダ１３によりデコードした
信号により選択される。読み出しモードでは、メモリセ
ルアレイ１１の選択されたメモリセルからビット線に読
み出されたデータは、センスアンプ回路１６で増幅さ
れ、データバッファ１７を介して入出力端子Ｉ／Ｏに取
り出される。書き込みモードでは、入出力端子Ｉ／Ｏか
ら与えられたデータがデータバッファ１７を介して取り
込まれ、センスアンプ回路１６を介してメモリセルアレ
イ１１の選択メモリセルに書き込まれる。

【００２０】データ読み出し及び書き込みの同期制御を
行うために、外部クロックＣＫを取り込むタイミング制
御回路１５が設けられている。タイミング制御回路１５
は、外部クロックＣＫを取り込んで内部クロックＣＫin
tを生成すると共に、この内部クロックＣＫintに同期し
た各種タイミング信号ＣＯＮＴｉを生成する。

【００２１】データバッファ１７は、内部クロックＣＫ
intにより同期制御されてデータ入出力を行う。この内
部クロックＣＫintと同期して、データ読み出しモード
では、センスアンプ回路６を活性化するセンスコントロ
ール信号としてタイミング信号ＣＯＮＴ１が与えられ
る。またデータ書き込みモードでは、メモリセルアレイ
１のビット線電位をプルアップするリカバリー動作のタ
イミング制御信号ＣＯＮＴ２が、やはり内部クロックＣ
Ｋintに同期して発生される。

【００２２】図２は、タイミング制御回路１５の具体的
な構成を示している。クロックバッファ２１は、外部ク
ロックＣＫを取り込んで増幅して、内部クロックＣＫin
tを発生する。この内部クロックＣＫintの例えば立ち上
がりエッジに同期して立ち上がる、内部クロックＣＫin
tのパルス幅よりも小さいパルス幅ｄｔの基準パルスＣ
ＫＰを発生するために、パルス発生回路２２が設けられ
ている。

【００２３】パルス発生回路２２から発生される基準パ
ルスＣＫＰの遅延処理及び基準パルスＣＫＰによる同期
処理により、タイミング制御信号ＣＯＮＴｉを生成する
ために、二つの遅延回路２３，２７、二つの遅延素子チ
ェーン２４，２５、及び転送ゲート２６を有する。二つ
の遅延回路２３は、タイミング信号ＣＯＮＴｉの発生タ
イミングをクロックＣＫintのエッジとの関係で設定す
るためのもので、それぞれ例えば偶数段のインバータチ
ェーンにより構成される。

【００２４】第１の遅延回路２３は、基準パルスＣＫＰ
を時間Ａだけ遅延させて、その遅延出力ＣＫＦ０を第１
の遅延素子チェーン２４に入力するものである。ここ
で、時間Ａは、クロックＣＫintの周期Ｔに対して、そ
の変動範囲の最小値Ｔminより小さく設定される。具体
的に、基準パルスＣＫＰのパルス幅をｄｔとしたとき、
時間Ａは、次の数１を満たすように設定される。

【００２５】

【数１】ｄｔ＜Ａ＜Ｔmin−ｄｔ

【００２６】この数１は、最低周波数のクロックで動作
させた場合でもタイミング制御信号を発生させるための
条件、及び基準パルスＣＫＰを同期信号として、第１及
び第２の遅延素子チェーン２４及び２５の間の信号転送
を制御するに必要な条件である。即ち、ｄｔ＞Ａである
と、第１の遅延素子チェーン２４にパルスが取り込まれ
る前に転送ゲート２６がオン駆動されることになり、不
都合である。またＴmin＞Ａ＞Ｔmin−ｄｔであると、転
送ゲート２６のオン動作と次の基準パルスＣＫＰとが重
なって不都合を生じる。また、周期Ｔminを超える遅延
は、それ自体、遅延回路の無駄である。

【００２７】第１の遅延素子チェーン２４は、遅延時間
が転送方向に順次大きくなるように設定された複数の遅
延素子Ｄ１，Ｄ１，Ｄ２，…，Ｄｎ，Ｄｎを直列接続し
て構成されている。即ち、遅延素子Ｄ１，Ｄ１，Ｄ２，
…，Ｄｎ，Ｄｎの遅延時間はそれぞれ、ｄ１，ｄ１，ｄ
２，…，ｄｎ，ｄｎであって、ｄ１＜ｄ２＜…＜ｄｎな
る関係を有する。但し、最大遅延時間ｄｎは、基準パル
スＣＫＰのパルス幅ｄｔより小さい範囲で選択される。
これは、最大遅延時間を持つ遅延素子Ｄｎを基準パルス
ＣＫＰが支障なく伝達されるために必要な条件である。

【００２８】第２の遅延素子チェーン２５は、第１の遅
延素子チェーン２４を伝搬する信号を基準パルスＣＫＰ
に同期して折返し伝搬するためのもので、第１の遅延素
子チェーン２４と同じ複数個の遅延素子Ｄ１，Ｄ１，Ｄ
２，…，Ｄｎ，Ｄｎの直列接続により構成されている。
遅延素子配列は第１の遅延素子チェーン２４と同じであ
るが入出力（即ち伝搬方向）は逆であり、遅延時間は伝
搬方向に順次小さくなるように配置されたことになる。

【００２９】転送ゲート（ＴＲ）２６は、第１の遅延素
子チェーン２４の各段遅延素子毎にそれぞれ配置され
て、第１の遅延素子チェーン２４の各段の信号を、この
実施の形態の場合は反転してそれぞれ対応する第２の遅
延素子チェーン２５の各段遅延素子に転送するものであ
る。この転送ゲート２６の転送制御は、基準パルスＣＫ
Ｐに同期して行われる。

【００３０】第２の遅延回路２７は、第２の遅延素子チ
ェーン２５の最終段出力ＣＫＢ０を時間Ｂだけ遅延させ
て、タイミング制御信号ＣＯＮＴｉとして出力するもの
である。ここで遅延時間Ｂは、タイミング信号ＣＯＮＴ
ｉをクロックＣＫintのエッジより早いタイミングで発
生させる必要があるので、第１の遅延回路２３での遅延
時間Ａに対して、Ａ＞Ｂなる関係に設定される。

【００３１】第１及び第２の遅延素子チェーン２４及び
２５を構成する遅延素子は、基本的には図３（ａ）に示
すように、二入力ＮＡＮＤゲートＧ１とインバータＩＮ
Ｖを直列接続して構成され、入力信号を反転させずにこ
れに微小遅延を与えるものである。図３（ａ）の構成を
基本として、図３（ｂ）に示すように、抵抗Ｒ１，Ｒ２
及びキャパシタＣを付加することにより、遅遅延素子の
遅延時間が適宜設定される。

【００３２】なお、第２の遅延素子チェーン２５では、
各段遅延素子のＮＡＮＤゲートＧ１の一方の入力端子に
前段の遅延素子出力が、他方の入力端子に転送ゲート２
６の出力が入る。第１の遅延素子チェーン２４において
は、ＮＡＮＤゲートＧ１の一方の入力端子は直列接続に
用いられ、他方の入力端子には２段前の遅延素子の出力
を入力して転送後の遅延素子チェーン２４が初期状態に
リセットされるように構成することができる。

【００３３】転送ゲート２６は、図４に示すように、基
準パルスＣＫＰが入る入力端子と第１の遅延素子チェー
ン２４の各段出力が入る入力端子を持つ二入力ＮＡＮＤ
ゲートＧ２により構成される。これにより、基準パルス
ＣＫＰに同期して、遅延素子チェーン２４の“Ｈ”，
“Ｌ”状態を反転して、第２の遅延素子チェーン２５に
転送することができる。

【００３４】図５は、この実施の形態によるタイミング
制御回路１５での動作波形を示している。図示のように
周期Ｔの内部クロックＣＬＫintに同期して基準パルス
ＣＫＰが生成され、この基準パルスＣＫＰが遅延回路２
３により時間Ａだけ遅延された後、第１の遅延素子チェ
ーン２４を転送される。そして、１周期後の次の基準パ
ルスＣＫＰにより第１の遅延素子チェーン２４での各段
信号状態が反転されて第２の遅延素子チェーン２５に同
時に転送される。図６は、この信号転送の様子を示して
いる。図５では、遅延素子チェーン２５の最終段の正論
理パルス出力ＣＫＦ（ｘ＋２）が反転されて、第２の遅
延素子チェーン２５に負論理パルスＣＫＢ（ｘ＋１）と
して転送された様子を示している。転送された信号は第
１の遅延素子チェーン２４とは逆方向に転送され、遅延
回路２７で更に時間Ｂだけ遅延されて、制御信号ＣＯＮ
Ｔとして出力される。

【００３５】この場合、このタイミング制御回路での基
準パルスのトータルの遅延時間は、遅延回路２３での時
間Ａ、第１及び第２の遅延素子チェーン２４及び２５で
の往復の時間２（Ｔ−Ａ）、及び遅延回路２７での時間
Ｂの合計であり、２Ｔ−（Ａ−Ｂ）となる。従ってタイ
ミング信号ＣＯＮＴは、着目する基準パルスＣＫＰの立
ち上がりタイミングから２周期先の内部クロックＣＬＫ
intの立ち上がりエッジに対して、（Ａ−Ｂ）だけ早い
タイミングで立ち上がる負論理信号となる。

【００３６】この実施の形態においては、図６に示した
ように、第１の遅延素子チェーン２４を転送される正論
理パルス信号の立ち上がりエッジは、第２の遅延素子チ
ェーン２５を転送される負論理パルス信号での立ち上が
りエッジとなる。従って、立ち上がりエッジの遅延量
は、第１及び第２の遅延素子チェーン２４及び２５にお
いて正確に等しくなる。この結果、制御信号ＣＯＮＴの
タイミングがパルス幅の影響を受けることがない。ま
た、第１及び第２の遅延素子チェーン２４及び２５にお
いて、注目しているエッジがいずれも立ち上がりエッジ
である。このため、第１及び第２の遅延素子チェーン２
４及び２５での“Ｌ”から“Ｈ”への遷移と“Ｈ”から
“Ｌ”への遷移とで遅延量に差があっても、制御信号Ｃ
ＯＮＴの立ち上がりエッジで決まるタイミングにズレが
生じることはない。

【００３７】この様にして得られたタイミング信号ＣＯ
ＮＴｉの一つＣＯＮＴ１は、図１に示す半導体メモリの
データ読み出し動作において、センスアンプ回路１６を
データバッファ１７での内部クロックＣＬＫintに同期
したデータ出力に僅かに先行させて活性化するために用
いられる。また、他のタイミング信号ＣＯＮＴ２は、メ
モリセルアレイ１１に供給されて、データ書き込み後の
ビット線のリカバリー動作のタイミング制御に用いられ
る。

【００３８】次にこの実施の形態において、第１及び第
２の遅延素子チェーン２４及び２５に、異なる遅延時間
を持つ複数の遅延素子配列を用いたことによる効果を、
具体的に説明する。この実施の形態のタイミング制御回
路で生成されるタイミング信号の分解能は、遅延素子チ
ェーンの各遅延素子の遅延時間τｐｄにより制限され
る。従って、出力されるタイミング制御信号のジッター
は、遅延時間τｐｄにより決まり、正確なタイミングを
得るためにはできる限りτｐｄが小さい方がよい。

【００３９】この実施の形態においては、第１及び第２
の遅延素子チェーン２４及び２５は、共に転送方向の後
段に行くほど遅延時間が大きくなるように設定されてい
るから、クロックＣＬＫintの周期Ｔが小さく（即ち、
高周波動作）、各遅延素子チェーン２４，２５の中の遅
延時間の小さい範囲しか用いない場合に比べて、クロッ
クＣＬＫintの周期Ｔが大きく（即ち、低周波動作）、
各遅延素子チェーン２４，２５の中の遅延時間の大きい
段数まで用いられる場合の方が、出力のジッターが大き
くなる。図７は、この周期Ｔとジッターの大きさの関係
を示し、図８は、図７の関係に基づいて、クロック周期
Ｔが大きくなるほど、タイミング信号ＣＯＮＴのタイミ
ングのバラツキが大きくなる関係を示している。

【００４０】しかし、低周波領域の動作では、高周波領
域に比べてセンスマージンや書き込みマージンは十分確
保されるから、タイミング信号のタイミングのバラツキ
はそれほど問題にならない。一方、高周波領域では、各
遅延素子チェーン２４，２５の中で、遅延時間の小さい
遅延素子の範囲が用いられるから、ジッターは小さく、
得られるタイミング信号のタイミングのバラツキも小さ
いものとなる。

【００４１】次に、遅延素子チェーン２４，２５の遅延
素子数について具体例を挙げる。例えば目標周波数２０
０ＭＨｚ（Ｔ＝５ｎｓ）、最低周波数１０ＭＨｚ（Ｔ＝
１００ｎｓ）の範囲で動作するタイミング制御回路を設
計するとして、最小遅延時間０．２ｎｓの遅延素子のみ
を用いた従来方式の場合、各遅延素子チェーンの遅延素
子数は、１００ｎｓ／０．２ｎｓ＝５００となる。

【００４２】これに対して、この実施の形態の方式の場
合、遅延回路２３の遅延時間を２．６ｎｓ、各遅延素子
チェーンについて、０．２ｎｓ，０．４ｎｓ，０．６ｎ
ｓ，０．８ｎｓ，１．０ｎｓの５種類の遅延素子を用い
たとすると、１００ｎｓの遅延を得るためには、２．６
ｎｓ＋０．２ｎｓ×３７＋０．４ｎｓ×１５＋０．６ｎ
ｓ×１０＋０．８ｎｓ×５＋１．０ｎｓ×７４＝１００
ｎｓ、従って、１４１個の遅延素子数でよく、遅延素子
数は従来方式に比べて約１／３に削減できることにな
る。

【００４３】この場合、タイミング制御信号の精度は、
目標周波数５ｎｓでは、０．２ｎｓ／５ｎｓ＝４％で従
来方式と同じであり、また上記例では全ての周波数領域
でタイミング信号の精度がクロック周期の４％以下とな
るようにしている。従って、タイミング精度を劣化させ
ることなく、タイミング制御回路の占有面積の小型化が
図られる。

【００４４】上の実施の形態では、第１及び第２の遅延
素子チェーン２４及び２５の対応する遅延素子の遅延時
間を等しくした場合を説明したが、この発明はこれに限
られない。第１の遅延素子チェーン２４での遅延量（Ｔ
−Ａ）は、クロック周波数の想定される最低周波数での
動作をカバーできるように設定されるが、第２の遅延素
子チェーン２５での遅延量はこれを超えない範囲内で選
択することができる。

【００４５】例えば、図９に示すように、第２の遅延素
子チェーン２５の遅延素子の遅延時間を、第１の遅延素
子２４の対応する遅延時間より小さく設定する。この場
合、第２の遅延素子チェーン２５では、クロック周期が
長くなるほど、第１の遅延素子チェーン２４に比べてト
ータルの遅延量が小さくなる。従って、第１の遅延素子
チェーン２４での遅延量（Ｔ−Ａ）に対して、第２の遅
延素子チェーン２５での遅延量は、（Ｔ−Ａ＋ｄｘ）と
なる。その差分ｄｘは、周期Ｔが長くなるほど大きくな
る。

【００４６】この場合、タイミング制御回路でのトータ
ルの遅延時間は、２Ｔ−（Ａ−Ｂ＋ｄｘ）となり、上の
実施の形態に比べて、ｄｘだけタイミングの早いタイミ
ング制御信号が得られる。またこの場合、図１０に示す
ように、クロック周期が長くなるほど、タイミング信号
ＣＯＮＴの位置が早い方に移動する。この様なタイミン
グ制御回路を用いると、低周波動作時にタイミング信号
以降の動作マージンが広がることになる。従って、デー
タ読み出しモードではセンス動作後のデータ出力のマー
ジンが、またデータ書き込みモードでは書き込み終了後
のリカバリー動作のマージンが大きく確保される。

【００４７】

【発明の効果】以上述べたようにこの発明によれば、Ｓ
ＭＤ回路を構成する遅延素子チェーンの複数個の遅延素
子に異なる遅延時間を設定することにより、チップ面積
の増大を抑えながら、精度を低下させることなく低周波
帯まで動作可能としたタイミング制御回路を得ることが
でき、特に同期型半導体メモリに適用して優れた効果が
得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態による同期型半導体メモ
リの構成を示す。

【図２】同半導体メモリにおけるタイミング制御回路の
構成を示す。

【図３】同タイミング制御回路における遅延素子の構成
を示す。

【図４】同タイミング制御回路における転送ゲートの構
成を示す。

【図５】同タイミング制御回路の動作波形を示す。

【図６】同タイミング制御回路での信号転送の様子を示
す。

【図７】同タイミング制御回路の出力のジッターとクロ
ック周期の関係を示す。

【図８】同タイミング制御回路の出力タイミングのバラ
ツキとクロック周期の関係を示す。

【図９】他の実施の形態による二つの遅延素子チェーン
の関係を示す。

【図１０】同実施の形態での出力タイミング信号のクロ
ック周期との関係を示す。

【図１１】同期型半導体メモリでのデータ読み出し動作
のタイミング図である。

【図１２】同期型半導体メモリでのデータ書き込み動作
のタイミング図である。

【符号の説明】

１１…メモリセルアレイ、１２…ロウデコーダ、１３…
カラムデコーダ、１４…アドレスバッファ、１５…タイ
ミング制御回路、１６…センスアンプ回路、１７…デー
タバッファ、２１…クロックバッファ、２２…パルス発
生回路、２３，２７…遅延回路、２４，２５…遅延素子
チェーン、２６…転送ゲート。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロックに同期して所定パルス幅の基準
   パルスを発生させるパルス発生回路と、 このパルス発生回路から発生される基準パルスをそのパ
   ルス幅より大きく前記クロックの周期から基準パルスの
   パルス幅を引いた時間より小さい時間Ａだけ遅延させる
   第１の遅延回路と、 この第１の遅延回路の出力パルスを遅延伝搬させるため
   の、伝搬方向に遅延時間が順次大きくなるように設定さ
   れた複数の遅延素子が直列接続された第１の遅延素子チ
   ェーンと、 この第１の遅延素子チェーンの各段の遅延素子にそれぞ
   れ対応し且つ入出力方向が逆となるように配置されて出
   力パルスの伝搬方向に遅延時間が順次小さくなるように
   設定された複数の遅延素子が直列接続された第２の遅延
   素子チェーンと、 前記第１の遅延素子チェーンの各段の遅延素子の出力を
   前記基準パルスに同期して並列に取り出して前記第２の
   遅延素子チェーンの各段の入力に転送する転送ゲート
   と、 前記第２の遅延素子チェーンの最終段出力を時間Ａより
   も短い時間Ｂだけ遅延させることにより、前記クロック
   のエッジからＡ−Ｂだけ早いタイミングのエッジを持つ
   タイミング信号を発生する第２の遅延回路と、を備えた
   ことを特徴とするタイミング制御回路。
2. 【請求項２】 前記転送ゲートは、前記第１の遅延素子
   チェーンの各段の遅延素子の出力を反転してそれぞれ対
   応する前記第２の遅延素子チェーンの遅延素子に転送入
   力するものであり、前記タイミング信号はその後端エッ
   ジによりタイミング制御を行うものであることを特徴と
   する請求項１記載のタイミング制御回路。
3. 【請求項３】 前記第１及び第２の遅延素子チェーンの
   各対応する遅延素子は、同じ遅延量であることを特徴と
   する請求項１記載のタイミング制御回路。
4. 【請求項４】 前記第１の遅延素子チェーンの各遅延素
   子の遅延時間は、前記第２の遅延素子チェーンの各対応
   する遅延素子の遅延時間よりも大きいことを特徴とする
   請求項１記載のタイミング制御回路。
5. 【請求項５】 クロックに同期してデータの入出力が行
   われる半導体記憶装置であって、請求項１乃至４のいず
   れかに記載のタイミング制御回路を内蔵して、このタイ
   ミング制御回路から発生されるタイミング信号によりデ
   ータ読み出し時のセンスアンプ動作のタイミング制御が
   行われることを特徴とする半導体記憶装置。
6. 【請求項６】 クロックに同期してデータの入出力が行
   われる半導体記憶装置であって、請求項１乃至４のいず
   れかに記載のタイミング制御回路を内蔵して、このタイ
   ミング制御回路から発生されるタイミング信号によりデ
   ータ書き込み後のリカバリー動作のタイミング制御が行
   われることを特徴とする半導体記憶装置。