JP4881911B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特にＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous DRAM）に関する。

ＤＤＲ−ＳＤＲＡＭでは、外部から供給されるシステムクロックＣＬＫ、及び転送データに同期して入出力されるデータストローブ信号（以下、ＤＱＳ信号と称す）を用いてデータの書き込み／読み出し動作が制御される。

ＤＱＳ信号は、ＪＥＤＥＣ（Joint Electron device engineering Council）規格により、システムクロックＣＬＫとのスキュー（skew）及びパルス幅が規定された、システムクロックＣＬＫと同一周期のパルス信号である。

このようなシステムクロックＣＬＫ及びＤＱＳ信号を用いてデータの書き込み／読み出し動作を制御する従来の手法として、以下に記載する第１従来例〜第３従来例の構成が知られている。
（第１従来例）
図５は第１従来例の半導体記憶装置の構成を示すブロック図である。

図５に示すように、第１従来例の半導体記憶装置は、データが格納されるメモリ部１０１と、メモリ部１０１に対するデータの書き込み／読み出し動作を制御する周辺回路部１０２と、メモリ部１０１及び周辺回路部１０２に供給する種々の電源電圧を生成する内部電圧発生回路１０３とを有する構成である。

メモリ部１０１は、格子状に配列された複数のメモリセルから構成されるメモリセルアレイ１１１と、メモリセルに格納されたデータを読み出すためのセンスアンプ１１２及びリードアンプ１１３と、メモリセルにデータを書き込むためのライトアンプ１１４と、データの書き込み／読み出しを行うメモリセルにアクセスするためのアドレス信号をデコードするＹデコーダ１１５及びＸデコーダ１１６とを備えている。なお、センスアンプ１１２には、ライトアンプ１１４及びリードアンプ１１３とメモリセルアレイ１１１の各ビット線ＢＬとを接続するための不図示のスイッチを備えている。

周辺回路部１０２は、ライトアンプ１１４に入力するライトデータ、及びリードアンプ１１３から出力されたリードデータをそれぞれ一時的に保持するＦＩＦＯメモリ１２１，１２２と、外部から供給されるシステムクロックＣＬＫから半導体記憶装置を所定のタイミングで動作させるための各種タイミング信号を生成するタイミング発生回路１２３と、半導体記憶装置を所定の動作モードに設定するために外部から供給される各種制御コマンドをデコードするコマンドデコーダ１２４と、タイミング発生回路１２３及びコマンドデコーダ１２４の出力信号にしたがってメモリセルアレイ１１１からのデータ読み出し動作を制御するリード系制御回路１２５と、タイミング発生回路１２３及びコマンドデコーダ１２４の出力信号にしたがってメモリセルアレイ１１１に対するデータ書き込み動作を制御するライト系制御回路１２６と、外部から供給されるアドレス信号を一時的に保持するラッチ回路１２８と、リフレッシュ動作を制御するためのリフレッシュカウンタ１２９と、タイミング発生回路１２３及びコマンドデコーダ１２４の出力信号にしたがってメモリセルアレイ１１１のＹ（カラム）系に対するアクセス動作を制御するＹ系制御回路１３０と、タイミング発生回路１２３及びコマンドデコーダ１２４の出力信号にしたがってメモリセルアレイ１１１のＸ（ロウ）系に対するアクセス動作を制御するＸ系制御回路１３１と、メモリセルの不良発生時にそのメモリセルを予備のメモリセルに切り換える、Ｙ系で用いられるプリデコーダ救済回路１３２及びＸ系で用いられるプリデコーダ救済回路１３３とを有する構成である。

システムクロックＣＬＫ（／ＣＬＫ）、制御コマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ等）、及びアドレス信号Ａｄｄは、バッファ回路である入力回路１３４₁〜１３４₃を介して周辺回路部１０２にそれぞれ供給される。また、メモリセルアレイ１１１に書き込むデータ（ライトデータ）は入力回路１３４₄を介してＦＩＦＯメモリ１２１に供給され、メモリセルアレイ１１１から読み出されたデータはバッファ回路である出力回路１３５₁を介して外部に出力される。同様に外部から供給されるＤＱＳ信号は入力回路１３４₅を介して周辺回路部１０２に供給され、リード系制御回路１２５で生成されたＤＱＳ信号は出力回路１３５₂を介して外部に出力される。

なお、ＤＤＲ−ＳＤＲＡＭは、複数のＦＩＦＯメモリに保持されたライトデータをまとめてライトアンプへ転送する、いわゆるプリフェッチメモリである。このようなプリフェッチメモリでは、例えば、バースト長＝４、プリフェッチ数＝４の場合、１回のライトコマンドで４つのライトデータが連続して入力され、４つのライトデータがまとめてＦＩＦＯメモリからライトデータへ転送される。また、バースト長＝８、プリフェッチ数＝４の場合、１回のライトコマンドで８つのライトデータが連続して入力され、４つのライトデータ毎にまとめて（プリフェッチ数単位で）ＦＩＦＯメモリからライトデータへ転送される。

したがって、図５には図示されないが、ＦＩＦＯメモリ１２１，１２２はライトデータ及びリードデータのビット毎（８，１６，３２ビット等）にそれぞれ設けられ、ライトアンプ１１４及びリードアンプ１１３はライトデータ及びリードデータの各ビットに対してそれぞれプリフェッチ数（２、４等）だけ設けられる。

よって、ＦＩＦＯメモリ１２１，１２２とライトアンプ１１４及びリードアンプ１１３間は、ライトデータ及びリードデータのビット数にプリフェッチ数を乗算した数のＧＩＯ線によってそれぞれ接続され、ライトアンプ１１４及びリードアンプ１１３とメモリセルアレイ１１１間は、ライトデータ及びリードデータのビット数にプリフェッチ数を乗算した数のＬＩＯ線によってそれぞれ接続される。

このような構成において、次に図５に示した第１従来例の半導体記憶装置のデータ書き込み／読み出し動作について図６を用いて説明する。

図６は図５に示した半導体記憶装置の動作を示すタイミングチャートである。なお、図６は、ライトレーテンシー＝１、リードレーテンシー＝２、バースト長＝４、及びプリフェッチ数＝４のデータ書き込み／読み出し動作を示している。

第１従来例の半導体記憶装置は、メモリセルアレイ１１１に対するデータの書き込み動作及び読み出し動作を全てシステムクロックＣＬＫに同期して制御する構成である。

第１従来例の半導体記憶装置にデータを書き込む場合、図６に示すようにＤＱＳ信号の立ち上がりエッジ及び立下りエッジにそれぞれ同期して順次入力された複数のライトデータ（ＤＱ）は、ＦＩＦＯメモリ１２１で並列なデータに変換されると共に一旦保持され、データ入力完了（プリフェッチ数）後の最初のシステムクロックＣＬＫ（ＣＬＫ＝３）の立ち上がりエッジに同期してライトアンプ１１４へそれぞれ転送される（ＧＩＯ）。なお、図６のＧＩＯはライトデータ＃０〜＃３が並列に転送される様子を示している。

また、外部からの制御コマンドにより半導体記憶装置がライトモード（ＷＲＩＴ）に設定されると、コマンドデコーダ１２４で生成されたデータの書き込みを指示するライトコマンドがＹ系制御回路１３０に供給されると共に、上記ライトアンプ１１４に対するライトデータの転送タイミングと同じシステムクロックＣＬＫの立ち上がりエッジ（図６ではＣＬＫ＝３）で、タイミング発生回路１２３により生成されたタイミング信号がＹ系制御回路１３０に供給される。

Ｙ系制御回路１３０は、書き込みアドレスに対応するライトアンプ１１４とビット線ＢＬとを接続するために、上記タイミング信号に基づいてセンスアンプ１１２内に有する不図示のスイッチを制御するための制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹＰＬＳＴはタイミング信号の入力から所定時間だけ遅延されて出力される。また、制御信号ＣＹＰＬＳＴは、プリデコーダ救済回路１３２によるプリデコード処理及び不良メモリセルの救済処理でも用いられる。

Ｙデコーダ１１５は、プリデコーダ救済回路１３２を介してＹ系制御回路１３０から送信された制御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスのデコード結果に対応するセンスアンプ１１２内の各スイッチをそれぞれＯＮさせるための起動信号ＹＳを出力する。

このとき、ライトアンプ１１４は、ライト系制御回路１２６で生成された制御信号に同期して、ＦＩＦＯメモリ１２１から転送されたライトデータに基づき、メモリセルに対するデータの書き込みに必要な電圧である書き込み電圧を出力する（ＬＩＯ）。ライトアンプ１１４から出力された書き込み電圧は、センスアンプ１１２内のスイッチを介してメモリセルアレイ１１１内の各ビット線ＢＬに供給され、デコード結果に対応するメモリセルにライトデータがそれぞれ書き込まれる。

一方、第１従来例の半導体記憶装置からデータを読み出す場合、外部からの制御コマンドにより半導体記憶装置がリードモード（ＲＥＡＤ）に設定されると、コマンドデコーダ１２４で生成されたデータの読み出しを指示するリードコマンド、及びタイミング発生回路１２３で生成されたタイミング信号がシステムクロックＣＬＫの立ち上がりエッジでそれぞれＹ系制御回路１３０に供給される。

Ｙ系制御回路１３０は、読み出しアドレスに対応するリードアンプ１１３とビット線ＢＬとを接続するために、上記タイミング信号に基づいてセンスアンプ１１２内に有する不図示のスイッチを制御するための制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹＰＬＳＴはタイミング信号の入力から所定時間だけ遅延されて出力される。

Ｙデコーダ１１５は、プリデコーダ救済回路１３２を介してＹ系制御回路１３０から送信された制御信号ＣＹＰＬＳＴにしたがって読み出しアドレスのデコード結果に対応するセンスアンプ１１２内の各スイッチをそれぞれＯＮさせるための起動信号ＹＳを出力する。

リードアンプ１１３は、リード系制御回路１２５で生成された制御信号に同期してセンスアンプ１１２で検出されたメモリセルアレイ１１１内のデータをそれぞれ読み込み、ＦＩＦＯメモリ１２２へ転送する。ＦＩＦＯメモリ１２２は、リードアンプ１１３から転送されたリードデータを出力回路１３５₁を介して出力端子ＤＱから外部に出力する。

（第２従来例）
図７は第２従来例の半導体記憶装置の構成を示すブロック図である。

図７に示すように、第２従来例の半導体記憶装置は、ライト系制御回路２２６にＤＱＳ信号が供給され、ライトデータを一時的に保持するＦＩＦＯメモリ２２１、ライトアンプ２１４、及びＹ系制御回路２３０がそれぞれライト系制御回路２２６の出力信号で制御される点が第１従来例の半導体記憶装置と異なっている。その他の構成は第１従来例と同様であるため、その説明は省略する。

図８は図７に示した半導体記憶装置の動作を示すタイミングチャートである。なお、図８は、図６と同様に、ライトレーテンシー＝１、リードレーテンシー＝２、バースト長＝４、及びプリフェッチ数＝４のデータ書き込み／読み出し動作を示している。

第２従来例の半導体記憶装置は、メモリ部に対するデータの書き込み動作を全てＤＱＳ信号に同期して制御し、データの読み出し動作を全てシステムクロックＣＬＫに同期して制御する構成である。

第２従来例の半導体記憶装置にデータを書き込む場合、図８に示すようにＤＱＳ信号の立ち上がりエッジ及び立下りエッジにそれぞれ同期して順次入力された複数のライトデータ（ＤＱ）は、ＦＩＦＯメモリ２２１で並列なデータに変換されると共に一旦保持され、プリフェッチ数毎の最終のライトデータと共に入力されるＤＱＳ信号の立ち下がりエッジに同期してプリフェッチ数単位でライトアンプ２２４へそれぞれ転送される（ＧＩＯ）。なお、図８のＧＩＯはライトデータ＃０〜＃３が並列に転送される様子を示している。

また、外部からの制御コマンドにより半導体記憶装置がライトモード（ＷＲＩＴ）に設定されると、コマンドデコーダで生成されたデータの書き込みを指示するライトコマンドがＹ系制御回路２３０に供給されると共に、上記ライトアンプ２１４に対するライトデータの転送タイミングと同じＤＱＳ信号の立ち下がりエッジで、タイミング発生回路２２３により生成されたタイミング信号がＹ系制御回路２３０に供給される。Ｙ系制御回路２３０は、書き込みアドレスに対応するライトアンプ２１４とビット線ＢＬとを接続するために、上記タイミング信号に基づいてセンスアンプ２１２内に有する不図示のスイッチを制御するための制御信号ＣＹＰＬＳＴを出力する。なお、制御信号ＣＹＰＬＳＴはタイミング信号の入力から所定時間だけ遅延されて出力される。また、制御信号ＣＹＰＬＳＴは、プリデコーダ救済回路２３２によるプリデコード処理及び不良メモリセルの救済処理でも用いられる。

Ｙデコーダ２１５は、プリデコーダ救済回路２３２を介してＹ系制御回路２３０から送信された制御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスのデコード結果に対応するセンスアンプ２１２内の各スイッチをそれぞれＯＮさせるための起動信号ＹＳを出力する。

このとき、ライトアンプ２１４は、ライト系制御回路２２６で生成された制御信号に同期して、ＦＩＦＯメモリ２２１から転送されたライトデータに基づき、メモリセルに対するデータの書き込みに必要な電圧である書き込み電圧を出力する（ＬＩＯ）。ライトアンプ２１４から出力された書き込み電圧は、センスアンプ２１２内のスイッチを介してメモリセルアレイ２１１内の各ビット線ＢＬに供給され、デコード結果に対応するメモリセルにライトデータがそれぞれ書き込まれる。

なお、第２従来例の半導体記憶装置からデータを読み出す場合は、第１従来例と同様にシステムクロックＣＬＫに同期して制御されるため、ここではその説明を省略する。
（第３従来例）
図９は第３従来例の半導体記憶装置の構成を示すブロック図である。

なお、図９に示す第３従来例の半導体記憶装置は特開２０００−３３９９５７号公報に記載された構成である。

図９に示すように、第３従来例の半導体記憶装置は、入力バッファ３１１〜３１６、ラッチ回路３１７、カラムアドレスラッチ３１８、カウンタ３１９、モードセットレジスタ３２０、カラムプリデコーダ３２１、ライト制御クロック発生回路３２２、ライトドライバ（ＷＤ）３２３、メモリセルアレイ３２４、カラムデコーダ３２５、及びロウデコーダ３２６を有する構成である。

ここで、入力バッファ３１１〜３１６は第１，２従来例の入力回路に相当し、ラッチ回路３１７は第１，２従来例のＦＩＦＯメモリに相当し、カラムアドレスラッチ３１８及びカウンタ３１９は第１，２従来例のラッチ回路に相当する。また、モードセットレジスタ３２０は第１，２従来例のコマンドデコーダに相当し、カラムプリデコーダ３２１は第１，２従来例のプリデコーダ救済回路に相当し、ライト制御クロック発生回路３２２はライト系制御回路に相当する。さらに、ライトドライバ（ＷＤ）３２３は第１，２従来例のライトアンプに相当し、カラムデコーダ３２５は第１，２従来例のＹデコーダに相当し、ロウデコーダ３２６は第１，２従来例のＸデコーダに相当する。したがって、これらの構成の詳細な説明は省略する。

次に図９に示した第３従来例の半導体記憶装置のデータ書き込み動作について図１０を用いて説明する。なお、上記特開２０００−３３９９５７号公報では、データの書き込み動作のうち、後述するライトドライバ３２３から複数のライトデータが並列に出力される動作、及びセンスアンプ内の各スイッチを駆動する動作が記載されていないが、これらの動作は当業者であれば周知の技術であるため、以下ではこのような動作を前提として説明する。また、特開２０００−３３９９５７号公報では、データの読み出し動作については何ら記載されていないため、以下ではその説明を省略する。

図１０は図９に示した半導体記憶装置の動作を示すタイミングチャートである。なお、図１０は、ライトレーテンシー＝１、リードレーテンシー＝２、バースト長＝４、及びプリフェッチ数＝４のデータ書き込み／読み出し動作を示している。

第３従来例の半導体記憶装置は、ラッチ回路３１７で保持されたライトデータをバースト入力時のＤＱＳ信号に同期してライトドライバ３２３へ順次転送し、ライトドライバ３２３からメモリセルアレイ３２４に対するデータ転送をシステムクロックＣＬＫで制御する構成である。

第３従来例の半導体記憶装置にデータを書き込む場合、図１０に示すように外部から入力されたライトデータ（ＤＱ）は、ラッチ回路３１７に一旦取り込まれた後、バースト入力時のＤＱＳ信号の立ち上がりエッジ及び立ち下りエッジにそれぞれ同期してライトドライバ３２３へ順次転送される（ＷＤｎ：第１、第２従来例のＧＩＯに相当）。

また、外部からの制御コマンドにより半導体記憶装置がライトモード（ＷＲＩＴ）に設定されると、データの書き込みを指示するライトコマンドがモードセットレジスタ３２０で生成され、カラムデコーダ３２５に供給される。カラムデコーダ３２５は、システムクロックＣＬＫから生成されたタイミング信号に基づいて書き込みアドレスのデコード結果に対応する不図示のセンスアンプ内の各スイッチをＯＮさせるための起動信号ＹＳを出力する。

このとき、ライトドライバ３２３は、ライト制御クロック発生回路３２２で生成された制御信号に同期して、ラッチ回路３１７から転送された複数のライトデータに基づき、メモリセルに対するデータの書き込みに必要な電圧である書き込み電圧を各ライトデータ毎に並列に出力する（ＬＩＯ）。ライトドライバ３２３から出力された書き込み電圧は、不図示のセンスアンプ内のスイッチを介してメモリセルアレイ３２４内の各ビット線ＢＬに供給され、デコード結果に対応するメモリセルＭＣにライトデータがそれぞれ書き込まれる。

上記したような従来の半導体記憶装置のうち、第１従来例の半導体記憶装置は、データの書き込み動作及び読み出し動作が全てシステムクロックＣＬＫに同期して制御されるため、タイミングが変動することによる誤動作の可能性が少なく、確実に動作することが期待できる。

しかしながら、第１従来例の半導体記憶装置では、各構成素子の高速化や配線容量等を減少することでしか、データの書き込み動作や読み出し動作の高速化が実現できないという問題がある。近年の半導体記憶装置を有するシステムでは、ＣＰＵの高速化が進んだ結果、半導体記憶装置に対するアクセス時間がシステムの処理速度を左右してしまう。したがって、データの書き込み動作や読み出し動作の高速化は半導体記憶装置に要求される重要な性能となっている。

一方、第２従来例の半導体記憶装置では、１回のライトコマンドでバースト入力されるライトデータのうち、プリフェッチ数毎の最終のライトデータと共に入力されるＤＱＳ信号の立ち下がりエッジに同期してＦＩＦＯメモリからライトアンプへライトデータが転送されるため、第１従来例の半導体記憶装置に比べてｔＤＳ（システムクロックＣＬＫに対するＤＱＳ信号のセットアップ時間、図６及び８参照）分だけライトデータをＦＩＦＯメモリからライトアンプへ高速に転送できる。

しかしながら、上述したようにＪＥＤＥＣ規格ではＤＱＳ信号がシステムクロックＣＬＫとのスキュー（ｔＤＳ／ｔＤＳＨ：図６及び図８参照）及びパルス幅でしか規定されていないため、ＤＱＳ信号の周期がシステムクロックＣＬＫと異なってしまうケースがある。このような場合、Ｙデコーダから出力される起動信号ＹＳのパルス幅等が半導体記憶装置の最小動作クロックレートｔＣＫｍｉｎ以下となる可能性があるため、後述するＬＩＯ線のイコライズ時間を確保することができなくなる。

また、第２従来例の半導体記憶装置では、図８に示すようにプリフェッチ数のライトデータの入力完了直後にリードモード（ＲＥＡＤ）へ切り換わった場合に、ライトデータがＦＩＦＯメモリからライトアンプへ既に転送されているため、ライトコマンドにより生成された起動信号ＹＳの出力を停止しないとデータの書き込み動作と読み出し動作とを同時に実行するマルチ動作となってしまう。起動信号ＹＳの出力は図８に示したｔＤＳ以内に停止させる必要があるが、ＤＱＳ信号に同期して生成される起動信号ＹＳをシステムクロックＣＬＫに同期して生成されるリードコマンドを用いてｔＤＳ以内に停止させる制御は困難であるため、データを書き込むための制御信号とデータを読み出すための制御信号が衝突してしまう。

第３従来例の半導体記憶装置は、上記第１従来例と第２従来例の問題点を解決するための一構成例を提案したものであり、第２従来例の半導体記憶装置と同様に、ＤＱＳ信号に同期してラッチ回路（ＦＩＦＯメモリ）からワードドライバ（ライトアンプ）へライトデータを転送し、第１従来例と同様に起動信号ＹＳ及びワードドライバからのライトデータの出力タイミングをシステムクロックＣＬＫに同期させる構成である。このような構成にすることで、ワードドライバに対するライトデータの高速転送を実現すると共にＤＱＳ信号の周期変動による誤動作の防止を図っている。

しかしながら、第３従来例の半導体記憶装置では、図１０に示すようにライトデータがバースト入力時のＤＱＳ信号に同期して順次ライトアンプへ転送されるため、システムクロックＣＬＫの周波数が高い近年の半導体記憶装置ではライトデータをＦＩＦＯメモリからライトアンプに転送することができないという問題がある。

通常、ライトアンプはメモリセルアレイの近傍に配置され、ＦＩＦＯメモリは入出力端子近傍に配置されるため、ライトアンプとＦＩＦＯメモリ間の配線（ＧＩＯ線）が非常に長くなる。ＧＩＯ線は半導体記憶装置内の配線のうち最も重い負荷となる配線となるため、このようなＧＩＯ線を用いて高速クロックに同期してデータを転送することは困難である。また、第３従来例の半導体記憶装置では、直列に入力された複数のライトデータをライトアンプの出力で並列データに変換する必要があるため、ライトアンプの回路規模が大きくなるという問題もある。

なお、第１従来例〜第３従来例では、以下に記載するＬＩＯ線のイコライズ時間を十分に確保する必要がある。

近年の半導体記憶装置では、記憶容量の増大に伴ってメモリセルアレイの規模（ビット数）が大きくなり、ビット線とリードアンプ及びライトアンプを接続するＬＩＯ線等の配線長及び負荷が増大し、ＬＩＯ線駆動時の立ち上がり時間及び立ち下がり時間が長くなる傾向にある。半導体記憶装置の最小動作クロックレートｔＣＫｍｉｎは、ライトデータによって変位したＬＩＯ線の電位が元に戻るまでのイコライズ時間に依存し、例えば、図６に示すように、ライトデータの入力完了後にリードモードへ切り換わった場合に、ライトデータにしたがって変位したＬＩＯ線の電位が元に戻る前にデータが読み出されると、ＬＩＯ線に残留した電位のためにセンスアンプで検出された電圧をリードアンプで正しいデータに判定することができなくなる。したがって、書き込み動作の直後に読み出し動作に移行する場合はＬＩＯ線のイコライズ時間を十分に確保する必要がある。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、データの書き込み動作の高速化を実現した半導体記憶装置を提供することを目的とする。

上記目的を達成するため本発明の半導体記憶装置は、外部から供給されるシステムクロック信号及びデータストローブ信号を用いてデータの書き込み及び読み出し動作が制御される半導体記憶装置であって、
複数のＦＩＦＯメモリと、
前記ＦＩＦＯメモリから複数のＧＩＯ線を介して並列転送されたライトデータに基づき、該ライトデータをメモリセルに書き込むための複数のライトアンプと、
前記メモリセルに格納されたリードデータを読み込み、該リードデータを前記ＦＩＦＯメモリへ前記複数のＧＩＯ線を介して並列転送する複数のリードアンプと、
前記半導体記憶装置がライトコマンドを受信したとき、前記ＦＩＦＯメモリが、外部から順次入力された複数の前記ライトデータを並列なデータに変換した後、前記データストローブ信号と該ライトコマンドとに基づいて前記ライトアンプに前記ライトデータを並列転送するように前記ＦＩＦＯメモリを制御する第２のライト系制御回路と、
前記半導体記憶装置が前記ライトコマンドを受信したとき、前記ライトアンプが、前記システムクロック信号と該ライトコマンドとに基づいて前記ライトデータをメモリセルに書き込むように前記ライトアンプを制御する第１のライト系制御回路と、
前記半導体記憶装置がリードコマンドを受信したとき、前記リードアンプが、前記システムクロック信号と該リードコマンドとに基づいて前記メモリセルに格納された前記リードデータを読み込むように前記リードアンプを制御するリード系制御回路と、
を有することを特徴とする。

本発明によれば、ＦＩＦＯメモリからライトアンプへのライトデータの転送をデータストローブ信号で制御することによりシステムクロックに対するデータストローブ信号のセットアップ時間分だけライトデータをライトアンプへ高速に転送することが可能になる。

また、ライトアンプとライトデータを書き込むアドレスに対応するメモリセルに繋がるビット線とを接続するためのスイッチを、システムクロックに同期するタイミング信号に対して遅延させること無く駆動することで、ライトアンプとメモリセル間を繋ぐＬＩＯ線のイコライズ時間を十分に確保することができる。

したがって、従来の半導体記憶装置よりもデータの書き込み動作を高速化できる。特にライトコマンド及びリードコマンドがそれぞれシステムクロックに同期して制御されるため、書き込み動作の直後に読み出し動作に移行する場合でも誤動作することなくデータの読み出しが行える。

さらに、バースト入力されたライトデータをＦＩＦＯメモリからライトアンプへプリフェッチ数単位で並列に転送することで、システムクロックの周波数が高くてもライトデータをライトアンプへ確実に転送できるため、データ書き込み時の誤動作及びライトデータの破壊が防止される。

次に本発明について図面を用いて説明する。

図１は本発明の半導体記憶装置の一構成例を示すブロック図であり、図２は図１に示した第１のライト系制御回路、第２のライト系制御回路、及びライトアンプの一構成例を示す回路図である。また、図３は図１に示したＹ系制御回路の一構成例を示す回路図である。

図１に示すように、本発明の半導体記憶装置は、データが格納されるメモリ部１と、メモリ部１に対するデータの書き込み／読み出し動作を制御する周辺回路部２と、メモリ部１及び周辺回路部２に供給する種々の電源電圧を生成する内部電圧発生回路３とを有する構成である。

メモリ部１は、格子状に配列された複数のメモリセルから構成されるメモリセルアレイ１１と、メモリセルに格納されたデータを読み出すためのセンスアンプ１２及びリードアンプ１３と、メモリセルにデータを書き込むためのライトアンプ１４と、データの書き込み／読み出しを行うメモリセルにアクセスするためのアドレス信号をデコードするＹデコーダ１５及びＸデコーダ１６とを有する構成である。なお、センスアンプ１２には、ライトアンプ１４及びリードアンプ１３とメモリセルアレイ１１の各ビット線ＢＬとを接続するための不図示のスイッチを備えている。

周辺回路部２は、ライトアンプ１４に供給するライトデータ、及びリードアンプ１３から出力されたリードデータをそれぞれ一時的に保持するＦＩＦＯメモリ２１，２２と、外部から供給されるシステムクロックＣＬＫから半導体記憶装置を所定のタイミングで動作させるための各種タイミング信号を生成するタイミング発生回路２３と、半導体記憶装置を所定の動作モードに設定するために外部から供給される各種制御コマンドをデコードするコマンドデコーダ２４と、タイミング発生回路２３及びコマンドデコーダ２４の出力信号にしたがってメモリセルアレイ１１からのデータ読み出し動作を制御するリード系制御回路２５と、タイミング発生回路２３及びコマンドデコーダ２４の出力信号にしたがってライトアンプ１４の動作を制御する第１のライト系制御回路２６と、ＤＱＳ信号及びコマンドデコーダ２４の出力信号にしたがってＦＩＦＯメモリ２１のデータ出力タイミングを制御する第２のライト系制御回路２７と、外部から供給されるアドレス信号を一時的に保持するラッチ回路２８と、リフレッシュ動作を制御するためのリフレッシュカウンタ２９と、タイミング発生回路２３及びコマンドデコーダ２４の出力信号にしたがってメモリセルアレイ１１のＹ（カラム）系に対するアクセスを制御するＹ系制御回路３０と、タイミング発生回路２３及びコマンドデコーダ２４の出力信号にしたがってメモリセルアレイ１１のＸ（ロウ）系に対するアクセスを制御するＸ系制御回路３１と、メモリセルの不良発生時にそのメモリセルを予備のメモリセルに切り換える、Ｙ系で用いられるプリデコーダ救済回路３２及びＸ系で用いられるプリデコーダ救済回路３３とを有する構成である。

システムクロックＣＬＫ（／ＣＬＫ）、制御コマンド（／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ等）、及びアドレス信号Ａｄｄは、バッファ回路である入力回路３４₁〜３４₃を介して周辺回路部２にそれぞれ供給される。また、メモリセルアレイ１１に書き込むデータ（ライトデータ）は入力回路３４₄を介してＦＩＦＯメモリ２１に供給され、メモリセルアレイ１１から読み出されたデータはバッファ回路である出力回路３５₁を介して外部に出力される。同様に、外部から供給されるＤＱＳ信号は入力回路３４₅を介して周辺回路部２に供給され、リード系制御回路２５で生成されたＤＱＳ信号は出力回路３５₂を介して外部に出力される。

なお、本実施形態の半導体記憶装置は、第１従来例〜第３従来例と同様にプリフェッチ方式のメモリであるため、図１には図示されないが、ＦＩＦＯメモリ２１，２２はライトデータ及びリードデータのビット毎（８，１６，３２ビット等）にそれぞれ設けられ、ライトアンプ１４及びリードアンプ１３はライトデータ及びリードデータの各ビットに対してそれぞれプリフェッチ数（２、４等）だけ設けられる。

よって、ＦＩＦＯメモリ２１，２２とライトアンプ１４及びリードアンプ１３間は、ライトデータ及びリードデータのビット数にプリフェッチ数を乗算した数のＧＩＯ線によってそれぞれ接続され、ライトアンプ１４及びリードアンプ１３とメモリセルアレイ１１間は、ライトデータ及びリードデータのビット数にプリフェッチ数を乗算した数のＬＩＯ線によってそれぞれ接続される。

図２に示すように、第１のライト系制御回路２６及び第２のライト系制御回路２７は、それぞれ論理ゲートによって構成される。

第１のライト系制御回路２６は、コマンドデコーダ２４で生成されたライトコマンドＭＤＷＲＴに基づき、システムクロックＣＬＫに同期して、ライトアンプ１４からライトデータに対応する書き込み電圧を出力させるためのゲート信号を生成する。

また、第２のライト系制御回路２７は、ＦＩＦＯメモリ２１で保持されたライトデータをＤＱＳ信号に同期してライトアンプ１４へ転送させるためのゲート信号を生成する。

なお、図２は、複数のＦＩＦＯメモリ２１及びライトアンプ１４のうち、１ビット分のライトデータを処理するための回路のみを記載している。また、図２はバースト入力されたライトデータをプリフェッチ数の並列データに変換するためのシリアル−パラレル変換回路を省略した構成を示している。

図３に示すように、Ｙ系制御回路３０は、入力信号を一時的に保持するラッチ回路と、所定時間だけ信号を遅延させるディレイ回路と、複数の論理ゲートとを有する構成である。ＭＤＣＡＴはタイミング発生回路２３から供給される、カラム系（Ｙ系）の動作タイミングを決定するタイミング信号である。また、ＭＤＲＤＴはコマンドデコーダ２４から供給されるリードコマンドであり、ＭＤＷＲＴはコマンドデコーダ２４から供給されるライトコマンドであり、ＣＹＰＬＳＴはＹ系制御回路３０からプリデコーダ救済回路３２を介してＹデコーダ１５に供給される制御信号である。

本実施形態のＹ系制御回路３０では、データ読み出し時には、従来と同様に、ｔＲＣＤｍｉｎ（アクティブコマンドの入力からリードコマンドＭＤＲＤＴあるいはライトコマンドが受け付け可能になるまでの時間）を考慮して、タイミング信号ＭＤＣＡＴの受信から所定時間だけ遅延させて制御信号ＣＹＰＬＳＴを出力する。一方、データ書き込み時には、タイミング信号ＭＤＣＡＴの受信から遅延させることなく制御信号ＣＹＰＬＳＴを出力する。なお、データ読み出し時、Ｙ系制御回路３０には、コマンドデコーダ２４で生成されたリードコマンドＭＤＲＤＴが供給された後、タイミング発生回路２３で生成されたタイミング信号ＭＤＣＡＴが供給される。また、データ書き込み時、Ｙ系制御回路３０には、コマンドデコーダ２４で生成されたライトコマンドＭＤＷＲＴが供給された後、例えば、バースト入力されるライトコマンドのうち、プリフェッチ数毎の最終のライトデータと共に入力されるＤＱＳ信号に同期して、タイミング信号ＭＤＣＡＴがタイミング発生回路２３から供給される。

一般に、データ書き込み時には、ライトモードに設定されてからライトデータがメモリセルに実際に書き込まれるまでにライトレーテンシー及びライトデータの入力時間があるため（本実施形態ではシステムクロックＣＬＫで３周期以上）、データ読み出し時のようにｔＲＣＤｍｉｎを考慮する必要はなく、制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴに対して遅延させることなく出力することが好ましい。

しかしながら、上述した第１従来例の半導体記憶装置では、ＦＩＦＯメモリからライトアンプへのデータ転送動作を含むデータ書き込み動作が全てシステムクロックＣＬＫに同期して制御されるため、図６で示したようにライトアンプにライトデータが転送されてから制御信号ＣＹＰＬＳＴが出力されるまでの間隔が短く、制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴに対して遅延させずに出力すると、入力データが確立しないうちにライトアンプが動作する可能性がある。すなわち、第１従来例の構成では、制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴから遅延させずに出力すると、ライトデータが破壊されるおそれがあった。

なお、第２従来例の半導体記憶装置は、データの読み出し動作がシステムクロックＣＬＫで制御され、データの書き込み動作がＤＱＳ信号で制御される構成であるため、データ書き込み時にタイミング信号ＭＤＣＡＴに対して制御信号ＣＹＰＬＳＴを所定時間だけ遅延させる、図３に示したＹ系制御回路３０を適用することができない比較対象外の構成である。また、第３従来例の半導体記憶装置は、データ読み出し時の制御方法が不明であるため、第２従来例と同様に図３に示したＹ系制御回路３０を適用することができない比較対象外の構成である。

本実施形態では、後述するようにライトデータをＤＱＳ信号に同期してＦＩＦＯメモリ２１からライトアンプ１４へ転送させるため、第１従来例に比べてｔＤＳだけライトデータがライトアンプへ早く転送される。したがって、制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴに対して遅延させずに出力しても、ライトアンプ１４で入力データの確立に必要な時間を十分に確保することができる。

このように本実施形態では、データ書き込み時の制御信号ＣＹＰＬＳＴの遅延を無くすことができるため、起動信号ＹＳの出力タイミング及びライトアンプ１４からのライトデータの出力タイミングを、第１従来例及び第２従来例に比べてそれぞれ早めることができる。

次に、図１に示した半導体記憶装置のデータ書き込み動作及びデータ読み出し動作について図４を用いて説明する。

図４は図１に示した半導体記憶装置の動作を示すタイミングチャートである。なお、図４は、ライトレーテンシーＷＬ＝１、リードレーテンシーＲＬ＝２、バースト長＝４、及びプリフェッチ数＝４のデータ書き込み／読み出し動作を示している。また、制御信号ＣＹＰＬＳＴ、起動信号ＹＳ、及びＬＩＯの破線は本発明の半導体記憶装置の制御方法を用いない場合（タイミング信号ＭＤＣＡＴに対して制御信号ＣＹＰＬＳＴを遅延させない場合）の波形をそれぞれ示している。

本実施形態の半導体記憶装置は、ＦＩＦＯメモリ２１からライトアンプ１４へのデータ転送をＤＱＳ信号で制御し、Ｙ系制御回路３０及びライトアンプ１４からメモリセルアレイ１１へのデータ転送をそれぞれシステムクロックＣＬＫで制御する構成である。

図１に示した半導体記憶装置にデータを書き込む場合、図４に示すようにＤＱＳ信号の立ち上がりエッジ及び立下りエッジにそれぞれ同期して順次入力された複数のライトデータ（ＤＱ）の各ビットデータは、ＦＩＦＯメモリ２１で並列なデータに変換されると共に一旦保持され、第２のライト系制御回路２７で生成された制御信号にしたがって、１回のライトコマンドでバースト入力されるライトデータのうち、プリフェッチ数毎の最終のライトデータと共に入力されるＤＱＳ信号の立ち下がりエッジでライトアンプ２４へそれぞれ転送される（ＧＩＯ）。

このとき本実施形態ではプリフェッチ数分のライトデータの各ビットデータがＦＩＦＯメモリ２１からライトアンプ２４へ並列に転送されるため、第３従来例のように負荷として重いＧＩＯ線を介した高速なデータ転送が不要であり、ライトデータをＦＩＦＯメモリ２１からライトアンプ２４へ確実に転送することができる。

外部からの制御コマンドにより半導体記憶装置がライトモード（ＷＲＩＴ）に設定されると、コマンドデコーダ２４で生成されたデータの書き込みを指示するライトコマンドがＹ系制御回路３０に供給されると共に、タイミング発生回路２３で生成されたタイミング信号ＭＤＣＡＴが、例えば、プリフェッチ数のライトデータ入力完了後の次の周期のシステムクロックＣＬＫ（図４ではＣＬＫ＝３）の立ち上がりエッジでＹ系制御回路３０に供給される。なお、Ｙ系制御回路３０にタイミング信号ＭＤＣＡＴを供給するタイミングは、プリフェッチ数のライトデータ入力完了後の次の周期のシステムクロックＣＬＫの立ち上がりエッジである必要はなく、プリフェッチ数のライトデータ入力完了後から所定周期後のシステムクロックＣＬＫの立ち上がり（または立ち下がり）エッジであってもよい。

Ｙ系制御回路３０は、書き込みアドレスに対応するライトアンプ１４とビット線ＢＬとを接続するために、タイミング信号ＭＤＣＡＴに基づいてセンスアンプ１１２内に有する不図示のスイッチを制御するための制御信号ＣＹＰＬＳＴを出力する。このとき本実施形態では上述したように制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴに対して遅延させずに出力する。なお、制御信号ＣＹＰＬＳＴは、プリデコーダ救済回路３２によるプリデコード処理及び不良メモリセルの救済処理でも用いられる。

Ｙデコーダ１５は、プリデコーダ救済回路３２を介してＹ系制御回路３０から送信された制御信号ＣＹＰＬＳＴにしたがって、書き込みアドレスのデコード結果に対応するセンスアンプ１２内の各スイッチをそれぞれＯＮさせるための起動信号ＹＳを出力する。

ライトアンプ１４は、第１のライト系制御回路２６で生成された制御信号に同期して、ＦＩＦＯメモリ２１から転送されたライトデータに基づき、メモリセルに対するデータの書き込みに必要な電圧である書き込み電圧を出力する（ＬＩＯ）。ライトアンプ１４から出力された書き込み電圧は、センスアンプ１２内のスイッチを介してメモリセルアレイ１１内の各ビット線ＢＬに供給され、デコード結果に対応するメモリセルにライトデータが書き込まれる。

一方、図１に示した半導体記憶装置からデータを読み出す場合、外部からの制御コマンドにより半導体記憶装置がリードモード（ＲＥＡＤ）に設定されると、コマンドデコーダ２４で生成されたデータの読み出しを指示するリードコマンド、及びタイミング発生回路２３で生成されたタイミング信号がシステムクロックＣＬＫの立ち上がりエッジでそれぞれＹ系制御回路３０に供給される。

Ｙ系制御回路３０は、読み出しアドレスに対応するリードアンプ１３とビット線ＢＬとを接続するために、上記タイミング信号ＭＤＣＡＴに基づいてセンスアンプ１２内に有する不図示のスイッチを制御するための制御信号ＣＹＰＬＳＴを出力する。このとき本実施形態では、上述したように制御信号ＣＹＰＬＳＴをタイミング信号ＭＤＣＡＴに対して所定時間だけ遅延させて出力する。

Ｙデコーダ１５は、プリデコーダ救済回路３２を介してＹ系制御回路３０から送信された制御信号ＣＹＰＬＳＴにしたがって読み出しアドレスのデコード結果に対応するセンスアンプ１２内の各スイッチをそれぞれＯＮさせるための起動信号ＹＳを出力する。

リードアンプ１３は、リード系制御回路２５で生成された制御信号に同期してセンスアンプ１２で検出されたメモリセルアレイ１１内のデータをそれぞれ読み込み、ＦＩＦＯメモリ２２へ転送する。ＦＩＦＯメモリ２２は、リードアンプ１３から転送されたリードデータを出力回路３５₁を介して出力端子ＤＱから外部に出力する。

以上説明したように本実施形態の半導体記憶装置では、ＦＩＦＯメモリ２１からライトアンプ１４へのライトデータの転送をＤＱＳ信号で制御することによりｔＤＳ（システムクロックＣＬＫに対するＤＱＳ信号のセットアップ時間）分だけライトデータをライトアンプ１４へ高速に転送することができる。

また、データ書き込み時のタイミング信号ＭＤＣＡＴに対する制御信号ＣＹＰＬＳＴの遅延を無くし、図４の実線で示すように起動信号ＹＳ及びライトアンプ１４からのライトデータの出力タイミングを早めることで、データ書き込み後のＬＩＯ線のイコライズ時間を十分に確保することができる。したがって、従来の半導体記憶装置よりも高速にデータを書き込むことができる。

また、ライトコマンド及びリードコマンドをそれぞれシステムクロックＣＬＫに同期して制御するため、データ書き込み動作の直後にデータ読み出し動作に移行する場合でも、ライトコマンドにより出力された起動信号ＹＳをリードコマンドで容易に停止させることができる。したがって、データ書き込み動作の直後にデータ読み出し動作に移行する場合でも、データを書き込むための制御信号とデータを読み出すための制御信号とが衝突することがなく、データを確実に読み出すことができる。

さらに、本実施形態の半導体記憶装置では、直列に入力（バースト入力）されたライトデータをＦＩＦＯメモリ２１で並列なデータに変換し、各ライトデータのビットデータをそれぞれ個別のＧＩＯ線を介してライトアンプ１４へ転送するため、システムクロックＣＬＫ周波数が高くてもライトデータをライトアンプ１４へ確実に転送することができる。したがって、データ書き込み時の誤動作及びライトデータの破壊が防止される。

本発明の半導体記憶装置の一構成例を示すブロック図である。 図１に示した第１のライト系制御回路、第２のライト系制御回路、及びライトアンプの一構成例を示す回路図である。 図１に示したＹ系制御回路の一構成例を示す回路図である。 図１に示した半導体記憶装置の動作を示すタイミングチャートである。 第１従来例の半導体記憶装置の構成を示すブロック図である。 図５に示した半導体記憶装置の動作を示すタイミングチャートである。 第２従来例の半導体記憶装置の構成を示すブロック図である。 図７に示した半導体記憶装置の動作を示すタイミングチャートである。 第３従来例の半導体記憶装置の構成を示すブロック図である。 図９に示した半導体記憶装置の動作を示すタイミングチャートである。

符号の説明

１ メモリ部
２ 周辺回路部
３ 内部電圧発生回路
１１ メモリセルアレイ
１２ センスアンプ
１３ リードアンプ
１４ ライトアンプ
１５ Ｙデコーダ
１６ Ｘデコーダ
２１、２２ ＦＩＦＯメモリ
２３ タイミング発生回路
２４ コマンドデコーダ
２５ リード系制御回路
２６ 第１のライト系制御回路
２７ 第２のライト系制御回路
２８ ラッチ回路
２９ リフレッシュカウンタ
３０ Ｙ系制御回路
３１ Ｘ系制御回路
３２、３３ プリデコーダ救済回路
３４₁〜３４₅ 入力回路
３５₁、３５₂ 出力回路

Claims (7)

1. 外部から供給されるシステムクロック信号及びデータストローブ信号を用いてデータの書き込み及び読み出し動作が制御される半導体記憶装置であって、
   複数のＦＩＦＯメモリと、
   前記ＦＩＦＯメモリから複数のＧＩＯ線を介して並列転送されたライトデータに基づき、該ライトデータをメモリセルに書き込むための複数のライトアンプと、
   前記メモリセルに格納されたリードデータを読み込み、該リードデータを前記ＦＩＦＯメモリへ前記複数のＧＩＯ線を介して並列転送する複数のリードアンプと、
   前記半導体記憶装置がライトコマンドを受信したとき、前記ＦＩＦＯメモリが、外部から順次入力された複数の前記ライトデータを並列なデータに変換した後、前記データストローブ信号と該ライトコマンドとに基づいて前記ライトアンプに前記ライトデータを並列転送するように前記ＦＩＦＯメモリを制御する第２のライト系制御回路と、
   前記半導体記憶装置が前記ライトコマンドを受信したとき、前記ライトアンプが、前記システムクロック信号と該ライトコマンドとに基づいて前記ライトデータをメモリセルに書き込むように前記ライトアンプを制御する第１のライト系制御回路と、
   前記半導体記憶装置がリードコマンドを受信したとき、前記リードアンプが、前記システムクロック信号と該リードコマンドとに基づいて前記メモリセルに格納された前記リードデータを読み込むように前記リードアンプを制御するリード系制御回路と、
   を有することを特徴とする半導体記憶装置。
2. 前記ＦＩＦＯメモリから前記ライトアンプへの前記ライトデータの転送は、１回の前記ライトコマンドでバースト入力される前記複数のライトデータのうち、プリフェッチ数毎の最終のライトデータと共に入力される前記データストローブ信号と該ライトコマンドとに基づいて実行されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記システムクロック信号に基づき所望のタイミング信号を生成するタイミング発生回路と、
   外部から供給される複数の制御コマンドをデコードするコマンドデコーダと、
   を備え、
   前記第１のライト系制御回路は、前記タイミング発生回路の出力信号と前記コマンドデコーダの出力信号とにしたがって前記ライトアンプの前記メモリセルへの書き込み動作を制御し、
   前記第２のライト系制御回路は、前記データストローブ信号と前記コマンドデコーダの出力信号とにしたがって前記ＦＩＦＯメモリから前記ライトアンプへの前記ライトデータの転送を制御し、
   前記リード系制御回路は、前記タイミング発生回路の出力信号と前記コマンドデコーダとの出力信号とにしたがって前記リードアンプの前記メモリセルからの前記リードデータの読み込み動作を制御することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記ライトアンプが前記ライトデータを前記メモリセルに書き込むときに書き込みアドレスに対応する前記ライトアンプとビット線とを接続するスイッチを制御し、前記リードアンプが前記メモリセルに格納された前記リードデータを読み込むときに読み出しアドレスに対応する前記リードアンプとビット線とを接続するスイッチを制御する制御信号を生成するＹ系制御回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記Ｙ系制御回路は、
   前記タイミング信号と前記コマンドデコーダの出力信号とに基づいて前記制御信号を出力することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記Ｙ系制御回路は、
   前記ライトアンプが前記ライトデータを前記メモリセルに書き込むときには、前記タイミング信号の受信から遅延させることなく前記制御信号を出力し、前記リードアンプが前記メモリセルに格納された前記リードデータを読み込むときには、前記タイミング信号の受信から所定時間だけ遅延させて前記制御信号を出力することを特徴とする請求項５に記載の半導体記憶装置。
7. 前記Ｙ系制御回路に前記タイミング信号を供給するタイミングが、前記ＦＩＦＯメモリへのプリフェッチ数の前記ライトデータの入力完了から所定周期後の前記システムクロックの立ち上がり又は立ち下がりエッジであることを特徴とする請求項６に記載の半導体記憶装置。

Images