KR100430658B1

KR100430658B1 - Ｃａｓ 레이턴시가 1 동작과 ｃａｓ 레이턴시가 2 이상인동작을 양립시키는 것이 가능한 반도체 기억 장치

Info

Publication number: KR100430658B1
Application number: KR10-2002-0020869A
Authority: KR
Inventors: 야마우치다다아키; 마츠모토준코; 오카모토다케오
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-06-18
Filing date: 2002-04-17
Publication date: 2004-05-10
Also published as: TW561493B; CN1220215C; US6552959B2; DE10217359A1; KR20020096867A; CN1392567A; JP2003007056A; US20020191479A1

Abstract

리피터 회로(30)는 내부 클럭 발생 회로(16)로부터 클럭 신호선 CBL1에 의해 전달된 클럭 신호에 근거하여, CAS 레이턴시가 1이거나 또는 2 이상인지에 따라, 제 1 및 제 2 클럭 신호 중 어느 하나를 출력한다. 제 1 클럭 신호는 외부 클럭 주기 내에서 2회 활성 펄스를 갖는다. 입출력 회로(200.2)는, CAS 레이턴시가 2 이상에서는 제 2 클럭 신호의 활성화에 응답하고, CAS 레이턴시가 1에서는 제 1 클럭 신호 및 이퀄라이즈 신호의 활성화에 응답하여 판독 데이터를 저장한다.

Description

ＣＡＳ 레이턴시가 1 동작과 ＣＡＳ 레이턴시가 2 이상인 동작을 양립시키는 것이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE OPERABLE FOR BOTH OF CAS LATENCIES OF ONE AND MORE THAN ONE}

본 발명은 반도체 기억 장치의 구성에 관한 것으로, 보다 특정적으로는 반도체 기억 장치의 동작 타이밍의 제어 구성에 관한 것이다.

다이나믹형 랜덤 액세스 메모리 (이하, DRAM이라 함) 등의 반도체 기억 장치는 사용되는 시스템, 예를 들면 퍼스널 컴퓨터 등의 동작 속도의 향상에 따라 반도체 기억 장치 자신도 액세스 시간 등의 동작 속도의 향상이 도모되어 왔다.

이러한 동작 속도의 향상을 위한 방법의 하나로서, 예를 들면 반도체 기억 장치가 외부로부터 인가되는 클럭 신호에 동기하여 동작하는, 소위 동기형 반도체 기억 장치가 실용화되어 있다. 예를 들어, 동기형 다이나믹 랜덤 액세스 메모리(이하, SDRAM이라 함) 등이다.

이러한 동기형 반도체 기억 장치에 있어서는, 예를 들면 보드 상에 장착된 복수의 반도체 기억 장치에 대하여, 클럭에 기초를 둔 신호의 판독이나 취입이 실행되기 때문에, 신호의 스큐(skew) 등에 의한 영향을 경감하여 고속 동작을 실현하는 것이 가능해진다.

한편, 최근 예를 들어, 소위 「팜(Palm) 장치」 등의 휴대단말로의 반도체 기억 장치의 용도도 확대하고 있다. 이러한 휴대단말에서는 그것이 배터리에 의해서 동작하기 때문에, 고속 동작도 물론이거니와 또, 저소비 전력성이 강하게 요구된다.

따라서, 휴대단말 등에서 반도체 기억 장치가 사용되는 경우에는, 예를 들어 상술한 바와 같은 고속 동작의 시스템에 대응하여 제조된 반도체 기억 장치이더라도, 반드시 높은 주파수로 동작하는 것은 아닌 경우도 존재한다.

이 경우, 반도체 기억 장치가 상술한 바와 같은 고속 동작에 대응하여, 외부 클럭 신호에 동기해서 동작하는 사양으로 이루어져 있으면, 이 클럭 신호의 주파수가 낮아진 경우에, 불필요하게 반도체 기억 장치의 액세스 시간 등을 저하시켜 버리는 경우가 존재한다.

이하, 이러한 문제점에 대하여 설명한다.

도 17은 종래의 동기형 반도체 기억 장치의 판독 동작을 설명하기 위한 타이밍차트이다.

시각 t1에 있어서, 반도체 기억 장치에 대하여 판독 커맨드 RD가 인가된 것으로 한다.

이 경우, 고속 동작에 대응한 동기형 반도체 기억 장치에서는, 예를 들면 이 판독 커맨드가 인가된 클럭 신호 CLK의 상승 에지로부터 2 클럭 경과후의 시각 t2에 있어서, 데이터 입출력 단자 DQ로부터 데이터 출력이 개시된다. 이와 같이, 판독 커맨드 RD가 인가되고 나서, 판독 데이터가 반도체 기억 장치의 외부로 출력될 때까지의 시간을 「CAS 레이턴시 CL」이라고 부른다. 따라서, 2 클럭 후에 출력되는 경우에는 CAS 레이턴시가 「2」인 경우이다.

또한, 이러한 CAS 레이턴시는 반도체 기억 장치에 외부로부터 인가되는 제어 신호의 조합에 의한 지정(모드 레지스트 세트)에 의해서 다른 값으로 설정할 수도 있다. 예를 들면, 도 17에서는, CAS 레이턴시가 「3」으로 변경된 경우의 출력 타이밍도 나타내고 있다. 이 경우에는, 판독 커맨드 RD가 인가되고 나서 3 클럭후의 시각 t3에 있어서, 판독 데이터가 반도체 기억 장치로부터 출력된다.

이와 같이 판독 커맨드 RD가 인가된 타이밍으로부터 소정의 클럭 수만큼 경과된 후에 판독 데이터가 판독되는 경우, 데이터 판독의 동작은 이하와 같다.

즉, 이 판독 커맨드 RD가 인가되기 이전에, 메모리 셀 어레이에 대한 행 선택이 행하여져, 선택된 행에 속하는 복수의 메모리 셀로부터의 데이터의 판독 동작이 개시되고 있다. 이 때, 판독 커맨드 RD를 계기로 하여, 반도체 기억 장치의 컬럼계의 동작, 즉 상술한 바와 같이 해서 판독되어 있는 소정의 행에 대한 데이터 중으로부터, 또한 메모리 셀 어레이의 선택된 열로부터의 데이터 판독 동작이 개시되어, 반도체 기억 장치의 외부로 출력될 때까지, CAS 레이턴시분의 시간적 여유가 있었다.

이 때문에, 클럭 주파수가 높은 경우이더라도, 그 클럭 신호 CLK에 동기한 데이터 출력이 가능해진다.

이러한 CAS 레이턴시는 고속인 클럭 주파수 동작에 맞추어, 그것이 몇 클럭분인지가 설계 단계에서 규정되어 있게 된다.

도 18은 이러한 동기형 반도체 기억 장치를, 보다 저속인 클럭 신호 CLK에 동기시켜 동작시킨 경우의 동작 파형을 나타내는 도면이다.

마찬가지로 해서, 시각 t1의 클럭 신호 CLK의 상승 에지에 대응하여, 판독 커맨드 RD가 인가된다. 이 때, CAS 레이턴시가 2 또는 3인 경우는, 시각 t1로부터 2 클럭후 또는 3 클럭후의 시각 t3 또는 시각 t4에서 데이터 출력이 행하여진다.

그러나, 클럭 신호 CLK의 주파수가 낮은 경우에는, CAS 레이턴시를 2로 하지 않더라도, 시각 t1에서 컬럼계의 동작이 개시되어 있는 판독 데이터에 대하여, 예를 들면 시각 t1로부터 1 클럭후의 시각 t2까지 데이터 출력을 개시하는 것이 가능하다. 따라서, 이러한 주파수가 낮은 클럭 신호 CLK에 동기하여 동작하는 경우에는, 예를 들면 CAS 레이턴시는 「1」, 바꿔 말하면 판독 커맨드 RD로부터 1 클럭후에는 판독 데이터가 반도체 기억 장치의 외부로 출력되는 것이 가능하다.

즉, 휴대단말 등의 시스템에서 사용되는 것을 상정한 경우, 고속 동작에서는 상정되어 있지 않은, CAS 레이턴시가 「1」의 동작도 가능하게 할 필요가 있다.

그러나, 종래의 CAS 레이턴시 2나 3에서 동작 가능한 반도체 기억 장치에 대하여, 단순히 CAS 레이턴시 1의 동작도 가능하도록 그 타이밍 제어를 위한 회로를 별도의 계통에 마련하는 것으로 하면, 그 회로 면적이 증대해 버린다고 하는 문제점이 있었다.

본 발명의 목적은, CAS 레이턴시가 1인 동작과 CAS 레이턴시가 2 이상인 동작을 양립시키는 것이 가능한 반도체 기억 장치에 있어서, 회로 면적의 증대를 억제하는 것이 가능한 타이밍 제어의 구성을 갖는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도,

도 2는 CAS 레이턴시가 1의 동작을, CAS 레이턴시가 2(또는 3)의 동작과 양립시키기 위한 구성의 제 1 예를 나타내는 개략 블럭도,

도 3은 도 2에 의해 설명한 바와 같은 이러한 문제점을 해결하기 위한 회로 구성을 나타내는 개략 블럭도,

도 4는 내부 클럭 생성 회로(16)내에 마련되는 클럭 버퍼의 구성을 설명하기 위한 개략 블럭도,

도 5는 도 3에 의해 설명한, 래치 회로(220)의 구성을 설명하기 위한 개략 블럭도,

도 6은 CAS 레이턴시가 2의 경우의 도 3에 나타낸 회로로부터의 데이터 판독 동작을 설명하기 위한 타이밍차트,

도 7은 도 3에 나타낸 마찬가지의 회로 구성에 있어서, CAS 레이턴시가 1의경우의 판독 동작을 설명하기 위한 타이밍차트,

도 8은 데이터 마스크 커맨드 DQM의 타이밍을 제어하기 위한 회로를 설명하기 위한 개략 블럭도,

도 9는 CAS 레이턴시가 1의 경우에 있어서, 마스크 커맨드 DQM이 기입 및 판독 커맨드와 인가되는 경우의 일례를 나타내는 타이밍차트,

도 10은 도 8에 나타낸 출력 제어 신호 생성 회로(410)의 구성을 설명하기 위한 개략 블럭도,

도 11은 실시예 2의 반도체 기억 장치의 구성 중, 메모리 뱅크 #1로의 데이터 기입을 위한 구성을 추출하여 나타낸 개략 블럭도,

도 12는 중앙 제어 회로(20)와, 뱅크 #1에 대응하는 컬럼 디코더(112.2) 및 센스 앰프/선택 게이트 회로(114.1)의 부분의 구성을 추출하여 나타낸 개략 블럭도,

도 13은 도 12에 나타낸 컬럼 인터록 클럭 생성부(1204)의 구성을 나타내는 개략 블럭도,

도 14는 도 13에 나타낸 펄스 신호 생성 회로 PLSCK11의 구성을 설명하기 위한 회로도,

도 15는 도 13에 나타낸 구성 중, 드라이브 신호 생성 회로 DRVCK의 구성을 나타내는 회로도,

도 16은 컬럼 인터록 클럭 생성부(1204)의 동작을 설명하기 위한 타이밍차트,

도 17은 종래의 동기형 반도체 기억 장치의 판독 동작을 설명하기 위한 타이밍차트,

도 18은 동기형 반도체 기억 장치를, 보다 저속인 클럭 신호 CLK에 동기시켜 동작시킨 경우의 동작 파형을 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기판 10 : 외부 제어 신호 입력 단자군

12 : 클럭 신호 입력 단자 14 : 어드레스 신호 입력 단자군

16 : 내부 클럭 생성 회로 18 : 어드레스 버퍼

20 : 중앙 제어 회로 100.1 ~ 100.4 : 메모리 어레이 매트

110.1 ~ 110.4 : 로우 디코더

본 발명은, 요약하면, 외부 클럭 신호에 동기하여 커맨드의 입력 및 데이터의 입출력을 실행하는 반도체 기억 장치로서, 제어 회로와, 메모리 셀 어레이와, 내부 클럭 회로와, 클럭 신호선과, 클럭 변환 회로와, 이퀄라이즈 회로와, 커맨드 신호선과, 데이터 입출력 단자와, 입출력 회로를 구비한다.

제어 회로는 반도체 기억 장치의 동작을 제어한다. 메모리 셀 어레이는 행렬 형상으로 배치된 복수의 메모리 셀을 포함한다. 내부 클럭 회로는 외부 클럭 신호에 따라 내부 클럭 신호를 생성한다. 클럭 신호선은 내부 클럭 신호를 전달한다.

클럭 변환 회로는 클럭 신호선으로부터 내부 클럭 신호를 수신하여, 판독 커맨드가 인가된 외부 클럭 신호의 제 1 활성화 에지로부터 1 클럭후에 데이터 판독을 개시하는 제 1 동작 모드와, 제 1 활성화 에지로부터 2 클럭 이후에 데이터 판독을 개시하는 제 2 동작 모드 중 어느 것이 지정되는지에 따라, 내부 클럭 신호에 근거한 제 1 및 제 2 클럭 신호 중 어느 하나를 출력한다. 제 2 클럭 신호는, 제 2 동작 모드에 있어서, 외부 클럭과 동일한 주파수로서 외부 클럭에 동기하고, 제 1 클럭 신호는, 제 1 동작 모드에 있어서, 내부 클럭 신호의 주기 내에서 2회 활성 펄스를 갖는다.

데이터 버스는 메모리 셀 어레이로부터의 판독 데이터를 전달한다. 이퀄라이즈 회로는 이퀄라이즈 신호에 따라서 데이터 버스의 이퀄라이즈를 실행한다. 커맨드 신호선은 이퀄라이즈 신호를 제어 회로로부터 전달한다. 입출력 회로는 데이터 버스에 의해 전달된 판독 데이터를 데이터 입출력 단자에 대하여 출력한다. 입출력 회로는, 제 2 동작 모드에서는 제 2 클럭 신호의 활성화에 응답하여 판독 데이터를 저장해서 유지하고, 제 1 동작 모드에서는 제 1 클럭 신호 및 이퀄라이즈 신호의 활성화에 응답하여 판독 데이터를 저장해서 유지하는 래치 회로를 포함한다.

바람직하게는, 메모리 셀 어레이는 복수의 비트선과, 복수의 센스 앰프와, 열 선택 회로를 포함한다. 복수의 비트선은 메모리 셀의 열에 대응하여 마련되고, 대응하는 메모리 셀로부터의 데이터를 전달한다. 복수의 센스 앰프는 센스 앰프활성화 신호에 의해 활성화되어, 비트선의 전위를 증폭시킨다. 열 선택 회로는 컬럼 선택 활성화 신호에 의해 활성화되어, 외부로부터의 어드레스 신호에 따라 선택된 메모리 셀 열을 선택한다. 제어 회로는 외부로부터 판독 또는 기입 커맨드 중 어느 하나가 인가되고, 또한 센스 앰프 활성화 신호가 활성화되어 있음에 따라서, 컬럼 선택 활성화 신호를 활성 상태로 한다.

따라서 본 발명의 주된 이점은, 판독 커맨드가 인가된 외부 클럭 신호의 제 1 활성화 에지로부터 1 클럭후에 데이터 판독을 개시하는 제 1 동작 모드와, 제 1 활성화 에지로부터 2 클럭 이후에 데이터 판독을 개시하는 제 2 동작 모드중 어떤 모드에서도, 데이터 출력의 타이밍 지연을 억제하는 것이 가능하고, 또한 회로 면적의 증대가 억제되는 것이다.

본 발명의 다른 이점은, 외부 클럭 신호의 주기가 설계 스펙(specification)에 비하여 커진 경우에도, 데이터 출력의 타이밍 지연을 억제하는 것이 가능한 것이다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도이다.

도 1을 참조하면, 반도체 기억 장치(1000)는, 반도체 기판(1)상에 형성되고4개의 메모리 어레이 매트(100.1∼100.4)를 구비한다. 반도체 기억 장치(1000)의 칩 중앙부에 외부로부터의 데이터나 제어 신호를 수신하는 패드군이나 칩 전체의 동작 제어를 담당하는 회로 등이 배치되어 있다.

즉, 반도체 기억 장치(1000)는, 집적 회로가 그 주 표면상에 형성되고, 직사각형 형상을 갖는 반도체 기판(1)의 한쪽의 긴 변을 따라 메모리 어레이 매트(100.1, 100.2)가 배치되어 있다. 또한, 반도체 기판(1)의 다른 긴 변 방향을 따라 메모리 어레이 매트(100.3, 100.4)가 배치되어 있다. 메모리 어레이 매트(100.1, 100.2)와 메모리 어레이 매트(100.3, 100.4) 사이에 둘러싸이는 영역 CR에는 외부로부터의 제어 신호를 수신하는 외부 제어 신호 입력 단자군(10)과, 외부로부터의 클럭 신호를 수신하는 클럭 신호 입력 단자(12)와, 외부로부터의 어드레스 신호를 수신하는 어드레스 신호 입력 단자군(14)과, 클럭 신호 입력 단자(12)로부터 인가되는 외부 클럭 신호 ext.CLK에 따라서 내부 클럭 신호 CLK 및 내부 클럭 신호 CLKQ를 생성하는 내부 클럭 생성 회로(16)와, 어드레스 신호 입력 단자군(14)으로부터 인가되는 어드레스 신호를 수신하여 내부 어드레스를 출력하는 어드레스 입력 버퍼(18)와, 제어 신호 입력 단자군(10)에 인가되는 외부 제어 신호, 예를 들면 판독 신호 RD, 기입 신호 WT, 로우 어드레스 스트로브 신호 RAS, 컬럼 어드레스 스트로브 신호 CAS 등 및 내부 클럭 생성 회로(16)로부터의 클럭 신호를 수신하여, 반도체 기억 장치(1000)내의 동작을 제어하기 위한 내부 제어 신호를 생성하는 중앙 제어 회로(20)를 구비한다.

또한, 메모리 어레이 매트(100.1)는 행렬 형상으로 배치된 복수의 메모리 셀MC를 포함하며, 메모리 셀의 행에 대응해서는 메모리 셀 열을 선택하기 위한 워드선 WL이 마련되고, 메모리 셀의 열에 대응해서는 선택된 메모리 셀로부터의 데이터를 전달하기 위한 비트선쌍 BL, /BL이 마련되어 있다.

반도체 기억 장치(1000)는, 메모리 어레이 매트(100.1)에 대응하여, 어드레스 버퍼(18)로부터의 어드레스 신호에 따라서, 메모리 어레이 매트(100.1)내의 메모리 셀 행(워드선)을 선택하는 로우 디코더(110.1)와, 어드레스 버퍼(18)로부터 인가되는 내부 어드레스 신호에 따라서 메모리 어레이 매트(100.1) 중의 메모리 셀 열(비트선쌍)을 선택하는 컬럼 디코더(112.1)와, 로우 디코더(110.1)에 의해 선택된 메모리 셀 행에 속하는 메모리 셀 MC로부터 판독된 데이터를 각 비트선쌍 BL, /BL을 거쳐서 수취하여 증폭하는 센스 앰프와, 컬럼 디코더(112.1)로부터의 선택에 따라서, 선택된 메모리 셀 열로부터 데이터를 판독하기 위한 선택 게이트 회로를 구비한다. 이하에서는, 센스 앰프와 선택 게이트 회로를 합쳐서 센스 앰프/선택 게이트 회로(114.1)라 한다.

반도체 기억 장치(1000)는 센스 앰프/선택 게이트(114.1)로부터 판독된 데이터를 수취하여 데이터 버스 DB1로 판독 데이터를 전달하는 판독 앰프(116.1)를 구비한다.

판독 앰프(116.1)에 의해 데이터 버스 DB1로 출력된 판독 데이터는 데이터 버스 DB1을 거쳐서 데이터 입출력 회로(200.1)에 전달된다.

데이터 입출력 회로(200.1)는 내부 클럭 생성 회로(16)로부터 출력되는 내부 클럭 신호 CLKQ를 리피터 회로(repeater circuit)(30)를 거쳐서 수취한다. 입출력회로(200.1)는 리피터 회로(30)로부터 인가되는 내부 클럭 신호에 동기하여, 또한 중앙 제어 회로(20)로부터의 제어 신호에 따라서, 판독 데이터를 대응하는 데이터 입출력 단자(22.1)로 출력한다.

또, 이후에 설명하는 바와 같이, 데이터 입출력 단자(22.1)로부터의 데이터 출력은 마스크 신호 입력 단자(24.1)에 인가되는 데이터 마스크 신호 DQM에 따라서, 그 데이터 출력이 금지된다.

메모리 어레이 매트(100.3)에 대응하더라도, 메모리 어레이 매트(100.1)와 마찬가지의 구성이 마련된다.

또한, 메모리 어레이 매트(100.2, 100.4)에 대응하여, 메모리 셀 매트(100.1, 100.3)와 마찬가지로, 데이터 입출력 단자(22.2) 및 데이터 마스크 신호 입력 단자(24.2)나, 데이터 입출력 회로(200.2) 및 내부 클럭 신호를 전달하기 위한 리피터 회로(30) 등이 마련되어 있다.

(CAS 레이턴시 2(또는 3)와 CAS 레이턴시 1의 동작을 양립시키기 위한 구성 1)

도 2는, 도 1에 도시한 바와 같은 반도체 기억 장치(1000)에 있어서, 상술한 바와 같이, 비교적 낮은 클럭 신호 주파수에서 동작하는 경우인 CAS 레이턴시가 1의 동작을, 높은 클럭 주파수에서 동작하는 경우의 CAS 레이턴시가 2(또는 3)의 동작과 양립시키기 위한 구성의 제 1 예를 나타내는 개략 블럭도이다.

CAS 레이턴시의 설정은 외부로부터의 제어 신호나 어드레스 신호의 조합에의해 지정되고, 중앙 제어 회로(20)에서 어느 쪽의 CAS 레이턴시가 설정되어 있는지를 기억하고 있는 것으로 한다.

도 2에 있어서는, 도 1에 나타낸 구성 중 메모리 어레이 매트(100.2)에 대응하는 데이터 입출력 단자군(22.2) 중, 하나의 데이터 입출력 단자 DQ에 대응하는 구성을 추출하여 나타내고 있다.

도 2를 참조하면, 래치 회로(40)는 판독 앰프(116.2)에 의해 메모리 어레이 매트(100.2)로부터 판독된 데이터를 유지하고, 이 판독 데이터를 상보인 데이터 버스 DB2를 거쳐서 데이터 입출력 회로(200.2)에 전달한다. 이 때, 판독 앰프(116.2) 및 래치 회로(40)로부터 데이터 입출력 회로(200.2)까지의 데이터의 전달은 데이터 전송 고속화를 위해, 접지 전위와 내부 전원 전위 Vcc 사이를 풀 스윙(full swing)으로 변화하는 대(大)진폭 신호가 아니라, 그것보다도 더 작은 진폭의 소(小)진폭 신호로서 전송된다. 여기서, 래치 회로(40)는 중앙 제어 회로(20)에 의해 제어되어, CAS 레이턴시 2의 동작이 지정되어 있는지, CAS 레이턴시 3의 동작이 지정되어 있는지에 따라서, 판독 데이터의 데이터 버스 DB2로의 전달 타이밍을 제어한다.

데이터 입출력 회로(200.2)중의 제 1 래치 회로(210)는 중앙 제어 회로(20)로부터의 제어 신호 RDETG의 활성화("H" 레벨로의 변화)에 응답하여, 데이터 버스 DB2에 의해 전달된 소진폭 데이터를 대진폭 데이터로 변환시키고 또한 유지한다.

한편, 래치 회로(210)에서의 래치 동작이 종료되면, 데이터 버스 DB2는 중앙 제어 회로(20)로부터 커맨드 신호선 CB1을 거쳐서 전달되는 상기 신호 RDETG에 의해 제어되는 이퀄라이즈 회로(300)에 의해 그 레벨이 이퀄라이징되고, 다음 데이터전송에 대비한다. 즉, 래치 회로(210)에 의해 판독 앰프(116.2) 및 래치 회로(40)로부터 데이터 버스 DB2를 통한 데이터 전송이 파이프 라인 동작(pipe line operation)에 의해 실행된다.

래치 회로(210)에 의해 래치된 데이터는 리피터 회로(30)로부터의 클럭 신호에 응답하여 래치 회로(220)에서 더 래치되고, 래치 회로(220) 및 출력 버퍼(230)는, 중앙 제어 회로(20)로부터의 출력 인에이블 신호 OEM과 리피터 회로(30)로부터의 내부 클럭 신호의 활성화에 따라서, 래치하고 있는 데이터를 데이터 입출력 단자 DQ에 출력한다. 즉, 래치 회로(220)에는 데이터 출력 직전의 데이터가 유지되어 있게 된다.

이러한 리피터 회로(30)를 거친 내부 클럭 신호 CLKQ의 공급 및 중앙 제어 회로(20)로부터의 제어에 의해서 CAS 레이턴시 2(또는 3)의 동작이 제어되어 있는 것으로 한다.

이러한 구성에 있어서, CAS 레이턴시가 1의 경우의 동작(이하, CL1 동작이라 함)을 가능하게 하기 위해서는, 예를 들면 내부 클럭 생성 회로(16)에 있어서, CAS 레이턴시의 크기에 따라서 데이터 입출력 회로(200.2)에 전달되는 클럭 신호 CLKQ의 주기를 조절하여, CAS 레이턴시 1용의 동작을 가능하게 하기 위해 다른 계통의 클럭 신호를 공급하는 구성으로 하는 것이 가능하다.

즉, 도 2에 나타내는 바와 같이, 리피터 회로(30)에 대해서는 내부 클럭 생성 회로(16)로부터 클럭 신호선 CBL1을 거쳐서 리피터 회로(30)에 대하여 클럭 신호가 전달되고, 리피터 회로(30)로부터 CAS 레이턴시 2(또는 3)용의 내부 클럭 신호 CLKQ가 데이터 입출력 회로(200.2)로 전달된다. 한편, CAS 레이턴시 1의 동작을 가능하게 하기 위해서, 내부 클럭 생성 회로(16)로부터 클럭 신호선 CBL1과는 별도의 클럭 신호선 CBL2에 의해 리피터 회로(30)로 클럭 신호가 전달되고, 리피터 회로(30)로부터 데이터 입출력 회로(200.2)로 CAS 레이턴시 1용의 내부 클럭 신호 CLKQ1이 전달되는 구성으로 할 수 있다.

즉, CAS 레이턴시가 2 또는 3의 동작인 경우에는, 파이프 라인 동작에 의해서 래치 회로(210) 및 래치 회로(220)로의 데이터 저장이 신호 RDETG 및 클럭 신호 CLKQ의 활성화의 각 에지에 동기하면서 실행되면 좋다.

이에 반하여, 동일한 회로 구성으로 CAS 레이턴시 1의 동작을 실행하는 경우에는, 판독 커맨드 RD가 인가된 클럭 사이클의 동일 클럭 사이클 내에서, 판독 데이터가 판독 앰프(116.2)로부터 래치 회로(220)까지 전달되고, 또한 데이터 입출력 단자 DQ로의 데이터 출력이 개시되는 것이 필요하다. 따라서, CAS 레이턴시 1의 경우의 동작은 CAS 레이턴시 2(또는 3)의 경우와는 상이한 클럭 타이밍으로 래치 회로(210, 220)를 제어해야 한다.

이에 반하여, CAS 레이턴시 2일 때의 동작이 가능하면, CAS 레이턴시 3의 동작은 래치 회로(220)로부터 데이터 입출력 단자 DQ로의 출력 타이밍을 지연시키는 처리 등을 실행하면 된다.

이러한 래치 회로(210이나 220) 등의 동작 모드의 변경은 커맨드 신호선 CB2를 거쳐서 전달되는 신호 MODE에 의해 제어된다.

따라서, 단순히 종래의 CAS 레이턴시 2 또는 3을 가능하게 하는 판독계의 회로를 그대로 사용하여, CAS 레이턴시가 1인 경우의 동작을 가능하게 하기 위해서는 이와 같이 별도 계통의 클럭을 전달하기 위한 클럭 신호선 CBL1을 마련하는 것이 필요하게 된다.

그러나, 이 도 2에 나타낸 바와 같은 구성에서는 이하에 설명하는 바와 같은 문제가 있다.

즉, 도 1에 의해 설명한 바와 같이, 메모리 어레이 매트(100.1, 100.2)와 메모리 어레이 매트(100.3, 100.4)에 의해 사이에 둘러싸이는 칩의 중앙 부분 CR에는 어드레스 버스, 커맨드 버스, 데이터 버스, 클럭 버스 등의 신호 전달을 위한 많은 신호선이 배치되어 있다.

따라서, CAS 레이턴시가 1인 경우의 동작을 가능하게 하기 위해서, 클럭 신호선 CBL1을 더 마련할 필요가 발생하면, 칩 면적의 증대를 초래해 버린다.

특히, 클럭 신호는 데이터 입출력의 동작 속도에 직결되기 때문에, 클럭 신호선 CBL1은 저(低)저항의 배선, 즉 다층 배선중의 상층의 금속 배선, 예를 들면 알루미늄 배선층에 의해 전달되는 것이 필요하게 된다.

일반적으로는, 다층 배선상층으로 갈수록, 설계 룰에서 허용되는 배선 간격을 좁히는 것은 곤란하게 된다.

따라서, 이러한 금속 배선층에 있어서, 새롭게 배선을 1개 추가해야 하면, 회로 설계상 불리하다.

(CAS 레이턴시 2(또는 3)와 CAS 레이턴시 1의 동작을 양립시키기 위한 구성 2)

도 3은 도 2에 의해 설명한 바와 같은 이러한 문제점을 해결하기 위한 회로 구성을 나타내는 개략 블럭도이다.

도 3에 있어서는, 도 2에서 나타낸 회로와는 달리, 내부 클럭 신호 CLKQ를 내부 클럭 생성 회로(16)로부터 리피터 회로(30)로 전달하기 위한 신호선은 CBL1뿐이다. 그 대신, 데이터 입출력 회로(200.2) 중의 래치 회로(220)에는 이퀄라이즈 회로(300)에 대하여 데이터 버스 DB2의 이퀄라이징 동작을 지시하기 위한 커맨드 신호선 CB1에 의해 데이터 버스 이퀄라이징을 지시하는 신호 RDETG도 인가되는 구성으로 되어 있다.

또한, 이후에 설명하는 바와 같이, 리피터 회로(30)로도 신호 RDETG가 공급되어, 리피터 회로(30)에서 CAS 레이턴시의 모드에 따라서 내부 클럭 신호 CLKQ의 변환 처리가 행하여진다.

이하의 설명에서 명백해지는 바와 같이, 도 3에 나타낸 구성에서는, CAS 레이턴시가 2(또는 3)인 경우에 내부 클럭 생성 회로(16)로부터 리피터 회로(30)로 전달되는 클럭 신호 CLKQ에, CAS 레이턴시가 1인 경우에 CAS 레이턴시가 2(또는 3)인 경우의 클럭 신호의 1 사이클 내에 활성 상태로 되는 펄스가 더 중첩되도록 클럭 신호 CLKQ가 변환된다.

그리고, 래치 회로(220)에서는 중앙 제어 회로(20)로부터 커맨드 신호선 CB2에 의해 전달되는 모드 신호 MODE에 따라서 리피터 회로(30)로부터의 클럭 신호CLKQ에 대한 동기 동작 모드가 변경되는 구성으로 되어 있다.

이 때, 모드 신호 MODE는 단지 래치 회로(220)의 동작 모드를 지정하기 위한 신호이기 때문에, 중앙 제어 회로(20)로부터 고속으로 전달될 필요는 없다. 따라서, 이 신호선 CB2는 클럭 신호를 전달하는 클럭 신호선 CBL1이나, 데이터 버스 이퀄라이즈 신호를 전달하는 커맨드 신호선 CB1 등과 같은 금속 배선일 필요는 없다. 예를 들면, 모드 신호 MODE는 하층의 폴리실리콘 배선에 의해서 전달하는 것도 가능하다.

따라서, 이 모드 신호를 전달하기 위한 커맨드 신호선 CB2는 금속 배선층의 하층의 배선이 된다.

즉, 도 2의 경우에 비하여, 도 3의 경우는 금속 배선층으로 형성해야 하는 배선층이 1개 적어지게 된다.

도 4는 도 3에 나타낸 리피터 회로(30)의 구성을 설명하기 위한 개략 블럭도이다.

내부 클럭 생성 회로(16)에서는, 이후에 설명하는 바와 같이, 외부 클럭 신호 ext.CLK의 상승 에지에 응답하여 원샷 펄스가 생성된다. 이 원샷 펄스로 구성되는 신호를 신호 CLK로 한다. 이 신호 CLK에 근거하여, 내부 클럭 생성 회로(16)는 래치 회로(210) 등의 동작을 제어하기 위한 내부 클럭 신호 CLKQ를 생성한다.

도 4에 나타낸 리피터 회로(30)는, 신호 RDETG를 수신해서 그 활성화에 응답하여 원샷 펄스를 생성하기 위한 원샷 펄스 회로(302)와, 원샷 펄스 회로(302)의 출력과 내부 클럭 생성 회로(16)로부터의 내부 클럭 신호 CLKQ를 수신하는 OR회로(310)와, OR 회로(310)의 출력과 내부 클럭 생성 회로(16)로부터의 내부 클럭 신호 CLKQ를 수신하여, 신호 MODE에 따라서 어느 하나 한쪽을 선택해서 래치 회로(220) 등에 인가하는 내부 클럭 신호 CLKQ로서 출력하는 전환 회로(320)를 구비한다.

원샷 펄스 회로(302)는, 신호 RDETG를 수신하여 소정 시간 지연시키는 지연 회로(304)와, 지연 회로(304)의 출력의 반전 레벨과 신호 RDETG와의 논리곱을 출력하는 논리 게이트(306)를 구비한다.

전환 회로(320)는, CAS 레이턴시가 2 또는 3인 경우에는 내부 클럭 생성 회로(16)로부터의 내부 클럭 신호 CLKQ를 그대로 클럭 신호 CLKQ로서 출력하고, CAS 레이턴시가 1인 경우에는 OR 회로(310)의 출력을 클럭 신호 CLKQ로서 출력한다.

도 5는 도 3에 의해 설명한 래치 회로(220)의 구성을 설명하기 위한 개략 블럭도이다.

여기서, 우선, 래치 회로(210)는 제어 신호 RDETG의 활성화의 타이밍에서 데이터 버스 DB2에 의해 전달된 신호를 유지한다.

도 5에 나타낸 래치 회로(220)는 클럭 변환 회로(212)와, 이 클럭 변환 회로(212)로부터의 출력에 의해 제어되어 래치 회로(210)로부터 인가되는 신호를 유지하기 위한 데이터 유지 회로(214)를 구비한다.

클럭 변환 회로(212)는, 리피터 회로(30)로부터의 클럭 신호 CLKQ를 한쪽 입력으로 수취하고 이퀄라이즈 회로(300)로 인가되는 데이터 버스 이퀄라이즈 신호 RDETG를 다른쪽 입력으로 수취하는 AND 회로(216)와, 클럭 신호 CLKQ와 AND회로(216)로부터의 출력을 수취하여, 커맨드 신호선 CB2에 의해 전달되는 모드 신호에 따라서 어느 한쪽을 데이터 유지 회로(214)에 인가하는 전환 회로(218)를 구비한다.

즉, 전환 회로(218)는, CAS 레이턴시가 2(또는 3)인 동작 모드의 경우에는 리피터 회로(30)로부터의 클럭 신호 CLKQ를 그대로 데이터 유지 회로(214)에 전달한다.

이에 반하여, 전환 회로(218)는, CAS 레이턴시가 1로 설정되어 있는 경우에는 AND 회로(216)로부터의 출력을 데이터 유지 회로(214)로 인가한다.

도 6은 CAS 레이턴시가 2인 경우의 도 3에 나타낸 회로로부터의 데이터 판독 동작을 설명하기 위한 타이밍차트이다.

우선, 시각 t1에서의 외부 클럭 신호 ext.CLK의 상승에 대응하여 내부 클럭 생성 회로(16)에서 클럭 신호 CLK가 생성된다. 신호 CLK의 상승에 대응하는 내부 클럭 신호 CLKQ의 상승 에지에 응답하여 컬럼 디코더 활성화 신호 CDE가 활성화되어, 메모리 셀 열의 선택이 행하여지고, 판독 앰프(116.2) 및 래치 회로(40)로부터 데이터 버스 DB2에 대하여 데이터 D0의 전달이 행하여진다.

또한, 이 시각 t1의 신호 CLK의 상승에 대응하는 내부 클럭 신호 CLKQ의 상승 에지로부터, 데이터 D0이 데이터 버스 DB2에 판독되는 동안의 시간이 경과한 타이밍에서, 중앙 제어 회로(20)로부터 활성인 신호 RDETG가 출력된다. 신호 RDETG에 따라서, 데이터 D0이 래치 회로(210)에 취입된 후에, 데이터 버스 DB2의 전위가 이퀄라이징된다.

한편, 시각 t2에서의 외부 클럭 신호 ext.CLK의 하강 에지에 응답하여 래치 회로(220) 및 출력 버퍼(230)로부터의 데이터 출력을 허가하기 위한 출력 인에이블 신호 OEM이 활성 상태("H" 레벨)로 된다.

계속해서, 시각 t3에서의 클럭 신호 CLK의 활성화 에지에 응답하여, 소정 시간 지연하여 활성화로 되는 신호 CLKQ에 의해 다시 컬럼 디코더 활성화 신호 CDE가 활성화되어, 메모리 셀 열의 선택이 행하여지고, 판독 앰프(116.2) 및 래치 회로(40)로부터 데이터 버스 DB2에 대하여 데이터의 전달이 행하여진다. 한편, 이 시각 t3에서의 클럭 신호 CLK의 활성화에 대응하는 신호 CLKQ의 상승에 따라서, 래치 회로(220)는 래치 회로(210)로부터의 데이터를 수취하여 유지한다. 래치 회로(220)의 유지 데이터는, 신호 OEM이 활성인 것에 따라, 데이터 입출력 단자 DQ로 출력된다.

또한, 이 시각 t3에서의 클럭 신호 CLK의 상승에 대응하는 내부 클럭 신호 CLKQ의 상승 에지에 응답하여, 중앙 제어 회로(20)로부터 데이터 버스 DB2를 이퀄라이징하기 위한 신호 RDETG가 다시 생성되고, 래치 회로(210)로의 데이터 D1의 저장 종료 후에, 데이터 버스 DB2의 전위가 이퀄라이징된다.

계속해서, 시각 t4에서의 외부 클럭 신호 ext.CLK의 상승 에지에 있어서, 래치 회로(220)로부터 출력 버퍼(230)를 거쳐서 데이터 입출력 단자 DQ에 대하여 출력된 데이터 D0이 반도체 기억 장치(1000)의 외부 장치에 의해 출력 데이터로서 취득된다. 이하, 데이터 D2도 순차적으로 메모리 셀 어레이로부터 판독되며, 외부 클럭 신호 ext.CLK의 상승 에지에서 외부로 판독된다.

도 7은 도 3에 나타낸 마찬가지의 회로 구성에 있어서, CAS 레이턴시가 1인 경우의 판독 동작을 설명하기 위한 타이밍차트이다.

CAS 레이턴시가 1인 경우에도, 내부 클럭 생성 회로(16)로부터는 외부 클럭 신호 ext.CLK의 상승 에지에 응답하여 생성되는 원샷 펄스 신호 CLK로부터 내부 클럭 신호 CLKQ가 생성되어 출력된다. 이 내부 클럭 생성 회로(16)로부터의 내부 클럭 신호 CLKQ가, 리피터 회로(30)에서, 이하에 설명하는 바와 같은 내부 클럭 신호 CLKQ로 변환된다. 도 7에는 이렇게 하여 리피터 회로(30)에서 변환된 내부 클럭 신호 CLKQ를 나타내고 있다.

도 7을 참조하면, 시각 t1에서의 외부 클럭 신호 ext.CLK의 상승에 대응하는 신호 CLK의 활성화 에지에 응답하여, 리피터 회로(30)로부터 출력되는 내부 클럭 신호 CLKQ도 활성 레벨로 된다. 이 내부 클럭 신호 CLKQ의 활성화에 응답하여, 컬럼 디코드 인에이블 신호 CDE가 활성화되어, 데이터 버스 DB2에 판독 앰프(116.2)로부터 데이터가 전달된다.

또한, 도 6에 나타낸 CAS 레이턴시가 2인 경우와 마찬가지로, 이 시각 t1의 신호 CLK의 상승에 대응하는 내부 클럭 신호 CLKQ의 상승 에지로부터, 데이터 D0이 데이터 버스 DB2에 판독되는 동안의 시간이 경과한 타이밍에서, 중앙 제어 회로(20)로부터 활성인 신호 RDETG가 출력된다.

이 신호 RDETG의 활성화에 따라서, 래치 회로(210)에 데이터 버스 DB2에 의해 전달된 신호가 유지된다. 이 때, 리피터 회로(30)내에서는 신호 RDETG의 활성화에 따라서 내부 클럭 생성 회로(16)로부터의 내부 클럭 신호 CLKQ에 원샷 펄스가중첩된다. 이 중첩 후의 내부 클럭 신호 CLKQ와 신호 RDETG가 모두 활성화 상태인 것에 따라서, 래치 회로(220)내의 데이터 유지 회로(214)에 데이터가 저장된다. 그 후, 신호 RDETG에 응답하여 데이터 버스 DB2의 전위 레벨이 이퀄라이징된다.

한편, 시각 t2에서의 외부 클럭 신호 ext.CLK의 하강 에지에 응답하여, 신호 OEM이 활성 상태("H" 레벨)로 된다.

래치 회로(220)가 래치 회로(210)로부터 수취하여 래치하고 있었던 데이터는 신호 OEM이 "H" 레벨인 것에 응답하여, 출력 버퍼(230)를 거쳐서 데이터 입출력 단자 DQ로 출력된다. 따라서, 시각 t1로부터 1 클럭 후의 시각 t3의 외부 클럭 신호 ext.CLK의 활성화 에지에서는 데이터 입출력 단자 DQ로 데이터가 출력되게 된다.

이 때, 시각 t3의 외부 클럭 신호 ext.CLK의 활성화 에지에 응답하여, 출력 버퍼(230)의 출력 노드, 즉 데이터 입출력 단자 DQ는 중앙 제어 회로(20)로부터의 내부 제어 신호에 의해 제어되어 하이 임피던스 상태로 된다.

이상과 같은 구성으로 함으로써, 데이터 입출력 회로내의 래치 회로(210)나 출력 버퍼(230) 등에는 일체 변경을 부여하지 않고, 또한 리피터 회로(30)의 구성의 변경과 래치 회로(220)내의 데이터 유지 회로(214)에 대한 동작 타이밍을 제어하기 위한 클럭 변경 회로(212)를 마련할 뿐이므로, CAS 레이턴시 2의 동작과 CAS 레이턴시가 1의 동작을 양립시킬 수 있다.

이 때, 상술한 바와 같이, 클럭 변경 회로(212)를 제어하기 위한 커맨드 신호선 CB2는 폴리실리콘 등의 다층 배선내의 하층 배선으로 형성할 수 있다. 이 때문에, 클럭 신호나 데이터 버스 이퀄라이즈 신호 등이 고속으로 전달되어야 할 커맨드 신호를 전달하는 신호선의 개수를 증가시킬 필요는 없다. 즉, 리피터 회로(30)와 이 클럭 변경 회로(212)의 변경으로, 반도체 기억 장치(1000)의 외부에서 보았을 때에, 외부 클럭 신호의 제 1 활성화 에지로부터 그것에 연속되는 직후의 외부 클럭 신호 ext.CLK의 제 2 활성화 에지에서 데이터가 출력되는 CAS 레이턴시 1의 동작과, 클럭 신호 CLK의 제 1 활성화 에지로부터 2 클럭 후(또는 3 클럭 후)에 데이터의 출력이 행하여지는 CAS 레이턴시 2(또는 3)의 동작을 양립시키는 것이 가능한 반도체 기억 장치(1000)를 실현할 수 있다.

(데이터 마스크 제어의 구성)

상술한 바와 같이, 반도체 기억 장치(1000)에서는, CAS 레이턴시가 2(또는 3)의 동작이 가능한 동기형 반도체 기억 장치에 있어서, 외부 클럭 신호 CLK의 주파수가 낮은 경우에 CAS 레이턴시가 1의 동작을 불필요하게 동작을 지연시키는 일없이 실현할 수 있다.

한편, 데이터의 판독 동작이나 기입 동작에 있어서는, 데이터 입출력 단자 중의 특정한 데이터 입출력 단자의 그룹에 대응하는 메모리 셀로의 데이터의 기입이나, 대응하는 메모리 셀로부터의 데이터의 판독을 금지하는 동작, 소위 「마스크 동작」이 실행되는 경우가 있다.

그러나, 이 마스크 동작의 레이턴시는, 가령 CAS 레이턴시가 1인 경우에도, CAS 레이턴시가 2(또는 3)인 경우에도, 마스크 동작을 지시하는 커맨드 DQM이 인가되고 나서, 2 클럭 후의 데이터 출력이 마스킹되게 된다.

여기서, 상술한 바와 같이, CAS 레이턴시가 2(또는 3)인 경우에는, 커맨드 DQM이 인가되고 나서, 2 클럭 경과 이후의 데이터 출력이 마스크 동작되는데 반하여, CAS 레이턴시가 1인 경우에는, 마스크 커맨드 DQM이 인가된 주기 내에서 판독된 데이터가 아니라, 그 다음 사이클에서 판독된 데이터의 마스킹을 행해야 한다.

따라서, 데이터 마스크 동작의 타이밍의 제어를, CAS 레이턴시가 2(또는 3)인 경우와, CAS 레이턴시가 1인 경우에서 마찬가지의 제어를 실행할 수 없다.

도 1에 나타낸 반도체 기억 장치(1000)에 있어서는, CAS 레이턴시가 2(또는 3)인 경우에도, CAS 레이턴시가 1인 경우에도, 데이터 마스크 동작을 모두 레이턴시가 2에서 동작 가능해지도록, 도 1에 나타낸 데이터 마스크 신호 입력 단자(24.1, 24.2)로부터 인가되는 데이터 마스크 커맨드 DQM의 전달 타이밍을 동작 모드에 의해서 제어하고 있다.

도 8은 이러한 데이터 마스크 커맨드 DQM의 타이밍을 제어하기 위한 회로를 설명하기 위한 개략 블럭도이다.

마스크 신호 생성 회로(300)는, 마스크 신호 입력 단자(24.1)로부터의 데이터를 수취하여 마스크 신호 DM을 생성한다. 논리 게이트(302)는 기입 신호 WT의 반전 레벨과 신호 DM의 레벨과의 논리곱을 출력한다. 또한, 시프터 회로(310)는 1 클럭만큼 마스크 신호 DM을 지연시켜 출력한다.

스위치 회로(320)는 시프터 회로(310)로부터의 출력 및 마스크 신호 생성 회로(300)로부터의 출력을 수신하여, CAS 레이턴시가 1인 때에는 시프터 회로(310)의 출력을, CAS 레이턴시가 2(또는 3)인 때에는 마스크 데이터 생성 회로(300)의 출력을 그대로 OEM 신호 생성 회로(400)로 인가한다. OEM 신호 생성 회로(400)는 중앙 제어 회로(20)내에 마련된다.

OEM 신호 생성 회로(400)는 판독 신호 RD에 의해 출력 레벨을 활성 상태로 하여, 버스트 엔드 신호의 활성화나 인터럽트 신호의 활성화에 따라 출력 레벨을 비활성으로 하는 출력 제어 신호 생성 회로(410)와, 출력 제어 신호 생성 회로(410)의 출력을 수신하여, 스위치 회로(320)의 출력이 활성 상태일 때에는 출력 제어 신호 생성 회로(410)의 출력 레벨에 관계없이 비활성 레벨의 OEM 신호를 출력하고, 스위치 회로(320)의 출력이 비활성 상태일 때에는 출력 제어 신호 생성 회로(410)의 출력을 그대로 출력하는 논리 회로(420)를 구비한다.

즉, OEM 신호 생성 회로(400)는, 스위치 회로(320)로부터의 마스크 신호 DM이 활성 상태일 때에는, 신호 OEM의 레벨을 비활성 상태("L" 레벨)로 유지한다.

이러한 구성으로 함으로써, CAS 레이턴시가 1인 경우에도, 커맨드 DQM이 인가되고 나서 레이턴시가 2일 때, 2 클럭 후의 데이터 출력이 마스킹되게 된다.

(기입 마스크 직후의 판독 데이터에 대한 타이밍 제어)

도 9는 CAS 레이턴시가 1인 경우에 있어서, 마스크 커맨드 DQM이 기입 및 판독 커맨드로 인가되는 경우의 일례를 나타내는 타이밍차트이다.

시각 t1에서의 클럭 신호 CLK의 상승 에지에 있어서, 기입 커맨드가 인가되는 것으로 한다. 또한, 이 때 마스크 커맨드 DQM도 활성 상태로 되어 있는 것으로 한다.

상술한 바와 같이, 마스크 커맨드 DQM는 그것이 인가된 시점으로부터 2 클럭 후의 데이터 입출력에 대한 마스크 동작을 지정한다.

여기서, 도 9에 나타낸 예에서는, 시각 t1의 1 클럭 후의 시각 t2에서 판독 커맨드 RD가 인가되고 있는 것으로 한다.

CAS 레이턴시가 1인 경우에는, 시각 t2로부터 더욱 1 클럭 후의 시각 t3에서 판독 데이터가 외부로 출력된다.

즉, 도 9에 나타낸 바와 같은 상태에서, 마스크 커맨드 DQM이 인가되면, 이것은, 시각 t1로부터 2 클럭 후의 기입 데이터에 대한 마스크 동작을 지시한 것인지, 시각 t3에서의 데이터 출력에 대한 마스크 동작을 지시한 것인지가 혼란되어 버린다.

여기서, 예를 들면 기입 커맨드는 복수의 뱅크 중의, 예를 들면 제 1 뱅크에 대하여 인가되어 있고, 판독 커맨드는 다른 뱅크에 대하여 인가된 것으로 한다.

따라서, 이러한 혼란을 회피하기 위해서는, 기입 커맨드와 동시에 인가된 마스크 커맨드 DQM을 비활성화시키야 한다.

이 때문에, 도 8에 나타낸 OEM 신호 생성 회로(400)에 있어서는, 시프터 회로(310) 앞에, 기입 커맨드 활성시에는 마스크 신호 생성 회로(300)로부터의 출력을 시프터 회로에 입력시키지 않도록 하기 위한 게이트 논리 회로(302)가 마련되어 있다.

(출력 제어 신호의 타이밍 제어)

도 10은 도 8에 나타낸 출력 제어 신호 생성 회로(410)의 구성을 설명하기 위한 개략 블럭도이다.

출력 제어 신호 생성 회로(410)는, 판독 커맨드 RD에 의해서 세트 상태로 되고, 버스트 동작의 종료를 지시하기 위한 버스트 엔드 신호 BED나 인터럽트 동작이 있었던 것을 지시하는 인터럽트 신호 INT에 의해서 리세트되는 플립플롭 회로(4002)와, 플립플롭 회로(4002)의 출력을 수신하여 2분의 1 클럭분만큼 지연시키는 시프트 회로(4004)와, 시프트 회로(4004)의 출력을 수신하여 1 클럭분만큼의 지연을 더 실행하는 시프트 회로(4006)와, 시프트 회로(4006)의 출력 및 시프트 회로(4004)의 출력을 수신하여, 동작 모드에 따라 어느 한쪽을 출력하는 스위치 회로(4008)를 구비한다.

따라서, 논리 게이트(420)는 스위치 회로(4008)의 출력을 수신하여, 마스크 신호 DM에 의해 제어되며, 마스크 신호 DM이 비활성 상태에서는 스위치 회로(4008)로부터의 출력을 신호 OEM으로서 출력하고, 마스크 신호 DM이 활성 상태에서는 "L" 레벨의 신호를 출력하게 된다.

스위치 회로(4008)는, CAS 레이턴시가 1 및 2인 경우에는 시프트 회로(4004)의 출력을 선택하고, CAS 레이턴시가 3인 경우에는 시프트 회로(4006)로부터의 출력을 선택한다.

이하에서는, OEM 신호 생성 회로(400)의 동작을 먼저 설명한 도 6 및 도 7을 참조하여 보다 상세히 설명한다.

상술한 바와 같이, 도 6은 CAS 레이턴시가 2(또는 3)인 경우의 데이터 판독 동작을 설명하기 위한 타이밍차트이다.

시각 t1에서의 클럭 신호 CLK의 상승 에지에서 판독 커맨드 RD가 인가된다.

이에 따라, 플립플롭 회로(4002)의 출력이 활성 상태로 되어, 시각 t2에서의 클럭 신호 CLK의 하강 에지 후에, 마스크 동작이 지시되어 있지 않는 한, 스위치 회로(4008) 및 논리 게이트(420)를 거쳐서 활성인 신호 OEM이 출력된다.

CAS 레이턴시가 3인 경우에는, CAS 레이턴시가 2인 경우보다도, 시프트 회로(4006)의 지연 시간만큼의 1 클럭 후에 신호 OEM이 활성 상태로 된다. 따라서, 시각 t4의 내부 클럭 신호 CLKQ의 활성화로 인해 데이터의 출력이 행하여지게 된다.

이에 반하여, 도 7을 참조하면, CAS 레이턴시가 1인 경우에는, 시각 t1에서의 클럭 신호 CLK의 상승 에지에 따라서 기입 커맨드 RD가 인가되면, CAS 레이턴시가 2인 경우와 마찬가지로, 시각 t2에서의 클럭 신호 CLK의 하강 에지 후에 출력 제어 신호 OEM이 활성 상태로 된다.

이와 같이, 적어도 출력 제어 신호 OEM을 생성하는 출력 제어 신호 생성 회로(410)는 CAS 레이턴시가 1인 경우의 신호 생성 구성과, CAS 레이턴시가 2인 경우의 신호 생성 구성을 공용할 수 있기 때문에, 그 회로 구성을 간략화하는 것이 가능하다.

(실시예 2)

본 발명의 실시예 2의 반도체 기억 장치의 구성은, 그 주요 부분에 있어서, 실시예 1의 반도체 기억 장치(1000)의 구성과 마찬가지이다. 단, 실시예 2의 반도체 기억 장치의 구성이 도 1에 나타낸 반도체 기억 장치(1000)의 구성과 다른 점은, 메모리 매트(100.1∼100.4)가 각각 뱅크로서 동작하고, 각 뱅크끼리가 다른 뱅크와는 독립적으로 판독 및 기입이 가능한 구성으로 되어 있는 점이다. 이하에서는, 이 메모리 매트(100.1∼100.4)가 각각 뱅크 #0∼#3으로서 동작하는 것으로 한다.

(컬럼 인터록 동작)

실시예 2의 반도체 기억 장치도, 클럭 신호 CLK가 비교적 저주파로부터 비교적 고주파의 범위에서, 외부 클럭 신호 CLK에 동기하여 동작하는 것으로 한다.

이 때, 클럭 신호 CLK가 저속으로 동작하는 경우에 있어서도, 고속 동작의 경우와 마찬가지의 클럭 주파수에 근거한 타이밍에서, 반도체 기억 장치의 동작을 제어하는 것으로 하면, 상술한 바와 같이, 불필요한 동작 마진을 때문에, 반도체 기억 장치의 성능을 해당 클럭 신호의 주파수에 비하여 불필요하게 저하시켜 버리게 된다.

이하의 설명에서는, 이와 같이 비교적 클럭 신호 CLK가 저속으로 동작하는 경우에 있어서도, 반도체 기억 장치의 동작을 고성능으로 유지하는 것이 가능한 구성에 대하여 설명한다.

도 11은, 실시예 2의 반도체 기억 장치의 구성 중, 메모리 뱅크 #1(메모리 매트(100.2))로의 데이터 기입을 위한 구성을 추출하여 나타내는 개략 블럭도이다.

데이터 입출력 단자 DQ로부터의 데이터를 데이터 입출력 회로(200.2)가 수취하고, 또한 구동 앰프(202)가 데이터 버스 DB2의 전위를 기입 데이터에 따라 구동시킨다.

기입 드라이버 회로(117.2)는 중앙 제어 회로(20)로부터의 신호 WDE에 의해 활성화되어, 데이터 버스 DB2에 의해 전달된 소진폭 신호를 대진폭 신호로 변환해서 유지하고, 또한 컬럼 디코더(112.2)에 의해 선택된 메모리 셀 열(비트선쌍)에 대하여 전달한다.

여기서, 구동 앰프(202)는 중앙 제어 회로(20)로부터의 신호 WDRV에 의해 활성화되고, 컬럼 디코더(112.2)는 중앙 제어 회로(20)로부터의 신호 CDE에 의해 활성화된다.

도 12는 중앙 제어 회로(20)와, 뱅크 #1에 대응하는 컬럼 디코더(112.2) 및 센스 앰프/선택 게이트 회로(114.1)의 부분 구성을 추출하여 나타내는 개략 블럭도이다.

도 12를 참조하면, 중앙 제어 회로(20)는, 제어 신호 입력 단자군(10)으로부터의 입력을 수신하여 내부 커맨드 신호를 생성하기 위한 커맨드 디코드/제어부(1200)와, 커맨드 디코드/제어부(1200)로부터의 출력을 수신하여 센스 앰프(60)의 동작을 제어하기 위한 신호 SONM<1> 및 신호 SOPM<1>를 출력하기 위한 센스 제어부(1202)와, 센스 제어부(1202)로부터의 출력에 따라서, 이후에 설명하는 바와 같이 컬럼 인터록 제어된 클럭 신호 CLKcol과 기입 동작시에 있어서, 구동 앰프(202)의 동작을 제어하기 위한 신호 EDRV를 생성하기 위한 컬럼 인터록 클럭 생성부(1204)와, 커맨드 디코드/제어부(1200)로부터의 제어와 신호 CLKcol에 따라서 컬럼 디코드 활성화 신호 CDE를 출력하기 위한 컬럼계 제어부(1206)를 포함한다.

컬럼 디코더(112.2)에는, 어드레스 신호에 따라 생성되는 컬럼 어드레스 디코드 신호 CAD와 중앙 제어부(20)로부터의 신호 CDE를 수신하여, 뱅크 #1중의 선택된 메모리 셀 열을 선택하기 위한 신호 CSL을 출력하는 디코더(1210)가 포함된다.

뱅크 #1중에는, 비트선쌍 BL 및 /BL이 마련되고, 로우 디코더(110.2)에 의해 선택되는 워드선 WL과, 비트선 BL과의 교점에는 메모리 셀 트랜지스터 MTR 및 메모리 셀 캐패시터 C를 포함하는 메모리 셀 MC이 마련되어 있다.

메모리 셀 MC에 저장되어 있는 데이터는 워드선 WL의 활성화에 따라서 비트선 BL에 판독되어, 센스 앰프(60)가 활성화 신호 SONM<1> 및 SOPM<1>에 의해 활성화되는 것에 의해 증폭된다.

센스 앰프(60)에 의해 증폭된 데이터는, 신호 CSL에 의해 선택되는 I/O 게이트(1220)내에 포함되는 트랜지스터 TR1 및 TR2가 각각 신호 CSL에 의해 도통 상태로 됨으로써, 비트선쌍 BL 및 /BL로부터 I/O선쌍 LI/O, /LI/O로 판독된다. I/O선쌍 LI/O, /LI/O로부터 전달된 데이터는 데이터 버스 DB2 등에 전달된다.

또한, 비트선쌍 BL 및/BL에 대응하여, 중앙 제어 회로(20)로부터의 신호 SPR에 따라서 비트선쌍 BL 및 /BL의 전위를 이퀄라이징하여 소정의 전위로 프리차지하기 위한 프리차지 회로(1230)가 마련되어 있다.

도 13은 도 12에 나타낸 컬럼 인터록 클럭 생성부(1204)의 구성을 나타내는 개략 블럭도이다.

도 13을 참조하면, 컬럼 인터록 클럭 생성부(1204)는, ACT 커맨드에 따라 활성 상태로 되는 내부 제어 신호 Ctcol과 외부 클럭 신호에 동기하여 생성되는 내부 클럭 신호 CLKB를 수신하여, 논리곱 연산한 결과를 클럭 신호 CLKP로서 출력하는 AND 회로 NAG01을 구비한다.

이후에 설명하는 바와 같이, 클럭 신호 CLKB는 실시예 1의 내부 클럭 신호 CLKQ를 반전한 신호이다.

컬럼 인터록 클럭 생성부(1204)는, 내부 클럭 신호 CLKP와 뱅크 #0의 센스 앰프의 활성화를 지시하는 센스 신호 SONM<0>를 수신하는 AND 회로 NAG11과, 신호 SONM<0>를 수신하여 소정의 시간 간격의 펄스 신호를 생성하는 펄스 신호 생성 회로 PLSCK11과, AND 회로 NAG11의 출력과 펄스 신호 생성 회로 PLSCK11의 출력을 수신하는 OR 회로 ORG11을 더 구비한다.

컬럼 인터록 클럭 생성부(1204)는, 내부 클럭 신호 CLKP와 뱅크 #1의 센스 앰프의 활성화를 지시하는 센스 신호 SONM<1>를 수신하는 AND 회로 NAG12와, 신호 SONM<1>를 수신하여 소정의 시간 간격의 펄스 신호를 생성하는 펄스 신호 생성 회로 PLSCK12와, AND 회로 NAG12의 출력과 펄스 신호 생성 회로 PLSCK12의 출력을 수신하는 OR 회로 ORG12를 더 구비한다.

컬럼 인터록 클럭 생성부(1204)는, 뱅크 #0의 선택을 지시하는 뱅크 선택 신호 BANK<0>와 OR 회로 ORG11의 출력과의 논리곱 및 뱅크 #1의 선택을 지시하는 뱅크 선택 신호 BANK<1>와 OR 회로 ORG12의 출력과의 논리곱간의 논리합을 출력하는 복합 논리 게이트 CKG10을 더 구비한다. 여기서, 뱅크의 선택은 외부로부터의 어드레스 신호에 따라 실행된다.

컬럼 인터록 클럭 생성부(1204)는, 내부 클럭 신호 CLKP와 뱅크 #2의 센스 앰프의 활성화를 지시하는 센스 신호 SONM<2>를 수신하는 AND 회로 NAG13과, 신호 SONM<2>를 수신하여 소정의 시간 간격의 펄스 신호를 생성하는 펄스 신호 생성 회로 PLSCK13과, AND 회로 NAG13의 출력과 펄스 신호 생성 회로 PLSCK13의 출력을 수신하는 OR 회로 ORG13을 더 구비한다.

컬럼 인터록 클럭 생성부(1204)는, 내부 클럭 신호 CLKP와 뱅크 #3의 센스 앰프의 활성화를 지시하는 센스 신호 SONM<3>를 수신하는 AND 회로 NAG14와, 신호 SONM<3>를 수신하여 소정의 시간 간격의 펄스 신호를 생성하는 펄스 신호 생성 회로 PLSCK14와, AND 회로 NAG14의 출력과 펄스 신호 생성 회로 PLSCK14의 출력을 수신하는 OR 회로 ORG14를 더 구비한다.

컬럼 인터록 클럭 생성부(1204)는, 뱅크 #2의 선택을 지시하는 뱅크 선택 신호 BANK<2>와 OR 회로 ORG13의 출력과의 논리곱 및 뱅크 #3의 선택을 지시하는 뱅크 선택 신호 BANK<3>와 OR 회로 ORG14의 출력과의 논리곱간의 논리합을 출력하는 복합 논리 게이트 CKG20을 더 구비한다.

컬럼 인터록 클럭 생성부(1204)는, 복합 논리 게이트 CKG10의 출력과 복합 논리 게이트 CKG10의 출력과의 논리합 연산을 행하여 신호 CLKcol을 출력하는 OR회로 ORG20과, 신호 CLKco1을 수신하여 신호 EDRV를 생성하는 드라이브 신호 생성 회로 DRVCK를 더 구비한다.

도 14는 도 13에 나타낸 펄스 신호 생성 회로 PLSCK11의 구성을 설명하기 위한 회로도이다. 또, 다른 펄스 신호 생성 회로 PLSCK12∼PLSCK14의 구성도 마찬가지이다.

도 14를 참조하면, 펄스 신호 생성 회로 PLSCK12는, 신호 SONM<0>를 수신하여 소정 시간만큼 지연시키는 지연 회로 DL01과, 지연 회로 DL01의 출력의 반전 레벨과 신호 SONM<0>와의 논리곱을 출력하는 논리 게이트 NR01을 구비한다.

도 15는 도 13에 나타낸 구성 중 드라이브 신호 생성 회로 DRVCK의 구성을 나타내는 회로도이다.

도 15를 참조하면, 드라이브 신호 생성 회로 DRVCK는, 신호 CLKcol을 수신하여 소정 시간만큼 지연시키는 지연 회로 DL11과, 신호 Ctcol이 활성인 경우에 신호 CLKB에 의해 세트되고 지연 회로 DL11의 출력에 의해 리세트되는 플립플롭 회로 FF100과, 플립플롭 회로 FF100의 출력을 반전하여 신호 CLKw_B를 출력하는 인버터 INV100과, 인버터 INV100의 출력을 반전하여 구동 신호 WDRV를 출력하는 인버터 INV102를 구비한다.

플립플롭 회로 FF100은, 지연 회로 DL11의 출력의 반전 신호를 한쪽 입력으로 수취하는 NAND 회로 NADG100과, NAND 회로 NADG100의 출력과 신호 CLKB의 논리곱과 신호 Ctcol의 반전 신호의 부정 논리합 연산의 결과를 인버터 INV100에 대하여 출력하는 복합 논리 게이트 CLG100을 구비한다.

도 16은 도 12∼도 15에 의해 설명한 컬럼 인터록 클럭 생성부(1204)의 동작을 설명하기 위한 타이밍차트이다.

이하에서는, 실시예 2의 반도체 기억 장치가 동기형 SDRAM인 것으로 하여 설명한다. SDRAM에서는, ACT 커맨드와, 판독 또는 기입 커맨드인 RD/WT 커맨드와의 사이를 시간 tRCD에서 규정되는 값만큼 떼어 둘 필요가 있다.

예를 들면, 시간 tRCD의 스펙값이 20㎱인 경우, 클럭 신호 CLK의 주파수가 100 ㎒에서 동작하는 경우에서는 tRCD=2 ×CLK라는 것과 같이, 클럭 신호 CLK의 주기에 의해서 시간 tRCD가 규정된다.

그러나, 이와 같이 시간 tRCD가 규정되어 있는 경우에, 예를 들면 CAS 레이턴시가 2이고 동작 주파수가 66 ㎒인 경우, 시간 tRCD는, 1 클럭(∼15㎱)에서는 스펙 위반으로 되기 때문에, 시간 tRCD로서는 상기 스펙값 20㎱를 만족시키기 위해서, tRCD=2 ×CLK(∼30㎱)로 설정해야 한다. 즉, 스펙이 20㎱인 동안, 약 10㎱라는 본래 불필요한 기간 동안, 동작이 지연되게 된다.

그러나, RD/WT 커맨드 입력 후에 있어서, SDRAM부 내부의 판독 또는 기입 동작의 마진에 타이밍 여유가 있는 것이면, 시간 tRCD에 관련되는 동작, 즉 센스 앰프의 동작의 타이밍과, I/O선쌍 LI/O, /LI/O로부터의 데이터 기입의 타이밍을 적절히 조정함으로써, 동작 주파수가, 예를 들면 66 ㎒인 경우에도 시간 tRCD를 1 클럭인 채로 유지하는 것이 가능해진다.

즉, 도 13에 의해 설명한 신호 CLKcol의 타이밍을 조정하면, 이하에 설명하는 바와 같이, SDRAM의 동작을 고성능화하는 것이 가능해진다.

도 16을 참조하면, 시각 t0에서의 클럭 신호 CLK의 활성화의 타이밍에서, ACT 커맨드가 입력된다.

따라서, 시각 t1에서는 내부 제어 신호 Ctcol이 활성 상태로 된다.

계속해서, 시각 t0에서 클럭 신호 CLK가 활성 상태로 되고 나서 1 클럭 후의 시각 t2에서의 WT 커맨드에 응답하여, 센스 제어부(1202)는, 시각 t3에서, 뱅크 #0에 대한 센스 앰프 활성화 신호 SONM<0>를 "H" 레벨로서, 센스 앰프의 활성화를 실행한다.

여기서, 통상은 이 시각 t2의 클럭 신호 CLK의 활성화의 에지에 응답하여 생성되는 내부 클럭 신호 CLKB에 의해 클럭 신호 CLKcol이 생성된다. 그리고, 이 클럭 신호 CLKcol에 응답하여, 메모리 셀의 열 선택을 활성화하기 위한 컬럼 디코드 인에이블 신호 CDE 및 신호 WDE가 활성 상태로 된다.

그러나, 도 16에 있어서, tRCD의 규격값보다 겨우 클럭 신호 CLK의 주기가 작게 되어 있는 경우에는, 이러한 타이밍에서 컬럼 디코드 인에이블 신호 CDE가 활성 상태로 되면, 센스 앰프에서의 센스 동작의 개시 전에 비트선쌍 BL, /BL이 I/O 선쌍과 결합해 버린다.

그래서, 컬럼 인터록 클럭 생성부(1204)는 센스 앰프 활성화 신호 SONM<0>의 시각 t3에서의 활성화 에지에 응답하여 처음으로 컬럼 디코드 신호 CDE를 활성 상태로 한다. 이것에 따라서, 컬럼 디코더 활성화 신호 CDE가 활성 상태로 된다.

반대로 말하면, 이와 같이, 컬럼 디코드 인에이블 신호 CDE의 활성화 타이밍이 센스 앰프 활성화 신호 SON의 활성화에 응답하지 않은 경우에는, 센스 앰프(60)에 의한 증폭 동작의 개시 전에 선택 신호 CSL이 활성 상태로 되어, 비트선쌍 BL, /BL과 I/O선쌍 LI/O, /LO/O가 접속되어, 데이터가 파괴되어 버릴 우려가 있다.

한편, 시각 t2에서의 CLK의 활성화의 에지에 응답하여 생성되는 내부 클럭 신호 CLKB에 의해 신호 WDRV가 활성 상태로 된다. 이것에 의해, 데이터 버스 DB의 전위가 구동 앰프(202)에 의해 구동된다.

신호 WDRV는 클럭 신호 CLKcol의 활성화에 따라 비활성화된다. 따라서, 신호 CDE가 활성화하여, 비트선쌍 BL, /BL과 I/O선쌍 LJ/O, /LO/O가 접속될 때까지는, 데이터 버스의 전위는 구동 앰프(202)에 의해 구동 상태가 유지되어 있다.

시각 t5 이후에서는, 클럭 신호 CLK의 활성화의 에지에 응답하여 생성되는 내부 클럭 신호 CLKB에 의해 클럭 신호 CLKcol이 생성된다. 그리고, 이 클럭 신호 CLKcol에 응답하여, 메모리 셀의 열 선택을 활성화하기 위한 컬럼 디코드 인에이블 신호 CDE가 활성 상태로 된다. 또한, 시각 t5 이후에서는, CLK의 활성화의 에지에 응답하여 생성되는 내부 클럭 신호 CLKB에 의해 신호 WDRV가 활성 상태로 되고, 클럭 신호 CLKcol의 활성화에 따라 비활성화된다.

이러한 구성으로 함으로써, SDRAM의 동작을 위한 클럭 주파수를 저하시킨 경우에도, 그 기입 속도 등을 필요 이상으로 지연시킬 필요가 없어, 고성능화하는 것이 가능해진다.

또, 이상의 설명에서는, 주로 데이터 기입에서의 컬럼 디코드 인에이블 신호 CDE의 활성화 타이밍에 대하여 설명했지만, 데이터 판독에 있어서도, 센스 신호 SONM<0>∼SONM<3>가 활성화되어 있고, 또한 판독 커맨드 RD가 인가된 경우에, 컬럼디코드 인에이블 신호 CDE를 활성화한다는 구성으로 하는 것이 가능하다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

이상 설명한 바와 같이, 본 발명에 의하면, 회로 면적의 증대를 억제하는 것이 가능한 타이밍 제어의 구성을 갖는, CAS 레이턴시가 1인 동작과 CAS 레이턴시가 2 이상인 동작을 양립시키는 것이 가능한 반도체 기억 장치를 얻을 수 있다.

Claims

외부 클럭 신호에 동기하여, 커맨드의 입력 및 데이터의 입출력을 행하는 반도체 기억 장치로서,

상기 반도체 기억 장치의 동작을 제어하는 제어 회로와,

행렬 형상으로 배열된 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,

상기 외부 클럭 신호에 따라서 내부 클럭 신호를 생성하는 내부 클럭 회로와,

상기 내부 클럭 신호를 전달하는 클럭 신호선과,

상기 클럭 신호선으로부터 상기 내부 클럭 신호를 수신하여, 판독 커맨드가 인가된 상기 외부 클럭 신호의 제 1 활성화 에지로부터 1 클럭 후에 데이터 판독을 개시하는 제 1 동작 모드와, 상기 제 1 활성화 에지로부터 2 클럭 이후에 데이터 판독을 개시하는 제 2 동작 모드 중 어느 쪽이 지정되는지에 따라, 상기 내부 클럭 신호에 근거한 제 1 및 제 2 클럭 신호 중 어느 하나를 출력하는 클럭 변환 회로와,

상기 메모리 셀 어레이로부터의 판독 데이터를 전달하기 위한 데이터 버스와,

이퀄라이즈 신호에 따라 상기 데이터 버스의 이퀄라이징을 행하는 이퀄라이즈 회로와,

상기 이퀄라이즈 신호를 상기 제어 신호로부터 전달하기 위한 커맨드 신호선과,

상기 데이터 입출력 단자와,

상기 데이터 버스에 의해 전달된 판독 데이터를 상기 데이터 입출력 단자에 대하여 출력하기 위한 입출력 회로

를 구비하되,

상기 제 2 클럭 신호는 상기 제 2 동작 모드에서 상기 외부 클럭과 동일한 주파수로서 상기 외부 클럭에 동기하고, 상기 제 1 클럭 신호는 상기 제 1 동작 모드에서 상기 내부 클럭 신호의 주기 내에서 2회 활성 펄스를 가지며,

상기 입출력 회로는, 상기 제 2 동작 모드에서는 상기 제 2 클럭 신호의 활성화에 응답하여 상기 판독 데이터를 저장하여 유지하고, 상기 제 1 동작 모드에서는 상기 제 1 클럭 신호 및 상기 이퀄라이즈 신호의 활성화에 응답하여 상기 판독 데이터를 저장해서 유지하는 래치 회로를 포함하는

반도체 기억 장치.
제 1 항에 있어서,

상기 제어 회로는 상기 판독 커맨드에 따라 출력 활성화 신호를 생성하고,

상기 입출력 회로는 상기 출력 활성화 신호의 활성화에 응답하여 상기 데이터 입출력 단자에 대해 데이터를 출력하며,

데이터 마스크 신호를 수신하는 커맨드 입력 단자와,

상기 데이터 마스크 신호를 상기 커맨드 입력 단자로부터 수신하는 입력 버퍼와,

상기 입력 버퍼로부터의 신호를 상기 외부 클럭 신호의 1 클럭분만큼 지연시키는 제 1 지연 회로와,

상기 입력 버퍼로부터의 신호와 상기 제 1 지연 회로의 출력을 수신하여, 상기 제 1 동작 모드에서는 상기 제 1 지연 회로의 출력을 선택하고, 상기 제 2 동작 모드에서는 상기 입력 버퍼로부터의 신호를 선택하는 전환 회로와,

상기 전환 회로의 출력이 활성 상태로 됨에 따라서, 상기 출력 활성화 신호를 강제적으로 비활성 상태로 하는 출력 비활성화 회로를 더 구비하는

반도체 기억 장치.
제 1 항에 있어서,

상기 메모리 셀 어레이는,

상기 메모리 셀의 열에 대응하여 마련되고, 대응하는 메모리 셀로부터의 데이터를 전달하기 위한 복수의 비트선과,

센스 앰프 활성화 신호에 의해 활성화되어, 상기 비트선의 전위를 증폭하기 위한 복수의 센스 앰프와,

컬럼 선택 활성화 신호에 의해 활성화되어, 외부로부터의 어드레스 신호에 따라서 선택된 메모리 셀 열을 선택하기 위한 열 선택 회로를 구비하며,

상기 제어 회로는 외부로부터 판독 또는 기입 커맨드 중 어느 하나가 인가되고, 또한 상기 센스 앰프 활성화 신호가 활성화됨에 따라서, 상기 컬럼 선택 활성화 신호를 활성 상태로 하는

반도체 기억 장치.