JP3948141B2 - 半導体記憶装置及びその制御方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、外部クロック信号に同期して動作可能な半導体記憶装置及びその制御方法に関し、特に、外部クロック信号に同期してデータの書き込み／読み出しを行う同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）及びそのデータ書き込み制御方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭはシステムに供給されるクロック信号とは無関係（非同期）にデータの入出力動作が行われ、アドレス入力から当該アドレスに対応するデータが出力されるまでは次のアドレスを入力することができなかった。従って、データ転送のサイクルタイムはデータ出力までのアクセスタイムに依存することになり、データ転送レートを向上させることが困難であった。そのため、近年のパーソナルコンピュータ（ＰＣ）に搭載された処理装置（ＭＰＵ）の処理速度の格段の向上に伴い、ＰＣの主記憶として用いられるＤＲＡＭのデータ転送速度の向上が重要な課題になってきていた。
【０００３】
そこで、コラムアクセスパスを複数のパイプラインに分割し、各パイプ間においてシステム側から供給される外部クロック信号の立ち上がりエッジに同期して高速にデータの書き込み／読み出しを行うようにしたＳＤＲＡＭが開発された。そしてさらに、回路の基本的アーキテクチャは変更させずに、外部クロック信号（ＣＬＫ）の立ち上がりと立ち下がりの両エッジに同期してデータを入出力させるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）モードのＳＤＲＡＭが開発されるに至った（具体的に、例えば、日本国特願平９−１６７４５１号および特願平１０−２２２５７号等参照）。ＤＤＲモードのＳＤＲＡＭのデータ転送レートは、外部クロック信号の立ち上がりエッジのみに同期してデータを転送するモード（以下、便宜的にＳＤＲモードという）のＳＤＲＡＭに比して約２倍になるという利点を有しており、ＳＤＲＡＭの現在の主流になっている。
【０００４】
【発明が解決しようとする課題】
ところで、これらの半導体記憶装置は製造段階においてメモリ試験装置（ＩＣテスタ）で試験、評価される。メモリ試験装置は、半導体記憶装置を実際の動作状態と同一の条件で稼働させて不良メモリセルの数を計数したり、不良メモリセルの救済が可能か否かを判定したりする機能を有している。メモリ試験装置は、例えばＳＤＲＡＭの不良メモリセルの試験においては、ＳＤＲＡＭの実際の動作時に用いられる外部クロック信号ＣＬＫと同一の信号を発生させてＳＤＲＡＭに入力するようになっている。なお、ウェハ試験は、半導体ウェハ上に形成された全てのチップに対して行うものであり、各チップに対して所定のデータの書き込み試験および読み出し試験を行うものである。
【０００５】
ところが、上述のＤＤＲモードのＳＤＲＡＭは、従来型のＳＤＲモードのＳＤＲＡＭと動作が大きく異なり、特に書き込み／読み出し動作についてＤＤＲモードでは従来型の２倍の周波数で書き込み／読み出しデータを発生させるため、新たにＤＤＲモードに対応した試験用のクロック信号を発生させることができるメモリ試験装置を導入する必要が生じる。このため、ＤＤＲモードのＳＤＲＡＭの製造には新しいメモリ試験装置を購入する必要が生じて設備投資額が増大し、結局ＤＤＲモードのＳＤＲＡＭのコスト高につながっていた。また、ＤＤＲモードのＳＤＲＡＭの製品開発においても、従来のメモリ試験装置が使えないため製品開発に遅れを生じさせる要因ともなっている。
【０００６】
より具体的には、半導体テスタは１クロック以内にストローブを１本しか立てられないという制限がある。このような制限下においてＤＤＲ方式で試験を行うと、１クロックで出力が２個得られることになるため、半導体テスタからの２クロックを１クロックとして使用し、且つ、半導体記憶装置に与えるクロックの１クロック以内に２本のストローブを立てることが必要になる。すなわち、実際のテスタの能力の半分の周波数で半導体記憶装置を動作させて試験を行わなければならないことになる。
【０００７】
図２１は従来および本発明の一実施形態に係る半導体記憶装置のウェハ試験におけるデータ読み出し試験を比較して示すタイミング図であり、また、図２２は従来および本発明に係る半導体記憶装置のウェハ試験におけるデータ書き込み試験を比較して示すタイミング図である。ここで、図２１（ａ）および図２２（ａ）は従来の半導体記憶装置であるＤＤＲ方式のＳＤＲＡＭにおけるデータ読み出し試験およびデータ書き込み試験のタイミング図を示し、また、図２１（ｂ）および図２２（ｂ）は後述する本発明の実施形態としての半導体記憶装置であるＤＤＲ方式のＳＤＲＡＭにおけるデータ読み出し試験およびデータ書き込み試験のタイミング図である。
【０００８】
図２１（ａ）に示すように、従来のＤＤＲ方式ＳＤＲＡＭのウェハ試験でのデータ読み出し試験は、ＤＤＲ方式の読み出し動作しか行うことができないため、例えば、半導体テスタのメインクロック（テスタクロック）ｃｌｋに対して２倍の周期（Ｔ＝２ ｔ）を有するクロック（デバイスクロック）ＣＬＫをＤＤＲ方式のＳＤＲＡＭに与え、このデバイスクロックＣＬＫの１クロックに２本のストローブ（ＳＴＢ）を立てて２回の読み出し動作を行っていた。ここで、ＣＡＳレイテンシを１．５クロックとし（ＣＬ＝１．５）、バス長を８とした場合（ＢＬ＝８：８つの異なるデータを読み出す場合）を考えると、一連のデータ読み出しが完了するには、アクティブ状態になってから１３ｃｌｋ（テスタクロック）に相当する時間を要することになる。
【０００９】
また、図２２（ａ）に示すように、従来のＤＤＲ方式ＳＤＲＡＭのウェハ試験でのデータ書き込み試験は、ＤＤＲ方式の書き込み動作しか行うことができないため、例えば、テスタクロックｃｌｋに対して２倍の周期（Ｔ＝２ ｔ）を有するデバイスクロックＣＬＫをデバイスに与え、このデバイスクロックＣＬＫの１クロックに２回の書き込み動作を行うようになっている。ここで、遅延書き込み（Ｄｅｌａｙｅｄ Ｗｒｉｔｅ）を行っていて８つの異なるデータを書き込む場合（ＢＬ＝８）を考えると、一連の書き込み動作が完了するには、アクティブ状態になってから１１ｃｌｋに相当する時間を要することになる。
【００１０】
ところで、ウェハ試験は、半導体ウェハ上に形成された全てのチップに対して行う必要があるため、このように実際の半導体テスタの能力の半分の周波数でデバイスを動作させて試験を行うということは、結局製造コストの増大を招いてしまうという問題を有している。例えば、ＤＤＲ方式のＳＤＲＡＭを通常の動作で試験するためには、当該ＳＤＲＡＭの動作速度の２倍の周波数帯域を持った高価な試験装置が必要になり、その結果、ＤＤＲ方式のＳＤＲＡＭの製造コストを大幅に押し上げることになる。あるいは、通常の試験装置を使用する場合には、全てのデバイスクロックＣＬＫをテスタクロックｃｌｋの半分の周波数で動作させることが必要になり、全ての試験で冗長なタイミング設定としなければならず、試験時間が長くなって、やはりデバイスの製造コストが増加することになる。
【００１１】
本発明の目的は、外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する転送モードを有しながら、従来のメモリ試験装置で容易に試験、評価ができる半導体記憶装置及びその制御方法を提供することにある。
さらに本発明の目的は、高価な試験装置を使用することなく、また、試験時間の削減を行うことのできる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、外部クロック信号に同期して動作可能な半導体記憶装置において、外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する第１の転送モードと、両エッジのいずれか一方のみに同期してデータを転送する第２の転送モードとを切り替え可能なデータ転送手段を備えていることを特徴とする半導体記憶装置によって達成される。また本発明の半導体記憶装置において、前記データ転送手段は、モード切替信号に応答して第１及び第２の転送モードを切替えることを特徴とする。この構成によれば、半導体記憶装置を試験、評価する際には第２の転送モードに切り替えて従来型のメモリ試験装置を用いることが可能になり、また、実際の使用に際しては第１の転送モードに切り替えて高速なデータ転送レートを実現することができるようになる。
【００１３】
また、本発明の半導体記憶装置において、前記モード切替信号は、外部から入力された設定信号に基づいて生成されることを特徴とする。また、本発明の半導体記憶装置は、設定信号を保持するレジスタを有していることを特徴とする。このような構成にすることにより、半導体記憶装置を利用するシステム側から容易にデータ転送手段の転送モードを切り替えることができるようになる。
【００１４】
本発明の半導体記憶装置において、前記レジスタとして、モードレジスタ内の空きレジスタを使用するようにしてもよい。従来のＳＤＲＡＭにも設けられているモードレジスタの空きレジスタを利用することにより容易にモード切替信号を保持することができる。またあるいは、本発明の半導体記憶装置に切替信号入力端子を設け、当該切替信号入力端子にシステム側からモード切替信号を入力させて、システム側から直接データ転送手段の転送モードを切り替えるようにしてもよい。こうすることにより半導体記憶装置の回路構成をより簡素な構成にすることができるようになる。
【００１５】
上記本発明の半導体記憶装置において、第２の転送モードは、外部クロック信号の立ち上がりのエッジに同期してデータを転送するようにしてもよい。こうすれば、外部クロック信号のデューティ比を５０％として、第１の転送モードの転送レートの１／２の転送レートを実現できる。
また、本発明の半導体記憶装置において、データ転送手段は、第１の転送モードではシリアル入力された複数のデータをシリアル・パラレル変換して、変換したパラレルデータを同時に転送し、第２の転送モードでは複数のデータを順次転送するデータ入出力変換部を有していることを特徴とする。この構成にすることにより、外部（システム側）に対して第２の転送モードのほぼ２倍の転送レートでデータを入出力する第１の転送モードであっても、半導体記憶装置内のメモリセルに対しては第２の転送モードと同一の書き込み／読み出し速度を用いることができるようになる。
【００１６】
またさらに、本発明の半導体記憶装置において、データ転送手段は、第１の転送モードに対応した第１のクロック信号又は第２の転送モードに対応した第２のクロック信号をモード切替信号に基づいて生成し、データ入出力変換部に送出するデータ取込みクロック発生部を有していることを特徴とする。当該クロック信号を用いることにより、第１又は第２の転送モードでのデータ入出力変換部のデータ取込動作を簡素な回路構成で容易に切り替えることができるようになる。
【００１７】
さらに、本発明の半導体記憶装置において、データ転送手段は、データを記憶するメモリセル部に対し、モード切替信号に基づいて、第１の転送モードではパラレルデータを同時に書き込む書き込み許可信号を出力し、第２の転送モードでは複数のデータを順次書き込む書き込み許可信号を出力する書き込み制御部を有していることを特徴とする。このように、モード切替信号に基づいて第１及び第２の転送モードに応じた書き込み許可信号を出力するので、モード切替信号に基づいたクロック信号でデータ取込動作を実行するデータ入出力変換部と同期して、第１及び第２の転送モードの何れにおいても確実にデータを転送することができるようになる。
また、本発明の半導体記憶装置において、モード切替信号に基づいて、コラムアドレスをカウントアップするタイミングを第１又は第２の転送モード毎に変更可能なコラムアドレスカウンタをさらに有していることを特徴とする。
【００１８】
さらに本発明のコラムアドレスカウンタは、第１および第２の内部アドレス発生クロックを供給するクロック発生回路と、コラムアドレスに基づいて第１の内部アドレス発生クロックに同期して第１の内部アドレスを発生する第１のアドレス発生部と、コラムアドレスに基づいて第２の内部アドレス発生クロックに同期して第２の内部アドレスを発生する第２のアドレス発生部とを有していることを特徴とする。さらに、前記クロック発生回路はクロック発生器および分周器を備え、クロック発生器は外部クロックに基づいて内部クロックを発生し、第１の転送モードにおいて内部クロックを第１の内部アドレス発生クロックとして出力し、第２の転送モードにおいて内部クロックを第２の内部アドレス発生クロックとして出力し、内部クロックを分周した信号を第１の内部アドレス発生クロックとして出力することを特徴とする。
【００１９】
また、本発明の半導体記憶装置は、読み出しまたは書き込みコマンドに従いバースト期間信号を活性化すると共に内部クロックのカウントを開始して所定のクロック数に達したらバースト期間信号を非活性化するバーストカウンタを備えていることを特徴とする。さらに、前記バーストカウンタは、所定のクロック数を第１または第２の転送モードに応じて変更するバースト長変更部を備えていることを特徴とする。
この構成により、所定のバースト長のバーストモードにおいて、第１又は第２の転送モードのデータ転送レートに合わせてコラムアドレスのカウントアップがなされるので、各転送モードで確実なデータ転送を行うことができるようになる。
【００２０】
また、本発明の半導体記憶装置において、前記データ転送手段は、データ書き込み時に第１の転送モード又は第２の転送モードで書き込みデータを転送することを特徴とする。半導体記憶装置の試験、評価に当たり、特にデータ書き込み時に第１の転送モードを第２の転送モードに切り替えることにより、データ書き込み不良の原因を従来型のメモリ試験装置で容易に解析できるようになる。
【００２１】
また上記目的は、外部クロック信号に同期して動作可能な半導体記憶装置の制御方法において、外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する第１の転送モードと、両エッジのいずれか一方のみに同期してデータを転送する第２の転送モードとを切り替えてデータ転送することを特徴とする半導体記憶装置の制御方法によって達成される。本制御方法によれば、半導体記憶装置の試験、評価の際には第２の転送モードに切り替えることができるので、従来型のメモリ試験装置を用いて容易にメモリセルの不良解析を行うことができ、一方、半導体記憶装置の実際の使用に際しては高速なデータ転送レートを実現できる第１の転送方法を採用することができるようになる。
【００２２】
また、本制御方法では、前記転送モードは、外部から入力された設定信号に基づいて生成した切替信号、又は外部から直接入力された切替信号により切り替えられることを特徴とする。また第２の転送モードは、外部クロック信号の立ち上がりのエッジに同期してデータ転送することを特徴とする。さらに本制御方法では、第１の転送モードではシリアル入力された複数のデータをシリアル・パラレル変換し、変換したパラレルデータを同時に転送し、第２の転送モードでは複数のデータを順次転送することを特徴とする。
【００２３】
また、本発明の半導体記憶装置の制御方法では、複数のデータをシリアル・パラレル変換して同時に転送するか、あるいは順次転送するかは切替信号に基づいて決定することを特徴とする。また、本制御方法において、メモリセル部に対するデータ書き込みの際、切替信号に基づいて、第１の転送モードではパラレルデータを同時に書き込む書き込み許可信号が出力され、第２の転送モードでは複数のデータを順次書き込む書き込み許可信号がライトアンプに出力されることを特徴とする。また、本発明の半導体記憶装置の制御方法において、切替信号に基づいて、第１又は第２の転送モード毎にコラムアドレスのカウントアップのタイミングが変更されることを特徴とする。
また、本制御方法は、データ書き込み時に第１の転送モードから第２の転送モードに切り替えることを特徴とする。このような制御方法を採用することにより、半導体記憶装置の試験、評価に当たり、特にデータ書き込み時に第１の転送モードを第２の転送モードに切り替えることにより、データ書き込み不良の原因を従来型のメモリ試験装置で容易に解析できるようになる。
【００２４】
上記目的は、クロックの立ち上がりおよび立ち下がりの両方のタイミングでデータの読み出しを行うダブルデータレート方式の半導体記憶装置であって、読み出し命令から直ちにデータを読み出すモードを有していることを特徴とする半導体記憶装置によって達成される。
また、上記目的は、クロックの立ち上がりおよび立ち下がりの両方のタイミングでデータの読み出しを行うダブルデータレート方式の半導体記憶装置であって、前記クロックの立ち上がりまたは立ち下がりの一方のタイミングでデータの読み出しを行うシングルデータレートモードを有していることを特徴とする半導体記憶装置によって達成される。
【００２５】
さらに、上記目的は、クロックの立ち上がりおよび立ち下がりの両方のタイミングでデータの書き込みを行うダブルデータレート方式の半導体記憶装置であって、書き込み命令から直ちにデータを書き込むモードを有していることを特徴とする半導体記憶装置によって達成される。
また、上記目的は、クロックの立ち上がりおよび立ち下がりの両方のタイミングでデータの書き込みを行うダブルデータレート方式の半導体記憶装置であって、前記クロックの立ち上がりまたは立ち下がりの一方のタイミングでデータの書き込みを行うシングルデータレートモードを有していることを特徴とする半導体記憶装置によって達成される。
【００２６】
本発明の半導体記憶装置によれば、ダブルデータレートモードだけでなく読み出し命令から直ちにデータを読み出すモードを有している。
また、本発明の半導体記憶装置によれば、ダブルデータレートモードだけでなくクロックの立ち上がりまたは立ち下がりの一方のタイミングでデータの読み出しを行うシングルデータレートモードを有している。
【００２７】
さらに、本発明の半導体記憶装置によれば、ダブルデータレートモードだけでなく書き込み命令から直ちにデータを書き込むモードを有している。
またさらに本発明の半導体記憶装置によれば、ダブルデータレートモードだけでなくクロックの立ち上がりまたは立ち下がりの一方のタイミングでデータの書き込みを行うシングルデータレートモードを有している。
このように、本発明によれば、高価な試験装置を使用することなく、また、試験時間の削減を行うことのできる半導体記憶装置の提供が可能になる。
【００２８】
【発明の実施の形態】
本発明の第１の実施の形態による半導体記憶装置及びその制御方法について図１乃至図８を用いて説明する。本実施の形態は、データ書き込み動作において、通常動作時はＤＤＲ方式で動作し、試験動作時はＳＤＲ方式で動作可能な攻勢を説明している。まず、本実施の形態による半導体記憶装置の概略の構成を図１に示すシステムブロック図を用いて説明する。本実施の形態による半導体記憶装置はＤＤＲモードで動作するＳＤＲＡＭの基本構成を備えている。
図１において、ＳＤＲＡＭ１のチップ内部は２つのバンク（バンク０とバンク１）に分割されておりそれぞれ独立して制御できるようになっている。本例では２つのバンク０、１を有するものとしているが、現実にはより複数のバンク（例えば４つ）を備えるようにすることももちろん可能である。バンク０、１は同一の回路構成になっており、例えば１６ＭビットＳＤＲＡＭであれば、独立した２個の８ＭビットＤＲＡＭを動作させるのと等しい状態にさせることができる。
【００２９】
以下、主としてバンク０を例にとって説明する。バンク０には、転送ゲート用のトランジスタと、キャパシタ（共に図示を省略）とで構成されたメモリセルがマトリクス状に複数配置されたメモリセル部２が形成されている。また、メモリセル部２の各メモリセル間には行及び列方向に延びた行（ロー）選択線（ワード線）及びビット線が形成され、同一行方向に並んだ各メモリセルのトランジスタのゲート電極は同一の行選択線に接続され、同一列方向に並んだ各メモリセルのトランジスタのドレイン電極は同一のビット線に接続されている。これら複数の行選択線はローデコーダ４により駆動され、また、ビット線とデータバス１０との間のコラムゲートを制御する複数の列選択線はコラムデコーダ６により駆動されるようになっている。
【００３０】
また、一対のビット線の間に、所定のメモリセルに対する書き込み／読み出しの際や、リフレッシュ時にビット線対における信号を増幅して出力するセンスアンプ８が設けられている。データバス１０はライトアンプ／センスバッファ１２に接続されている。ライトアンプ／センスバッファ１２では、ライトアンプ制御部（書き込み制御部）１４からの書き込み制御信号ＷＥに基づいてデータバス１０に出力するデータを制御するようになっている。データの読み出しの際には、所望のロー選択線で選択されたメモリセルのデータがセンスアンプ８で増幅され、次いで所望のコラム選択線のコラムゲートが開かれてデータバス１０に出力される。データの書き込みの際には、所望のコラム選択線のコラムゲートを開いて、データバス１０上のデータがセンスアンプ８に書き込まれて増幅され、所定のメモリセルに書き込まれる。
【００３１】
また、ＳＤＲＡＭ１は、クロックバッファ１６、コマンドデコーダ１８、アドレスバッファ／レジスタ＆バンクセレクト２０、Ｉ／Ｏデータバッファ／レジスタ２２、制御信号ラッチ回路２４、２６、モードレジスタ２８、及びコラムアドレスカウンタ３０、３２を有している。クロックバッファ１６には、外部クロック信号ＣＬＫとクロックイネーブル信号ＣＫＥとが外部から供給される。クロックバッファ１６は、外部クロック信号ＣＬＫの立ち上がりのエッジに同期してクロック信号ＣＬＫ０°を発生させ、外部クロック信号ＣＬＫの立ち下がりのエッジに同期してクロック信号ＣＬＫ１８０°を発生させるようになっている。
【００３２】
また、クロックバッファ１６は、クロックイネーブル信号ＣＫＥのレベルに基づいて、ＳＤＲＡＭ１の各回路にクロック信号ＣＬＫ０°、ＣＬＫ１８０°の供給を制御するようになっている。クロックイネーブル信号ＣＫＥが活性化レベルのとき、クロック信号ＣＬＫ０°、ＣＬＫ１８０°はＳＤＲＡＭ１の各ブロックに供給される。なお、クロックイネーブル信号ＣＫＥはクロックバッファ１６からコマンドデコーダ１８、アドレスバッファ／レジスタ＆バンクセレクト２０、及びＩ／Ｏデータバッファ／レジスタ２２内のデータ取り込みクロック発生部３４のそれぞれに供給されるようになっている。
【００３３】
コマンドデコーダ１８は、入力されたチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥをデコードし、これらの信号の組み合わせによりＳＤＲＡＭ１の動作を制御する種々の制御信号（コマンド）を生成する。ここで、“／”は信号レベルがロー（Ｌ）でアクティブになることを示している。生成された制御信号は制御信号ラッチ回路２４、２６、コラムアドレスカウンタ３０、及びモードレジスタ２８等に入力される。
【００３４】
このコマンドデコーダ１８で生成される制御信号の例を図２を用いて説明する。図２は、左から順にコマンド機能名、コマンド名、クロックイネーブル信号ＣＫＥの状態、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥの各状態、さらに後述するアドレスＡ０〜Ａ１１の各ビットの状態を示している。なお、図中、“Ｈ”はハイレベルを、“Ｌ”はローレベルを、“Ｘ”はハイ又はローレベルを表し、“Ｖ”は確定入力を、“ｎ”は現在のクロックサイクル時の状態を、“ｎ−１”はｎより１クロックサイクル以前の状態をそれぞれ示している。
【００３５】
例えば、クロックイネーブル信号ＣＫＥ（ｎ−１）が“Ｈ”でＣＫＥ（ｎ）が“Ｘ”であり、また、チップセレクト信号／ＣＳが“Ｌ”、ローアドレスストローブ信号／ＲＡＳが“Ｈ”、コラムアドレスストローブ信号／ＣＡＳが“Ｌ”、及びライトイネーブル信号／ＷＥが“Ｌ”となり、さらにアドレスＡ０〜Ａ９が“Ｖ”、アドレスＡ１０が“Ｌ”、アドレスＡ１１が“Ｖ”となった場合には、ＳＤＲＡＭ１のメモリセル部２にデータを書き込むためのＷＲＩＴ（ライト）コマンドが生成される。生成されたＷＲＩＴコマンドは、制御信号ラッチ回路２４（２６）を介してバンク０（１）内のライトアンプ制御部１４に入力されるようになっている。
【００３６】
アドレスバッファ／レジスタ＆バンクセレクト２０は、入力されたアドレス信号Ａ０〜Ａｎ（本例ではｎ＝１１とする）を一旦記憶してからデコードし、デコードした信号をローデコーダ４、モードレジスタ２８とコラムアドレスカウンタ３０、３２に出力するようになっている。本例では、アドレスの最上位ビットＡ１１はバンク０、１の選択用として使用されている。
【００３７】
Ｉ／Ｏデータバッファ／レジスタ２２には入出力データＤＱ０〜ＤＱｎ（本例ではｎ＝１５）及びデータ入出力マスクＤＱＭが入力される。Ｉ／Ｏデータバッファ／レジスタ２２は、バンク０あるいはバンク１との間で書き込み／読み出しデータの入出力を行い、メモリセル部２にデータを書き込んだりメモリセル部２からデータを読み出したりするために書き込み用及び読み出し用にそれぞれ３２ビットパラレルのデータ線を有している。このデータ線は途中で分岐してバンク０とバンク１のそれぞれのライトアンプ／センスバッファ１２に接続されている。また、Ｉ／Ｏデータバッファ／レジスタ２２は後述するデータ取込みクロック発生部３４を有している。
【００３８】
制御信号ラッチ回路２４、２６は、コマンドデコーダ１８から前述の制御信号（コマンド）を受け取って、それに基づき各種内部制御信号（ＲＡＳ、ＣＡＳ、ＷＥ等）を生成してバンク０、１に出力するようになっている。既に説明したように信号ラッチ回路２４から出力された書き込み制御信号ＷＥは、バンク０内のライトアンプ制御部１４に入力される。
【００３９】
モードレジスタ２８は、例えばＡ０〜Ａ１１の１２ビットで構成されるレジスタを有し、後程説明するバーストモード時に連続してアクセスするデータ長（バースト長：例えば１、２、４、又は８）の設定や、シーケンシャルモード又はインターリーブモードのいずれかのバーストタイプを設定したり、バースト転送モード時において、読み出し（ＲＥＡＤ）コマンドの受付時点から所定クロック数（例えば、１、２、又は３クロック分）だけ遅延させてデータを出力させるＣＡＳレイテンシを設定したりすることができるようになっている。例えばレジスタの構成として、Ａ０〜Ａ２をバースト長の設定に使用し、Ａ３をバーストタイプの設定に、Ａ４〜Ａ６をＣＡＳレイテンシの設定に使用している。
【００４０】
モードレジスタ２８の設定について再び図２を参照して説明すると、クロックイネーブル信号ＣＫＥ（ｎ−１）が“Ｈ”でＣＫＥ（ｎ）が“Ｘ”であり、また、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥのいずれもが“Ｌ”となり、さらにアドレスＡ０〜Ａ１０が“Ｖ”、アドレスＡ１１が“Ｌ”となった場合に、モードレジスタ２８のレジスタＡ０〜Ａ１１にデータをセットするためのモードレジスタセット（ＭＲＳ）コマンドが生成される。生成されたＭＲＳコマンドが実行されると、モードレジスタ２８は、外部から入力された設定信号としてアドレスバッファ／レジスタ＆バンクセレクト２０に入力されたモードレジスタ２８設定用の信号Ａ０〜Ａ１１を受け取って自己のレジスタＡ０〜Ａ１１を設定する。これにより、所定のバースト長、バーストタイプ、及びＣＡＳレイテンシの設定が完了する。
【００４１】
さらに本実施の形態によるモードレジスタ２８は、ＳＤＲＡＭ１をデータ書き込み時においてＤＤＲモードかＳＤＲモードのいずれかに切替設定するためのレジスタとして例えばビットＡ１１を使用している。ビットＡ１１が“０”ならＳＤＲＡＭ１のデータ書き込み動作をＤＤＲモードにセットし、“１”ならＳＤＲモードにセットする。
【００４２】
モードレジスタ２８は、コラムアドレスカウンタ３０、３２に対して、設定されたバースト長、バーストタイプ、及びＣＡＳレイテンシの情報を出力すると共に、ＤＤＲ／ＳＤＲモードのモード切替を示すＤＤＲ信号（切替信号）をコラムアドレスカウンタ３０、３２に対して出力するようになっている。また同様にモードレジスタ２８は、Ｉ／Ｏデータバッファ／レジスタ２２内のデータ取り込みクロック発生部３４、及びバンク０、１内のライトアンプ制御部１４にもＤＤＲ信号を送出するようになっている。
【００４３】
少なくともこれらＩ／Ｏデータバッファ／レジスタ２２とライトアンプ制御部１４とでＤＤＲモードとＳＤＲモードとを切り替えて使用できるデータ転送手段が構成される。また、モードレジスタ２８はＤＤＲモードとＳＤＲモードのいずれかにデータ転送手段を切り替える切替手段の一例である。このような構成にすることにより、半導体記憶装置を利用するシステム側から容易にデータ転送手段の転送モードを切り替えることができるようになる。
【００４４】
コラムアドレスカウンタ３０、３２は、バーストモードにおいてデータの書き込み／読み出しのコラムアドレスを連続的にインクリメントするカウンタである。コラムアドレスカウンタ３０、３２は、クロックバッファ１６から供給されたクロックＣＬＫ０°、ＣＬＫ１８０°に同期して、アドレスバッファ／レジスタ＆バンクセレクト２０から受け取ったコラムアドレスをカウントアップし、連続したアドレスデータの書き込み／読み出しを可能にしている。このコラムアドレスカウンタ３０、３２を用いたデータの転送方式をバーストモードという。コラムアドレスカウンタ３０、３２では、モードレジスタ２８にセットされたバースト長に基づいて、連続して入出力されるデータの個数分のコラムアドレスを所定クロック毎に生成してバンク０、１に供給する。
【００４５】
次に、本実施の形態によるＳＤＲＡＭ１の制御方法を、データ書き込み時におけるＩ／Ｏデータバッファ／レジスタ２２、バンク０内のライトアンプ制御部１４及びライトアンプ／センスバッファ１２のライトアンプに供給される信号、及び生成される信号の流れについて図３に示す回路ブロック図を用いて説明する。なお図３では、Ｉ／Ｏデータバッファ／レジスタ２２に入力されるひとまとまりのデータＤＱ０〜ＤＱｎのうちいずれか１ビット（ＤＱとする）を処理する動作について示しているが、実際のｎ＋１ビットからなるデータＤＱ０〜ＤＱｎ全体の処理も同様に行うことができるのはもちろんである。
【００４６】
まず、Ｉ／Ｏデータバッファ／レジスタ２２は、既に説明したデータ取込みクロック発生部３４と、データ入力ラッチ回路３６と、データ入出力変換部であるシリアル／パラレル変換部３８とを有している。データ取込みクロック発生回路３４には、クロックバッファ１６で発生させたクロック信号ＣＬＫ０°のパルスとクロック信号ＣＬＫ１８０°のパルス、及びモードレジスタ２８からのＤＤＲ信号が入力するようになっている。データ取込みクロック発生部３４では、クロック信号ＣＬＫ０°とクロック信号ＣＬＫ１８０°とを合成して形成したクロック信号ＣＬＫ−Ａと、クロック信号ＣＬＫ０°に基づいて形成したクロック信号ＣＬＫ−Ｂと、クロック信号ＣＬＫ１８０°に基づいて形成したクロック信号ＣＬＫ−Ｃの３種類のクロックパルス信号が生成される。
【００４７】
生成されたクロック信号ＣＬＫ−Ａは、データ入力ラッチ回路３６に入力され、データ入力ラッチ回路３６に入力する外部データＤＱを制御する。生成されたクロック信号ＣＬＫ−Ｂ及びクロック信号ＣＬＫ−Ｃは、データ入力ラッチ回路３６の出力端子に接続されたシリアル／パラレル変換部回路３８に入力されて、データ入力ラッチ回路３６からの信号Ｓ１（＝ＤＱ）を制御するようになっている。
【００４８】
モードレジスタ２８からのＤＤＲ信号が“Ｈ”（ＤＤＲモード）の場合、シリアル／パラレル変換部回路３８では、クロック信号ＣＬＫ−Ｂ及びクロック信号ＣＬＫ−Ｃにより制御された信号Ｓ２、Ｓ３をバンク０のライトアンプ４０、４２に出力するようになっている。信号Ｓ２はデータ入力ラッチ回路３６に先に入力したデータＤＱ(FIRST)であってライトアンプ４０に入力され、信号Ｓ３はデータ入力ラッチ回路３６に次に入力されたデータＤＱ(SECOND)であってライトアンプ４２に入力される。
【００４９】
一方、バンク０のライトアンプ制御部１４には、コマンドデコーダ１８で生成されたライトコマンドＷＥが制御信号ラッチ回路２４を介して入力され、また、クロックバッファ１６からクロック信号ＣＬＫ０°のパルスとクロック信号ＣＬＫ１８０°のパルス、及びモードレジスタ２８からのＤＤＲ信号が入力するようになっている。ライトアンプ制御部１４は、ライトコマンドＷＥが入力され、且つモードレジスタ２８からのＤＤＲ信号が“Ｈ”になっていると、クロック信号ＣＬＫ０°、ＣＬＫ１８０°に基づいて所定の間隔で、ライトアンプ４０、４２に対して書き込み制御信号ＷＥ１、ＷＥ２を同時に“Ｈ”にするようになっている。
【００５０】
ライトアンプ４０、４２は、書き込み制御信号ＷＥ１、ＷＥ２が“Ｈ”になっている間に信号Ｓ２、Ｓ３をデータＤＢ０と／ＤＢ０、及びＤＢ１と／ＤＢ１としてメモリセル部２側に出力するようになっている。書き込み制御信号ＷＥ１、ＷＥ２が“Ｈ”になっている期間が実質的にデータ入力確定期間となり、データの書き込みが可能となる。
【００５１】
このようにモードレジスタ２８からのＤＤＲ信号が“Ｈ”（書き込み動作をＤＤＲモードで行う）の場合は、データ入力ラッチ回路３６に順次（シリアル）入力されるデータＤＱ(FIRST)、ＤＱ(SECOND)をシリアル／パラレル変換部３８にて変換し、２つのデータＤＱ(FIRST)とＤＱ(SECOND)とを同時（パラレル）にライトアンプ４０、４２にそれぞれ出力することができるようになる。
【００５２】
一方、モードレジスタ２８からのＤＤＲ信号が“Ｌ”（書き込み動作をＳＤＲモードで行う）の場合には、データ取込みクロック発生部３４ではクロック信号ＣＬＫ−Ｂ及びクロック信号ＣＬＫ−Ｃは“Ｈ”レベルに固定してパルスを発生させないようにし、データ入力ラッチ回路３６に入力するクロック信号ＣＬＫ−Ａのみで信号Ｓ２及び信号Ｓ３の期間を規定させるようにする。
【００５３】
モードレジスタ２８からのＤＤＲ信号が“Ｈ”の場合には、信号Ｓ２と信号Ｓ３には別々のデータＤＱ(FIRST)とＤＱ(SECOND)が出力されるのに対して、モードレジスタ２８からのＤＤＲ信号が“Ｌ”の場合は、同一時刻において信号Ｓ２と信号Ｓ３の双方に同一のデータＤＱ(FIRST)（あるいはＤＱ(SECOND)）が出力される。従って、ライトアンプ４０、４２には同時刻で同一のデータが入力されるようになる。
【００５４】
一方、モードレジスタ２８からのＤＤＲ信号が“Ｌ”の場合におけるライトアンプ制御部１４は、クロック信号ＣＬＫ０°だけに基づいて、ライトアンプ４０、４２に対する書き込み制御信号ＷＥ１、ＷＥ２を所定の間隔で交互に“Ｈ”にする。そのため、ＤＤＲモードに対して２倍の周期でライトアンプ４０、４２からデータＤＢ０と／ＤＢ０、及びデータＤＢ１と／ＤＢ１を交互にメモリセル部２側に出力させることができる。これは、従来型ＳＤＲＡＭと同じＳＤＲ動作をさせていることと等価であるから、例えば回路評価のために用いるメモリ試験装置として、クロック周波数が従来の２倍のＤＤＲモードで動作するＳＤＲＡＭ用のメモリ試験装置を新たに購入して準備しなくても、従来のＳＤＲモードにのみ対応したメモリ試験装置を用いて試験、評価することができるようになる。このように本実施の形態による半導体記憶装置であれば、メモリ試験装置を従来型ＳＤＲＡＭのものと共用することができるので試験評価の負担を軽減し、設備投資の増大を抑えることができるようになる。
【００５５】
次に、図３を用いて説明した本実施の形態によるＳＤＲＡＭ１のデータ取込みクロック発生部３４、シリアル／パラレル変換部３８、及びライトアンプ制御部１４のより詳細な回路構成例を図４を用いて説明する。
まず、データ取込みクロック発生部３４の回路構成例について説明する。データ取込みクロック発生部３４の信号入力側には、２つの３入力ＮＡＮＤ回路５０、５２が設けられている。ＮＡＮＤ回路５０の２つの入力端子には、クロック信号ＣＬＫ０°とライトコマンドＷＥとが入力され、残りの入力端子は常時“Ｈ”状態に維持されている。ＮＡＮＤ回路５２には、クロック信号ＣＬＫ１８０°及び、ライトコマンドＷＥ、ＤＤＲ信号が入力される。また、インバータ６２にはＤＤＲ信号が入力されるようになっている。
【００５６】
ＮＡＮＤ回路５０の出力端子はインバータ５６及び２入力ＮＡＮＤ回路５４の一入力端子に接続され、ＮＡＮＤ回路５２の出力端子はインバータ６０及び２入力ＮＡＮＤ回路５４の他入力端子に接続されている。ＮＡＮＤ回路５４の出力はクロック信号ＣＬＫ−Ａとして、Ｉ／Ｏデータバッファ／レジスタ２２内のデータ入力ラッチ回路３６に入力する。
【００５７】
インバータ５６の出力端子は２入力ＮＯＲ回路６６の一方の入力端子に接続され、インバータ５６とＮＯＲ回路６６との間には信号遅延用のキャパシタ５８の一端子が接続されている。キャパシタ５８の他端子側は例えばグランド電位に維持されている。同様にして、インバータ６０の出力端子は２入力ＮＯＲ回路６８の一方の入力端子に接続され、インバータ６０とＮＯＲ回路６８との間には信号遅延用のキャパシタ６４の一端子が接続されている。キャパシタ６４の他端子側は例えばグランド電位に維持されている。２入力ＮＯＲ回路６６、６８の他方の入力端子には、それぞれインバータ６２の出力端子が接続されている。
【００５８】
ＮＯＲ回路６６の出力端子はインバータ７０の入力端子に接続され、インバータ７０の出力は、クロック信号ＣＬＫ−ＢとしてＩ／Ｏデータバッファ／レジスタ２２内のシリアル／パラレル変換部３８に入力する。同様にして、ＮＯＲ回路６８の出力端子はインバータ７２の入力端子に接続され、インバータ７２の出力は、クロック信号ＣＬＫ−ＣとしてＩ／Ｏデータバッファ／レジスタ２２内のシリアル／パラレル変換部３８に入力する。
【００５９】
以上の回路構成を有するデータ取込みクロック発生部３４において、ＤＤＲ信号及びライトコマンドＷＥが“Ｈ”状態、つまりＳＤＲＡＭ１がＤＤＲ方式で書き込み動作を行うモードになると、ＮＡＮＤ回路５０の出力はクロック信号ＣＬＫ０°が“Ｈ”になると“Ｌ”になり、クロック信号ＣＬＫ０°が“Ｌ”になると“Ｈ”になる。一方、ＮＡＮＤ回路５２の出力はクロック信号ＣＬＫ１８０°が“Ｈ”になると“Ｌ”になり、クロック信号ＣＬＫ０°が“Ｌ”になると“Ｈ”になる。そして、クロック信号ＣＬＫ０°とクロック信号１８０°とは位相が１８０°だけずれているので、これらＮＡＮＤ回路５０、５２の出力を２入力とするＮＡＮＤ回路５４の出力にはクロック信号ＣＬＫ０°とＣＬＫ１８０°とが合成された信号として、外部クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジに同期したクロック信号ＣＬＫ−Ａが出力される。
【００６０】
次にＮＯＲ回路６６の一端子には、インバータ５６を介してＮＡＮＤ回路５０の出力を反転させた信号が入力され、他端子にはインバータ６２を介してＤＤＲ信号を反転した“Ｌ”レベルの信号が入力される。従って、ＮＯＲ回路６６からは、クロック信号ＣＬＫ０°を反転させた信号が出力される。このとき、信号遅延回路として機能するキャパシタ５８により、ＮＯＲ回路６６の出力はクロック信号ＣＬＫ０°より所定時間遅れた信号出力となる。この信号はインバータ７０に入力されて反転され、インバータ７０からは、クロック信号ＣＬＫ０°より位相が所定量ずれた同極性のクロック信号ＣＬＫ−Ｂが出力される。
【００６１】
同様にして、ＮＯＲ回路６８の一端子には、インバータ６０を介してＮＡＮＤ回路５２の出力を反転させた信号が入力され、他端子にはインバータ６２を介してＤＤＲ信号を反転した“Ｌ”レベルの信号が入力される。従って、ＮＯＲ回路６８からは、クロック信号ＣＬＫ１８０°を反転させた信号が出力される。このとき、信号遅延回路として機能するキャパシタ６４により、ＮＯＲ回路６８の出力はクロック信号ＣＬＫ１８０°より所定時間遅れた信号出力となる。この信号はインバータ７２に入力されて反転され、インバータ７２からは、クロック信号ＣＬＫ１８０°より位相が所定量ずれた同極性のクロック信号ＣＬＫ−Ｃが出力される。
【００６２】
以上はＤＤＲ信号が“Ｈ”の場合におけるデータ取込みクロック発生部３４の信号出力であるが、次に、ＤＤＲ信号が“Ｌ”でライトコマンドＷＥが“Ｈ”状態、つまりＳＤＲＡＭ１がＳＤＲ方式で書き込み動作を行うモードでの信号出力について説明する。まず、３入力ＮＡＮＤ回路５０からは、２つの入力端子が“Ｈ”に維持されているので、クロック信号ＣＬＫ０°の状態遷移に応じた信号が出力される。一方、３入力ＮＡＮＤ回路５２の出力は、ＤＤＲ信号が“Ｌ”、ライトコマンドＷＥが“Ｈ”に維持されているのでクロック信号ＣＬＫ１８０°の状態遷移に係わらず“Ｈ”になる。従って、これらＮＡＮＤ回路５０、５２の出力を２入力とするＮＡＮＤ回路５４の出力にはクロック信号ＣＬＫ０°に同期した信号、つまり外部クロック信号ＣＬＫの立ち上がりのエッジに同期したクロック信号ＣＬＫ−Ａが出力される。
【００６３】
次にＮＯＲ回路６６の一端子には、インバータ５６を介してＮＡＮＤ回路５０の出力を反転させた信号が入力され、他端子にはインバータ６２を介してＤＤＲ信号を反転した“Ｈ”レベルの信号が入力される。従って、ＮＯＲ回路６６の出力は常に“Ｌ”になり、次段のインバータ７０に入力して反転されて常に“Ｈ”に維持されたクロック信号ＣＬＫ−Ｂが出力される。同様にして、ＤＤＲ信号が“Ｌ”のときは、ＮＯＲ回路６８からも常に“Ｈ”に維持されたクロック信号ＣＬＫ−Ｃが出力される。
【００６４】
このデータ取込みクロック発生部３４の動作を図５及び図６に示すタイミング図を用いて更に説明する。図５は、ＤＤＲ信号が“Ｈ”のときのＳＤＲＡＭ１の書き込み動作のタイミング（バースト長は８）を示しており、図６は、ＤＤＲ信号が“Ｌ”のときのＳＤＲＡＭ１の書き込み動作のタイミング（バースト長は４）を示している。図５に示すようにＤＤＲモードでの書き込み動作においては、外部クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジに同期してクロックバッファ１６でそれぞれ生成されたクロック信号ＣＬＫ０°とクロック信号ＣＬＫ１８０°とが用いられ、両クロック信号ＣＬＫ０°、ＣＬＫ１８０°を合成したクロック信号ＣＬＫ−Ａが生成され、クロック信号ＣＬＫ０°からクロック信号ＣＬＫ−Ｂが所定時間遅延して生成され、クロック信号ＣＬＫ１８０°からクロック信号ＣＬＫ−Ｃが所定時間遅延して生成されている。一方、図６に示すようにＳＤＲモードでの書き込み動作においては、クロック信号ＣＬＫ０°に基づいてクロック信号ＣＬＫ−Ａが生成され、クロック信号ＣＬＫ−Ｂとクロック信号ＣＬＫ−Ｃは“Ｈ”状態に維持されている。
【００６５】
次に、図４に戻ってクロック信号ＣＬＫ−Ａが入力されるデータ入力ラッチ３６と、ＣＬＫ−Ｂ、及びＣＬＫ−Ｃが入力されるシリアル／パラレル変換部３８の回路構成例について説明する。データ入力ラッチ回路３６には、パッド（ｐａｄ）に接続されたデータ線（図示せず）から伝送された書き込みデータ（ＤＱ）が入力される。データ入力ラッチ回路３６は、データ取込みクロック発生部３４からのクロック信号ＣＬＫ−Ａに同期してデータＤＱをラッチして信号Ｓ１としてシリアル／パラレル変換部３８に送出するようになっている。
【００６６】
シリアル／パラレル変換部３８は、データ入力ラッチ回路３６からの信号Ｓ１をラッチするため、一方の出力を他方の入力とした２つのインバータ８４、８６からなるラッチ回路８２を有している。また、信号Ｓ１は、伝送ゲート回路７４を介してインバータ９０、９２からなるラッチ回路８８にも入力するようになっている。伝送ゲート回路７４は、クロック信号ＣＬＫ−Ｂのレベルによりオン／オフが制御されるｎチャネルＭＯＳＦＥＴ７６と、クロック信号ＣＬＫ−Ｂのレベルを反転させたインバータ８０からの出力に応じてオン／オフが制御されるｐチャネルＭＯＳＦＥＴ７８とが並列接続されて構成されている。従って、クロック信号ＣＬＫ−Ｂが“Ｈ”になるとｎチャネルＭＯＳＦＥＴ７６とｐチャネルＭＯＳＦＥＴ７８がオン状態になり伝送ゲート回路７４に信号が流れ、クロック信号ＣＬＫ−Ｂが“Ｌ”になるとｎチャネルＭＯＳＦＥＴ７６とｐチャネルＭＯＳＦＥＴ７８がオフ状態になり伝送ゲート回路７４で信号が遮断される。
【００６７】
ラッチ回路８２の次段にはｎチャネルＭＯＳＦＥＴ９８とｐチャネルＭＯＳＦＥＴ９６からなる伝送ゲート回路９４が設けられている。また、ラッチ回路８８の次段にはｎチャネルＭＯＳＦＥＴ１０２とｐチャネルＭＯＳＦＥＴ１０４からなる伝送ゲート回路１００が設けられている。これら伝送ゲート回路９４、１００のｎチャネルＭＯＳＦＥＴ９８、１０２のゲートにはクロック信号ＣＬＫ−Ｃが入力され、クロック信号ＣＬＫ−Ｃのレベルによりオン／オフが制御されるようになっている。また、クロック信号ＣＬＫ−Ｃはインバータ１０６で反転されて伝送ゲート回路９４、１０４のｐチャネルＭＯＳＦＥＴ９６、１０４のゲートに入力されるようになっている。従って、クロック信号ＣＬＫ−Ｃが“Ｈ”になると伝送ゲート回路９４、１００に信号が流れ、クロック信号ＣＬＫ−Ｃが“Ｌ”になると伝送ゲート回路９４、１００で信号が遮断される。
【００６８】
伝送ゲート回路９４、１００の次段にはそれぞれラッチ回路１０８、１１４が設けられている。ラッチ回路１０８は、一方の出力を他方の入力とした２つのインバータ１１０、１１２を有し、ラッチ回路８２で保持されたデータが伝送ゲート回路９４を介して入力されると信号Ｓ３として保持する。一方、ラッチ回路１１４は、一方の出力を他方の入力とした２つのインバータ１１６、１１８を有し、ラッチ回路８８で保持されたデータが伝送ゲート回路１００を介して入力されると信号Ｓ２として保持するようになっている。
ラッチ回路１１４で保持された信号Ｓ２はバンク０のライトアンプ４０に出力される。ラッチ回路１０８に保持された信号Ｓ３はライトアンプ４２に出力される。
【００６９】
以上の回路構成を有するシリアル／パラレル変換部３８における、ＤＤＲ信号及びライトコマンドＷＥが“Ｈ”状態、つまりＳＤＲＡＭ１がＤＤＲモードでの書き込み動作について図４と共に図５を用いて説明する。まず、データパッドを介してデータ入力ラッチ回路３６にデータＤ０が入力し、クロック信号ＣＬＫ−Ａの立ち上がりでラッチされる。次いでクロック信号ＣＬＫ−Ａより所定時間遅れて立ち上がるクロック信号ＣＬＫ−Ｂが“Ｈ”になるので、伝送ゲート回路７４が導通状態になりデータＤ０は信号Ｓ１としてラッチ回路８８及びラッチ回路８２の双方で保持される。
【００７０】
次いでデータ入力ラッチ回路３６において、次のデータＤ１がクロック信号ＣＬＫ−Ａの立ち上がりでラッチされ、信号Ｓ１としてシリアル／パラレル変換部３８に入力する。このとき、クロック信号ＣＬＫ−Ｂは“Ｌ”のままであるので伝送ゲート回路７４で信号は遮断され、ラッチ回路８８には信号Ｓ１が入力されずデータＤ０を保持したままになる。一方、ラッチ回路８２は信号Ｓ１によりデータＤ０からデータＤ１にデータ保持内容が変更される。
【００７１】
次に、クロック信号ＣＬＫ−Ａより所定時間遅れて立ち上がるクロック信号ＣＬＫ−Ｃが“Ｈ”になって２つの伝送ゲート回路９４、１００が導通状態になり、ラッチ回路８８に保持されたデータＤ０はラッチ回路１１４に保持されて信号Ｓ２としてライトアンプ４０に入力され、ラッチ回路８２に保持されたデータＤ１はラッチ回路１０８に保持されて信号Ｓ３としてライトアンプ４２に入力される。
【００７２】
このようにＤＤＲ信号が“Ｈ”の場合、互いに異なるデータを保持する信号Ｓ２、Ｓ３は伝送ゲート回路９４、１００が非導通状態の間保持され、また、伝送ゲート回路９４、１００が導通状態になる毎に信号Ｓ２、信号Ｓ３のデータが順次更新されていく。伝送ゲート回路９４、１００はクロック信号ＣＬＫ−Ｃで制御されているので、結局、クロック信号ＣＬＫ−Ｃのクロックパルス間隔で信号Ｓ２、Ｓ３のデータが更新されることになる。
【００７３】
図５に示した例はバースト長が８であり、Ｄ０〜Ｄ７までの８個のデータが順次入力され、それらのデータが外部クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジに同期して生成されたクロック信号ＣＬＫ−Ａでラッチされている。従って、８個のデータＤ０〜Ｄ７は外部クロック信号ＣＬＫ４周期分の時間でＳＤＲＡＭ１に取り込まれている、つまりＤＤＲモードでの書き込み動作が行われていることになる。
【００７４】
このようにシリアル／パラレル変換部３８では、順次入力されるビットデータを２ビットパラレルに順次変換して出力するようになっている。従って、シリアル／パラレル変換部３８をデータの個数分（例えばＤＱ０〜ＤＱ１５の１６個）並列させることにより、Ｉ／Ｏデータバッファ／レジスタ２２に順次入力する１６ビットデータを２組並列させてバンク０に出力することができるようになる。
【００７５】
次に、シリアル／パラレル変換部３８における、ＤＤＲ信号が“Ｌ”状態、つまりＳＤＲＡＭ１がＳＤＲモードでの書き込み動作を行う場合について図４と共に図６を用いて説明する。まず、データパッドを介してデータ入力ラッチ回路３６にデータＤ０が入力し、クロック信号ＣＬＫ−Ａの立ち上がりでラッチされる。上述のようにＤＤＲ信号が“Ｌ”でのクロック信号ＣＬＫ−Ｂ及びクロック信号ＣＬＫ−Ｃは常に“Ｈ”になるようにデータ取込みクロック発生部３４の回路は構成されているので、伝送ゲート回路７４、９４、１００は常に導通状態になり、データＤ０は信号Ｓ１としてラッチ回路８８及びラッチ回路８２の双方に保持された後、そのまま、ラッチ回路１１４、ラッチ回路１０８に保持されてそれぞれ信号Ｓ２、信号Ｓ３としてライトアンプ４０、４２に入力される。
このようにＤＤＲ信号が“Ｌ”の場合、同一のデータを保持する信号Ｓ２、Ｓ３はクロック信号ＣＬＫ−Ａが“Ｈ”になる毎にデータが順次更新されていく。
【００７６】
図６に示した例はバースト長が４であり、Ｄ０〜Ｄ３までの４個のデータが順次入力され、それらのデータが外部クロック信号ＣＬＫの立ち上がりのエッジに同期して生成されたクロック信号ＣＬＫ−Ａでラッチされている。従って、４個のデータＤ０〜Ｄ３は外部クロック信号ＣＬＫ４周期分の時間でＳＤＲＡＭ１に取り込まれている、つまりＳＤＲモードでの書き込み動作が行われていることになる。
【００７７】
次に、図４に戻りライトアンプ制御部１４の回路構成例について説明する。まず、ＤＤＲ信号はインバータ１２４及び２入力ＮＡＮＤ回路１３０の一端子に入力するようになっている。インバータ１２４の出力端子は２つの２入力ＮＡＮＤ回路１２６、１２８の一端子に接続されている。クロック信号ＣＬＫ０°は１／２分周器１２０に入力される。１／２分周器１２０に入力したクロック信号ＣＬＫ０°は、クロックパルス数が半分に間引かれて１／２分周器１２０から出力される。１／２分周器１２０の出力は、ＮＡＮＤ回路１２６の他端子及びインバータ１２２に入力される。またクロック信号ＣＬＫ１８０°はＮＡＮＤ回路１３０の他端子に入力される。また、ライトコマンドＷＥは２つのライトパルス発生回路１３６、１３８に入力されるようになっている。
【００７８】
ＮＡＮＤ回路１２６の出力端子は２入力ＮＡＮＤ回路１３２の一端子に接続されている。また、ＮＡＮＤ回路１２８の出力端子は２入力ＮＡＮＤ回路１３４の一端子に接続されている。また、ＮＡＮＤ回路１３０の出力端子は２つのＮＡＮＤ回路１３２、１３４の他端子に接続されている。ＮＡＮＤ回路１３２の出力端子はライトパルス発生回路１３６に接続され、ＮＡＮＤ回路１３４の出力端子はライトパルス発生回路１３８に接続されている。ライトパルス発生回路１３８は、ライトアンプ４０に対して書き込みイネーブル信号ＷＥ１を送出し、ライトパルス発生回路１３６は、ライトアンプ４２に対して書き込みイネーブル信号ＷＥ２を送出するようになっている。
【００７９】
以上の回路構成を有するライトアンプ制御部１４における、ＤＤＲ信号及びライトコマンドＷＥが“Ｈ”状態、つまりＳＤＲＡＭ１がＤＤＲモードでの書き込み動作を行う場合について図４と共に図５を用いて説明する。まず、ＤＤＲ信号が“Ｈ”であるのでＮＡＮＤ回路１３０からは、クロック信号１８０°の状態遷移に応じて変化する信号が出力される。また、インバータ１２４からＤＤＲ信号を反転した“Ｌ”信号が常に入力されるＮＡＮＤ回路１２６、１２８の出力は“Ｈ”レベルに維持される。従って、ＮＡＮＤ回路１２６の出力とＮＡＮＤ回路１３０の出力とのＮＡＮＤ処理を行うＮＡＮＤ回路１３２からは、クロック信号ＣＬＫ１８０°の状態遷移に応じて変化する信号がライトパルス発生回路１３６に出力される。
【００８０】
一方、ＮＡＮＤ回路１２８の出力とＮＡＮＤ回路１３０の出力とのＮＡＮＤ処理を行うＮＡＮＤ回路１３４からも、クロック信号ＣＬＫ１８０°の状態遷移に応じて変化する信号がライトパルス発生回路１３８に出力される。従って、ＤＤＲモードの書き込み動作においては、ライトパルス発生回路１３８、１３６から書き込みイネーブル信号ＷＥ１、ＷＥ２がライトアンプ４０、４２に対して同時に出力される。なお、書き込みイネーブル信号ＷＥ１、ＷＥ２のイネーブル期間の幅は、各ライトパルス発生回路１３８、１３６内で調整されるようになっている。
【００８１】
従って、シリアル／パラレル変換部３８から、クロック信号ＣＬＫ−Ｃのクロックパルス間隔で更新された信号Ｓ２、Ｓ３のデータがライトアンプ４０、４２に出力されるのに同期して、書き込みイネーブル信号ＷＥ１、ＷＥ２がライトアンプ４０、４２に送出される。イネーブル信号ＷＥ１を受け取ったライトアンプ４０はメモリセル部２側にデータＤＢ０、／ＤＢ０を送り、イネーブル信号ＷＥ２を受け取ったライトアンプ４２も同時にメモリセル部２側にデータＤＢ１、／ＤＢ１を送る。このようにして、２ビットのデータがパラレルにメモリセル部２に送られて記憶される。
【００８２】
次に、ＤＤＲ信号が“Ｌ”状態、つまりＳＤＲＡＭ１がＳＤＲモードで書き込み動作を行う場合について図４と共に図６を用いて説明する。ＤＤＲ信号が“Ｌ”を維持しているのでＮＡＮＤ回路１３０の出力は“Ｈ”に維持される。ＤＤＲ信号が反転された“Ｈ”信号が入力されるＮＡＮＤ回路１２６、１２８の出力は、クロック信号ＣＬＫ０°のクロック数を半分に間引いた１／２分周器１２０からの信号１／２ＣＬＫの状態遷移に対応して変化する。またＮＡＮＤ回路１２８に入力する信号は１／２ＣＬＫ信号をインバータ１２２で反転した信号であるので、ＮＡＮＤ回路１２８の出力は、ＮＡＮＤ回路１２６の出力を反転した信号となる。
【００８３】
従って、ＮＡＮＤ回路１２６の出力とＮＡＮＤ回路１３０の出力とのＮＡＮＤ処理を行うＮＡＮＤ回路１３２からは、１／２分周器１２０からの信号１／２ＣＬＫの状態遷移に応じて変化する信号がライトパルス発生回路１３６に出力される。一方、ＮＡＮＤ回路１２８の出力とＮＡＮＤ回路１３０の出力とのＮＡＮＤ処理を行うＮＡＮＤ回路１３４からは、１／２分周器１２０の出力信号１／２ＣＬＫを反転した信号の状態遷移に応じて変化する信号がライトパルス発生回路１３８に出力される。従って、ＳＤＲモードの書き込み動作においては、ライトパルス発生回路１３８、１３６からは書き込みイネーブル信号ＷＥ１、ＷＥ２が交互にライトアンプ４０、４２に出力される。
【００８４】
従って、シリアル／パラレル変換部３８から、クロック信号ＣＬＫ−Ａのクロックパルス間隔で更新された信号Ｓ２、Ｓ３としての同一データがライトアンプ４０、４２に出力されるのに同期して、書き込みイネーブル信号ＷＥ１、ＷＥ２がライトアンプ４０、４２に交互に送出される。書き込みイネーブル信号ＷＥ１を受け取ったライトアンプ４０はメモリセル部２側にデータＤＢ０、／ＤＢ０を送り、次に書き込みイネーブル信号ＷＥ２を受け取ったライトアンプ４２はメモリセル部２側にデータＤＢ１、／ＤＢ１を送る。このようにして、１ビットのデータがシリアルにメモリセル部２に送られて記憶される。
【００８５】
なお、図５及び図６に示した外部コマンド入力（ＷＲＴ）は書き込み動作のトリガとなるコマンドである。図５のＤＤＲモードでは外部コマンド（ＷＲＴ）が入力された後、クロック信号ＣＬＫ−Ａが１クロック遅れてデータラッチを始めており、一方、図６のＳＤＲモードでは外部コマンドの入力と同時にクロック信号ＣＬＫ−Ａによるデータラッチが開始されているが、これらは単に両モードの規格上の相違点でしかなく本質的なことではない。
【００８６】
以上説明したように、本実施の形態による半導体記憶装置によれば、半導体記憶装置を試験、評価する際にはＳＤＲモードに切り替えて従来型のメモリ試験装置を用いることが可能になり、また、実際の使用に際してはＤＤＲモードに切り替えて高速なデータ転送レートを実現することができるようになる。
【００８７】
次に、本実施の形態によるＳＤＲＡＭ１のデータ書き込み時におけるコラムアドレスカウンタ３０について図７乃至図２０を用いて説明する。図７は、コラムアドレスカウンタ３０の回路ブロックを示している。
コラムアドレスカウンタ３０は、コマンドデコーダ１８からの書き込み／読み出し制御信号（コマンド）が入力されると、クロック信号ｃａｃｐｚを発生し、そのクロック信号ｃａｃｐｚに応答してアドレス発生部３４は、アドレスバッファ／レジスタ＆バンクセレクト２０の出力したコラムアドレスＡ０〜Ａｎを取り込む。それと共に、バーストカウンタ５０４がバースト期間信号ｅｎｄｚを発生してバースト動作を開始し、クロック発生器５０２がクロック信号ＣＬＫ０°の立ち上がりエッジに同期してバースト長に応じたクロック信号ｉｎｔｐｚを発生する。クロック信号ｉｎｔｐｚに基づいてクロック信号ｉｎｔｐ１２ｚ、ｉｎｔｐ０ｚが生成され、これらクロック信号ｉｎｔｐ１２ｚ、ｉｎｔｐ０ｚによりアドレス発生部５１４においてコラムアドレスがカウントアップされて連続したアドレスが生成される。このようにしてコラムアドレスカウンタ３０では、モードレジスタ２８にセットされたバースト長に基づいて、連続して入出力されるデータの個数分のコラムアドレスを所定クロック毎に生成してバンク０、１に供給する。
【００８８】
図７において、クロックバッファ１６で生成されたクロック信号ＣＬＫ０°は、コラムアドレスカウンタ３０内のクロック発生部５００に設けられたクロック発生器５０２に入力する。さらに、クロック発生器５０２には、コマンドデコーダ１８からの書き込み／読み出し制御信号、及びバーストカウンタ５０４からのバースト期間信号ｅｎｄｚが入力されるようになっている。クロック発生器５０２は、外部アドレス取り込み用クロックｃａｃｐｚと、内部発生アドレスのカウントアップ用クロック（ｉｎｔｐ０ｚ，ｉｎｔｐ１２ｚ）を発生させるためのクロック信号ｉｎｔｐｚとを出力するようになっている。クロック発生器５０２から出力されたクロック信号ｉｎｔｐｚは、１／２分周器５０６と、クロック切替部５０８の２入力切り替えスイッチ５１０の一端子Ｂ及び２入力ＡＮＤ回路５１２の一入力端子に入力するようになっている。１／２分周器５０６は、クロック信号ｉｎｔｐｚの２倍の周期の信号を生成して切り替えスイッチ５１０の他端子Ａに出力する。切り替えスイッチ５１０は、モードレジスタ２８からのＤＤＲ信号のレベルに基づいて、クロック信号ｉｎｔｐｚと当該クロック信号ｉｎｔｐｚの２倍の周期の信号とを切り替えるようになっている。切り替えスイッチ５１０は、ＳＤＲＡＭ１をＳＤＲモードで動作させる場合には端子Ａを選択し、ＤＤＲモードで動作させる場合には端子Ｂを選択する。切り替えにより選択された信号はクロック信号ｉｎｔｐ１２ｚとして、アドレス発生部５１４のアドレス発生部（Ａ１、Ａ２）１４２に入力されるようになっている。クロック切替部５０８のＡＮＤ回路５１２には、ＤＤＲ信号を反転させた信号が入力され、ＤＤＲ信号のレベルに基づいてクロック信号ｉｎｔｐ０ｚをアドレス発生部（Ａ０）１４０へ出力するようになっている。
【００８９】
アドレス発生部（Ａ１，Ａ２）１４２には、アドレスバッファ／レジスタ＆バンクセレクト２０に入力されたアドレスＡ０〜Ａｎのうち下位アドレスＡ１、Ａ２が入力される。アドレス発生部（Ａ１，Ａ２）１４２は各バンク０、１に対してコラムアドレスのうちインクリメントしたアドレスＡ１，Ａ２を出力するようになっている。一方、アドレス発生部（Ａ０）１４０には、アドレスバッファ／レジスタ＆バンクセレクト２０に入力されたアドレスＡ０〜Ａｎのうち最下位アドレスＡ０が入力される。アドレス発生部（Ａ０）１４０は各バンク０、１に対してコラムアドレスのうちアドレスＡ０を出力するようになっている。
【００９０】
次に、図７と共に図８を用いてコラムアドレスカウンタ３０の動作について説明する。図８はバースト長が８の場合のコラムアドレスカウンタ３０の動作例を示すタイミング図である。まず、ＤＤＲ信号が“Ｈ”状態、つまりＳＤＲＡＭ１がＤＤＲモードで書き込み動作を行う場合について図８（ａ）及び図７を用いて説明する。“Ｈ”レベルのＤＤＲ信号が切り替えスイッチ５１０に入力すると、切り替えスイッチ５１０は端子Ｂに接続してクロック信号ｉｎｔｐｚをクロック信号ｉｎｔｐ１２ｚとしてアドレス発生部１４２に出力する。また“Ｈ”レベルのＤＤＲ信号の反転信号がＡＮＤ回路５１２に入力されるため、ＡＮＤ回路５１２の出力であるクロック信号ｉｎｔｐ０ｚは“Ｌ”レベルに固定される。クロック信号ｉｎｔｐ０ｚが“Ｌ”レベルであるとアドレス発生部（Ａ０）１４０からはアドレスＡ０信号が出力されないようになっている。従って、ＤＤＲモードにおけるバーストモードではアドレス発生部１４０からアドレスＡ０信号が出力されないことになるが、ＤＤＲモードの場合には書き込みデータがシリアル／パラレル変換されることによりＳＤＲＡＭ１内部で自動的にアドレスＡ０が切り替わるようになっているので問題は生じない。
また、アドレス変換部（Ａ１，Ａ２）１４２にクロック信号ｉｎｔｐ１２ｚが入力されると、クロック信号ｉｎｔｐ１２ｚに対応して１ずつインクリメントしたアドレス（Ａ１，Ａ２）が出力されるようになっている。
【００９１】
次に、ＤＤＲ信号が“Ｌ”状態、つまりＳＤＲＡＭ１がＳＤＲモードで書き込み動作を行う場合について図７と共に図８（ｂ）を用いて説明する。“Ｌ”レベルのＤＤＲ信号が切り替えスイッチ５１０に入力すると、切り替えスイッチ５１０は端子Ａに接続してクロック信号ｉｎｔｐｚの２倍の周期を有するクロック信号をクロック信号ｉｎｔｐ１２ｚとしてアドレス発生部１４２に出力する。また“Ｌ”レベルのＤＤＲ信号の反転信号がＡＮＤ回路５１２に入力されるため、ＡＮＤ回路５１２からはクロック信号ｉｎｔｐ０ｚとしてクロック信号ｉｎｔｐｚが出力される。
【００９２】
アドレス発生部（Ａ０）１４０は、入力されたクロック信号ｉｎｔｐ０ｚ（＝ｉｎｔｐｚ）に対応してアドレスＡ０信号を出力する。また、アドレス変換部（Ａ１，Ａ２）１４２にクロック信号ｉｎｔｐ１２ｚ（＝ｉｎｔｐｚ／２）が入力されると、クロック信号ｉｎｔｐ１２ｚに対応して１ずつインクリメントしたアドレス（Ａ１，Ａ２）が出力されるようになっている。
このように本実施の形態によるコラムアドレスカウンタ３０、３２は、バーストモードにおけるデータの書き込み／読み出しのコラムアドレスをＤＤＲモード、ＳＤＲモードの何れにも対応した所定のタイミングで連続的にカウントアップして出力させることができるようになっている。
【００９３】
次に、クロック発生部５００の回路構成例について図９を用いて説明する。クロック発生部５００は、クロック発生器５０２と１／２分周器５０６、及びクロック切替部５０８に大別される。クロック発生器５０２は、クロックＣＬＫ０°の立ち下がりエッジでトリガがかかるＤフリップフロップ（Ｄ−ＦＦ）５２０を有している。Ｄ−ＦＦ５２０にはバーストカウンタ５０４から出力されるバースト期間信号ｅｎｄｚが入力されるようになっている。バーストカウンタ５０４は、モードレジスタ２８からのバースト長を設定する信号に基づき、リセット信号ＲＥＳＥＴが入力されたらバースト期間中“Ｈ”状態になり、バースト終了と共に“Ｌ”状態になるバースト期間信号ｅｎｄｚを生成する。バーストカウンタ５０４は、クロック発生器５０２から供給されるクロック信号ｉｎｔｐｚをカウントすることによりバースト期間信号ｅｎｄｚの出力を制御するようになっている。
【００９４】
Ｄ−ＦＦ５２０の出力は２入力ＮＡＮＤ回路５２２の一入力端子に入力される。ＮＡＮＤ回路５２２の他入力端子には、立ち上がりエッジパルス化回路５２６の出力端が接続される。立ち上がりエッジパルス化回路５２６は、入力されたクロックＣＬＫ０°の立ち上がりエッジでパルスを生成してＮＡＮＤ回路５２２に出力する。ＮＡＮＤ回路５２２の出力端子は２入力ＮＯＲ回路５２４の一入力端子に接続される。ＮＯＲ回路５２４の他入力端子には、コマンドデコーダ１８からの読み出し／書き込みコマンドをインバータ５２３で反転させた信号が入力される。ＮＯＲ回路５２４からは、内部発生アドレスのカウントアップ用クロック（ｉｎｔｐ０ｚ，ｉｎｔｐ１２ｚ）を発生させるためのクロック信号ｉｎｔｐｚが出力される。
【００９５】
コマンドデコーダ１８からの読み出し／書き込みコマンドは、立ち上がりエッジパルス化回路５２８にも入力される。エッジパルス化回路５２８は、アドレスバッファ／レジスタ＆バンクセレクト２０の出力したコラムアドレスＡ０〜Ａｎをアドレス発生部５１４に取り込むためのクロック信号ｃａｃｐｚを発生する。以上説明したクロック発生器５０２からのクロック信号ｃａｃｐｚ、ｉｎｔｐｚは、１／２分周器５０６に入力されると共に、クロック信号ｃａｃｐｚはリセット信号ＲＥＳＥＴとして、クロック信号ｉｎｔｐｚはバースト期間信号ｅｎｄｚ生成用として、バーストカウンタ５０４に入力される。さらにクロック信号ｃａｃｐｚは、後程説明するアドレス発生部５１４等にも出力される。
【００９６】
１／２分周器５０６に入力されたクロック信号ｃａｃｐｚはラッチ回路５３０のｓｅｔ端子に入力され、クロック信号ｉｎｔｐｚはラッチ回路５３０のｒｅｓｅｔ端子に入力されると共に、クロック切替部５０８に出力される。ラッチ回路５３０の他のｓｅｔ端子には、生成されたクロック信号ｉｎｔｐ１２ｚが入力される。ラッチ回路５３０の出力は伝送制御回路５３２を介してクロック切替部５０８に出力される。伝送制御回路５３２には、クロック信号ｃａｃｐｚ、ｉｎｔｐｚより遅れた伝送制御信号ｃｔｌｐｚが入力されるようになっている。
伝送制御回路５３２の出力はクロック切替部５０８の２入力ＯＲ回路５３４の一入力端子に接続されている。ＯＲ回路５３４の他入力端子には、モードレジスタ２８からのＤＤＲ信号が入力するようになっている。ＯＲ回路５３４の出力端子は２入力ＡＮＤ回路５３６の一入力端子に接続されている。ＡＮＤ回路５３６の他入力端子にはＮＯＲ回路５２４から出力されるクロック信号ｉｎｔｐｚが入力されるようになっている。ＡＮＤ回路５３６の出力は、クロック信号ｉｎｔｐ１２ｚとしてアドレス発生部（Ａ１，Ａ２）に送出されると共に１／２分周器５０６のラッチ回路５３０に供給されるようになっている。ＯＲ回路５３４及びＡＮＤ回路５３６により切り替えスイッチ５１０が構成されている。
【００９７】
また、既に説明したが、クロック発生器５０２から出力されたクロック信号ｉｎｔｐｚは、２入力ＡＮＤ回路５１２の一入力端子に入力され、他入力端子には、ＤＤＲ信号を反転させた信号が入力されるようになっている。
図１０は、１／２分周器５０６とクロック切替部５０８のより詳細な回路例を示している。図１０において、１／２分周器５０６のラッチ回路５３０として、ＲＳフリップフロップ（ＲＳ−ＦＦ）５４０を用いている。また、伝送制御回路５３２として、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが並列接続されて形成された伝送ゲート回路５４６と、一方の出力を他方の入力とした２つのインバータからなるラッチ回路５４８を有している。また、伝送ゲート回路５４６に入力させるクロック信号ｃｔｌｐｚを反転させるインバータ５４２、及びインバータ５４２で反転させた信号をさらに反転させるインバータ５４４も設けられている。
【００９８】
クロック切替部５０８の切り替えスイッチ５１０の構成要素として、１／２分周器のラッチ回路５４８でラッチされている信号ｎ１１３が一入力端子に入力する２入力ＮＯＲ回路５５０が設けられている。ＮＯＲ回路５５０の他入力端子にはＤＤＲ信号が入力される。ＮＯＲ回路５５０の出力端子はインバータ５５２を介して２入力ＮＡＮＤ回路５５６に接続されている。ＮＡＮＤ回路５５６の他入力端子にはクロック信号ｉｎｔｐｚが入力するようになっている。ＮＡＮＤ回路５５６の出力はインバータ５５８を介してクロック信号ｉｎｔｐ１２ｚとしてアドレス発生部５１４に入力すると共に、ＲＳ−ＦＦ５４０のｓｅｔ端子に入力するようになっている。ＮＡＮＤ回路５６０には、クロック信号ｉｎｔｐｚと、ＤＤＲ信号をインバータ５５４で反転させた信号とが入力される。ＮＡＮＤ回路５６０の出力端子はインバータ５６２に接続され、クロック信号ｉｎｔｐ０ｚを出力するようになっている。
【００９９】
次に、図９及び図１０の構成を有するコラムアドレスカウンタ３０のＳＤＲモードにおけるデータ書き込み時における動作を図１１に示すタイミングチャートを用いて説明する。まず、クロックＣＬＫ０°の立ち上がり時点でコマンドデコーダ１８から書き込みコマンドがクロック発生部５０２に入力されると、クロック信号ｃａｃｐｚが所定の遅延時間で立ち上がりエッジパルス化回路５２８により生成される。クロック信号ｃａｃｐｚはバーストカウンタ５０４をリセットすると共に１／２分周器５０６のラッチ回路５３０のｓｅｔ端子に入力する。
バーストカウンタ５０４は、クロック信号ｃａｃｐｚによりリセットされると、モードレジスタ２８から設定されるバースト長に基づいて、ＮＯＲ回路５２４から出力されるクロック信号ｉｎｔｐｚを所定個数だけカウントするまでバースト期間信号ｅｎｄｚを“Ｈ”状態にする。従って、クロックＣＬＫ０°がＤ−ＦＦ５２０及び立ち上がりエッジパルス化回路５２６に入力され、Ｄ−ＦＦ５２０のＤ入力端子に入力するバースト期間信号ｅｎｄｚが“Ｈ”状態になると、立ち上がりエッジパルス化回路５２６で生成されるクロックＣＬＫ０°の立ち上がりエッジに基づいて生成されたパルスに同期してクロック信号ｉｎｔｐｚがＮＯＲ回路５２４から出力される。バーストカウンタ５０４は、（バースト長−１）だけクロック信号ｉｎｔｐｚをカウントしたらバースト期間信号ｅｎｄｚを“Ｌ”状態にする。ＮＯＲ回路５２４からはバースト長分の最後のクロック信号ｉｎｔｐｚが出力された後、クロック信号ｉｎｔｐｚの出力は停止される。このようにして、所定のバースト長のクロック信号ｉｎｔｐｚの出力を得ることができるようになる。
【０１００】
次に、図１１と共に図１０を参照しつつ、１／２分周器５０６及びクロック切替部５０８での動作について説明する。クロック信号ｃａｃｐｚがＲＳ−ＦＦ５４０のセット端子に入力すると、ＲＳ−ＦＦ５４０の出力ｎ１１０が“Ｈ”に変化する。次いで、ＲＳ−ＦＦ５４０のリセット端子にクロック信号ｉｎｔｐｚが入力してＲＳ−ＦＦ５４０の出力ｎ１１０は“Ｌ”に変化する。次に、さらにクロック信号ｉｎｔｐｚが入力するが状態は変化せず、その直後にＲＳ−ＦＦ５４０のセット端子に入力するクロック信号ｉｎｔｐ１２ｚにより、ＲＳ−ＦＦ５４０の出力ｎ１１０は“Ｈ”に変化する。伝送ゲート回路５４６は、クロック信号ｃｔｌｐｚに基づいて出力ｎ１１０の状態をラッチ回路５４８に伝送する。ラッチ回路５４８では出力ｎ１１０を反転した信号ｎ１１３がラッチされる。ＳＤＲモードで動作させる際にはＤＤＲ信号は“Ｌ”であるから、クロック切替部５０８のＮＯＲ回路５６０の出力はクロック信号ｉｎｔｐｚと同等である。また、ＮＯＲ回路５５０の出力は信号ｎ１１３と同等であるから、ＮＡＮＤ回路５５６でクロック信号ｉｎｔｐｚと信号ｎ１１３とのＡＮＤを取ることにより、クロック信号ｉｎｔｐ０ｚの２倍の周期を有するクロック信号ｉｎｔｐ１２ｚが出力される。
また、図１０からも明らかなように、ＤＤＲモードの場合には、クロック信号ｉｎｔｐ１２ｚ＝ｉｎｔｐｚであり、クロック信号ｉｎｔｐ０ｚは“Ｌ”に固定される。
【０１０１】
さて、次に図１２乃至図１５を用いてバーストカウンタ５０４の回路例について説明する。上述のように本実施の形態によるバーストカウンタ５０４は、クロックＣＬＫ０°の立ち上がりエッジに同期して発生したクロック信号ｉｎｔｐｚをカウントするようになっている。従って図１２に示すように、クロック信号ｉｎｔｐｚはバースト２カウンタ５７０、バースト４カウンタ５７２、バースト８カウンタ５７４にそれぞれ供給されるようになっている。また、各カウンタ５７０、５７２、５７４をリセットするためのクロック信号ｃａｃｐｚもそれぞれのカウンタに入力されるようになっている。これらのカウンタ５７０、５７２、５７４からの出力ｉｎｔ２ｚ、ｉｎｔ４ｚ、ｉｎｔ８ｚはバースト期間信号発生部５７８に入力されるようになっている。
【０１０２】
ところで、バースト長＝８の場合を示した図８からも分かるように、ＳＤＲモードとＤＤＲモードとでは所定のバースト長に要する時間が異なり、ＤＤＲモードではＳＤＲモードの半分のバースト時間となる。つまり、ＳＤＲモードでのバースト時間は、（クロック信号ｃａｃｐｚ＋クロック信号ｉｎｔｐｚのパルス数）で決まるが、ＤＤＲモードでのバースト時間は、（クロック信号ｃａｃｐｚ＋クロック信号ｉｎｔｐｚのパルス数）／２となる。従って、ＳＤＲモードに対しＤＤＲモードではバースト時間を１／２に変換する必要がある。これを行うためにバースト長信号変換部５７６が設けられている。バースト長信号変換部５７６には、モードレジスタ２８からバースト長を指示する信号ｂｌ１ｚ、ｂｌ２ｚ、ｂｌ４ｚ、ｂｌ８ｚが入力され、さらにＤＤＲ信号が入力されるようになっている。バースト長信号変換部５７６からは、バースト期間信号発生部５７８に対して信号ｂｓｔ１ｚ、ｂｓｔ２ｚ、ｂｓｔ４ｚ、ｂｓｔ８ｚが出力されるようになっている。
【０１０３】
次に、図１３を用いてバーストカウンタ５０４内の各カウンタ５７０、５７２、５７４の構成と、バースト期間信号発生部５７８の構成について説明する。まず、バースト２カウンタ５７０は、Ｄ−ＦＦ５８０とＤ−ＦＦ５８２を有している。クロック信号ｃａｃｐｚは各Ｄ−ＦＦ５８０、５８２のリセットＲ入力端子に入力されるようになっている。クロック信号ｉｎｔｐｚは、Ｄ−ＦＦ５８０のローレベルトリガのクロック入力端子と、Ｄ−ＦＦ５８２のＤ−ＦＦ５８０のローレベルトリガのクロック入力端子の前段に設けられた２入力ＡＮＤ回路５９４の一入力端子に入力されるようになっている。Ｄ−ＦＦ５８０の／Ｑ出力端子はＡＮＤ回路５９４の他入力端子に接続されると共に、Ｄ−ＦＦ５８０のＤ入力端子に接続されている。ＡＮＤ回路５９４の出力端子は、Ｄ−ＦＦ５８２のクロック入力端子に接続されている。Ｄ−ＦＦ５８２の／Ｑ出力端子はＤ−ＦＦ５８２のＤ入力端子に接続され、Ｄ−ＦＦ５８２のＱ出力端子は、バースト期間信号発生部５７８の２入力ＮＡＮＤ回路６０４の一入力端子に接続されると共に、バースト４カウンタ５７２の２入力ＡＮＤ回路５９６の一入力端子、及びバースト８カウンタ５７４の２入力ＡＮＤ回路５９８の一入力端子に接続されている。
【０１０４】
次に、バースト４カウンタ５７２は、Ｄ−ＦＦ５８４とＤ−ＦＦ５８６を有している。クロック信号ｃａｃｐｚは各Ｄ−ＦＦ５８４、５８６のリセットＲ入力端子に入力されるようになっている。クロック信号ｉｎｔｐｚは、ＡＮＤ回路５９６の他入力端子に入力されるようになっている。ＡＮＤ回路５９６の出力端子は、Ｄ−ＦＦ５８４、５８６のローレベルトリガのクロック入力端子に接続されている。Ｄ−ＦＦ５８４のＱ出力端子はＤ−ＦＦ５８６のＤ入力端子に接続されている。Ｄ−ＦＦ５８６の／Ｑ出力端子はＤ−ＦＦ５８４のＤ入力端子に接続されている。Ｄ−ＦＦ５８６のＱ出力端子は、バースト期間信号発生部５７８の２入力ＮＡＮＤ回路６０６の一入力端子に接続されると共に、バースト８カウンタ５７４の２入力ＡＮＤ回路５９８の他入力端子に接続されている。
【０１０５】
次に、バースト８カウンタ５７４は、Ｄ−ＦＦ５９０とＤ−ＦＦ５９２を有している。クロック信号ｃａｃｐｚは各Ｄ−ＦＦ５９０、５９２のリセットＲ入力端子に入力されるようになっている。クロック信号ｉｎｔｐｚは、ＡＮＤ回路６００の一入力端子に入力されるようになっている。ＡＮＤ回路６００の他入力端子には、ＡＮＤ回路５９８の出力端子が接続されている。ＡＮＤ回路６００の出力端子は、Ｄ−ＦＦ５９０、５９２のローレベルトリガのクロック入力端子に接続されている。Ｄ−ＦＦ５９０のＱ出力端子はＤ−ＦＦ５９２のＤ入力端子に接続されている。Ｄ−ＦＦ５９２の／Ｑ出力端子はＤ−ＦＦ５９０のＤ入力端子に接続されている。Ｄ−ＦＦ５９２のＱ出力端子は、バースト期間信号発生部５７８の２入力ＮＡＮＤ回路６０８の一入力端子に接続されている。
【０１０６】
バースト期間信号発生部５７８のＮＡＮＤ回路６０４、６０６、６０８の他入力端子にはそれぞれバースト長信号変換部５７６からのバースト長変換用信号ｂｓｔ２ｚ、ｂｓｔ４ｚ、ｂｓｔ８ｚが入力されるようになっている。これらＮＡＮＤ回路６０４、６０６、６０８の出力端子は、４入力ＮＡＮＤ回路６１０の入力端子に接続されている。また、バースト長変換用信号ｂｓｔ１ｚも、インバータ６０２を介してＮＡＮＤ回路６１０の入力端子に接続されている。ＮＡＮＤ回路６１０の出力はインバータ６１２を介してクロック発生器５０２のＤ−ＦＦ５２０のＤ入力端子にバースト期間信号ｅｎｄｚとして入力される。
【０１０７】
次に、図１４を用いてバースト長信号変換部５７６の構成例について説明する。図１４（ａ）において、バースト長信号変換部５７６にはＤＤＲ信号と、バースト長を指示する信号ｂｌ１ｚ、ｂｌ２ｚ、ｂｌ４ｚ、ｂｌ８ｚがモードレジスタ２８から入力される。例えばバースト長＝４ならば信号ｂｌ４ｚのみが“Ｈ”になっている。ＤＤＲ信号は、インバータ６２０、２入力ＮＯＲ回路６３０、６３６の一入力端子に入力されるようになっている。ＤＤＲ信号を反転して出力するインバータ６２０の出力端子は、２入力ＮＯＲ回路６２６、６３２、６３８、及び２入力ＮＡＮＤ回路６４２のそれぞれ一入力端子に接続されている。
【０１０８】
また、バースト長＝１を指示する信号ｂｌ１ｚはインバータ６２２に入力される。バースト長＝２を指示する信号ｂｌ２ｚはＮＯＲ回路６２６、６３０の他入力端子にそれぞれ入力される。バースト長＝４を指示する信号ｂｌ４ｚはＮＯＲ回路６３２、６３６の他入力端子にそれぞれ入力される。バースト長＝８を指示する信号ｂｌ８ｚはＮＯＲ回路６３８及びＮＡＮＤ回路６４２の他入力端子にそれぞれ入力されるようになっている。
【０１０９】
インバータ６２２の出力端子とＮＯＲ回路６２６の出力端子は２入力ＮＯＲ回路６２８の入力端子に接続され、ＮＯＲ回路６２８は、信号ｂｓｔ１ｚを出力する。ＮＯＲ回路６３０と６２６の出力端子は２入力ＮＯＲ回路６３４の入力端子に接続され、ＮＯＲ回路６３４は、信号ｂｓｔ２ｚを出力する。ＮＯＲ回路６３６と６２８の出力端子は２入力ＮＯＲ回路６４０の入力端子に接続され、ＮＯＲ回路６４０は、信号ｂｓｔ４ｚを出力する。また、ＮＡＮＤ回路６４２の出力端子はインバータ６２４に接続され、インバータ６２４からは信号ｂｓｔ８ｚが出力されるようになっている。
【０１１０】
図１４（ｂ）は、ＤＤＲモードとＳＤＲモードに対応したバースト長信号の変換状態を示すテーブルである。図１４（ｂ）に示すように、本実施の形態によるバースト長信号変換部５７６では、例えばバースト長信号ｂｌ４ｚ＝“Ｈ”の場合において、ＳＤＲモードでは信号ｂｓｔ４ｚ＝“Ｈ”となりバースト４カウンタ５７２の出力信号ｉｎｔ４ｚでバースト期間信号ｅｎｄｚの“Ｈ”状態が決まり、ＤＤＲモードでは信号ｂｓｔ２ｚ＝“Ｈ”となりバースト２カウンタ５７０でバースト期間信号ｅｎｄｚの“Ｈ”状態が決まる。このように、同じバースト長の指示信号を受け取った場合でも、ＤＤＲモードでのバースト時間が、ＳＤＲモードでのバースト時間の１／２にすることができる。
【０１１１】
次に、以上説明した構成に基づくバーストカウンタ５７６の動作について図１５に示すタイミングチャートを用いて説明する。図１５において、アルファベットａ〜ｇは、図１３中に付されたアルファベットａ〜ｇの位置における信号の状態を示しており、図１３を適宜参照しながら説明する。
バースト２カウンタ５７０において、クロック信号ｃａｃｐｚによりＤ−ＦＦ５８０、５８２がリセットされると、Ｄ−ＦＦ５８０、５８２のＱ端子は“Ｌ”に、／Ｑ端子は“Ｈ”に、Ｄ端子は“Ｈ”になる。従って、Ｄ−ＦＦ５８２のＱ端子からは、信号ｉｎｔ２ｚ＝“Ｌ”が出力される。次に、クロック信号ｉｎｔｐｚの１パルスが入力すると、ＡＮＤ回路５９４からＤ−ＦＦ５８２にクロックが入り、Ｑ端子からは信号ｉｎｔ２ｚ＝“Ｈ”が出力される。
【０１１２】
バースト期間信号発生部５７８には、バースト長とＤＤＲ／ＳＤＲモード切り替えのＤＤＲ信号とに基づいてバースト長信号変換部５７６で生成された信号ｂｓｔ１ｚ、ｂｓｔ２ｚ、ｂｓｔ４ｚ、ｂｓｔ８ｚが入力され、それらの１つが“Ｈ”になっている。クロック信号ｃａｃｐｚが各Ｄ−ＦＦ５８０〜５９２に入力されて各Ｄ−ＦＦ５８０〜５９２がリセットされて信号ｉｎｔ２ｚ〜８ｚ＝“Ｌ”になるとバースト期間信号ｅｎｄｚ＝“Ｈ”となる。例えば、バースト指示信号ｂｓｔ２ｚ＝“Ｈ”であれば、次にクロック信号ｉｎｔｐｚが入力されて信号ｉｎｔ２ｚ＝“Ｈ”となるとバースト期間信号ｅｎｄｚ＝“Ｌ”となりバースト転送が終了する。
【０１１３】
次に、図１６乃至図２０を用いて本実施の形態によるアドレス発生部５１４の具体的構成例について説明する。図１６は、図７に示したアドレス発生部５１４をより詳細に示したブロック図である。図１６において、Ａ０発生部６５０は図７のアドレス発生部（Ａ０）の一部を表し、Ａ１発生部６５２、Ａ２発生部６５４は図７のアドレス発生部（Ａ１，Ａ２）の一部を表している。
さて、既に説明したように、Ａ０発生部には、クロック信号ｃａｃｐｚとｉｎｔｐ０ｚとが入力され、また、アドレスバッファ／レジスタ２０からはアドレスの最下位ビットの外部アドレス信号ａ００ｃｚが入力する。同様にして、Ａ１発生部には、クロック信号ｃａｃｐｚとｉｎｔｐ１２ｚとが入力され、また、アドレスバッファ／レジスタ２０からはアドレスの最下位ビットの次の下位ビットの外部アドレス信号ａ０１ｃｚが入力する。Ａ２発生部には、クロック信号ｃａｃｐｚとｉｎｔｐ１２ｚとが入力され、また、アドレスバッファ／レジスタ２０からは下位ビットａ０１ｃｚの次に下位の下位ビットの外部アドレス信号ａ０２ｃｚが入力する。
【０１１４】
Ａ０発生部６５０からはアドレス信号ｂｃａ００ｚが出力され、Ａ１発生部６５２からはアドレス信号ｂｃａ０１ｚが出力される。また、Ａ２発生部６５４からはアドレス信号ｂｃａ０２ｚが出力される。出力されるアドレス信号ｂｃａ０１ｚとアドレス信号ｂｃａ０２ｚは、桁上げ判定部６５６にも入力するようになっている。桁上げ判定部６５６は、モードレジスタ２８からのバースト長信号ｂｌ８ｚが入力されるようになっており、バースト長が８の場合における書き込み／読み出しの際の桁上げを防止するために用いられる。桁上げ判定部６５６の出力信号ｉｃａ０２ｚは、Ａ２発生部６５４に入力するようになっている。
【０１１５】
図１７は、Ａ０発生部６５０の回路例を示している。ゲート制御信号としてのクロック信号ｃａｃｐｚ及びインバータ６６０によるその反転信号が伝送ゲート回路６６８を制御するようになっている。ゲートが開くことにより、インバータ６６２で反転された外部アドレス信号ａ００ｃｚがラッチ回路６７４、６７６にラッチされ、アドレス信号ｂｃａ００ｚとして各バンクに出力される。一方、クロック信号ｉｎｔｐ０ｚが入力される毎に、インバータ６６４等を介して伝送ゲート回路６７０を閉じて伝送ゲート回路６７２を開くことにより、外部アドレス信号ａ００ｃｚを反転させたアドレス信号ｂｃａ００ｚとして各バンクに出力するようになっている。
【０１１６】
図１８は、Ａ１発生部６５２の回路例を示している。Ａ１発生部６５２の回路構成は、図１７に示した回路構成と同様であるので説明は省略するが、クロック信号ｃａｃｐｚにより外部アドレス信号ａ０１ｃｚを取り込んでアドレス信号ｂｃａ０１ｚとして各バンクに出力し、また、クロック信号ｉｎｔｐ１２ｚにより外部アドレスａ０１ｃｚを反転させてアドレス信号ｂｃａ０１ｚとして各バンクに出力するように機能する。
【０１１７】
図１９は、Ａ２発生部６５４の回路例を示している。Ａ２発生部６５４の回路構成は、図１８のＡ１発生部６５２に類似しており、クロック信号ｃａｃｐｚにより外部アドレス信号ａ０２ｃｚを取り込んでアドレス信号ｂｃａ０２ｚとして各バンクに出力するようになっている。但し、Ａ１発生部６５２およびＡ２発生部６５４の出力より桁上げ判定部６５６でＡ２発生部６５４の桁上げを判定し、その結果の信号ｉｃａ０２ｚにより、クロック信号ｉｎｔｐ１２ｚに同期してアドレス信号ｂｃａ０２ｚを発生するようになっている点が異なっている。
【０１１８】
図２０は、桁上げ判定部６５６の回路例を示している。モードレジスタ２８からのバースト長＝８を指示する信号ｂｌ８ｚとＡ１発生部６５２からのアドレス信号ｂｃａ０１ｚとがＮＡＮＤ回路７０６に入力される。ＮＡＮＤ回路７０６の出力は２つの伝送ゲート回路７１２と７１４を制御して、Ａ２発生部から出力されたアドレス信号ｂｃａ０２ｚをそのまま或いは反転させた信号ｉｃａ０２ｚを出力するようになっている。例えば、信号ｂｌ８ｚが“Ｈ”でＡ１発生部６５２からのアドレス信号ｂｃａ０１ｚも“Ｈ”となったら、アドレス信号ｂｃａ０２ｚは伝送ゲート回路７１２を通ってインバータ７１６で反転される。このときアドレス信号ｂｃａ０２ｚが“Ｈ”であれば、信号ｉｃａ０２ｚ＝“Ｌ”となってＡ２発生部６５４に入力される。Ａ２発生部６５４に入力した信号ｉｃａ０２ｚはクロック信号ｉｎｔｐ１２ｚの伝送ゲート回路６９８、７００の制御によりラッチ回路７０４にラッチされた後ラッチ回路７０２にラッチされ、アドレス信号ｂｃａ０２ｚは“Ｌ”に維持されて桁上げが防止される。
【０１１９】
次に、本発明の第２の実施の形態による半導体記憶装置について、図２１乃至図３３を用いて説明する。
図２１は従来および本実施の形態に係る半導体記憶装置におけるデータ読み出し試験（ウェハ試験のデータ読み出し）を比較して示すタイミング図であり、また、図２２は従来および本実施の形態に係る半導体記憶装置におけるデータ書き込み試験（ウェハ試験のデータ書き込み）を比較して示すタイミング図である。ここで、図２１（ａ）および図２２（ａ）は、従来の半導体記憶装置（ＤＤＲ方式のＳＤＲＡＭ）におけるデータ読み出しおよびデータ書き込み試験のタイミング図であり、また、図２１（ｂ）および図２２（ｂ）は、後述するように本実施の形態の半導体記憶装置（ＤＤＲ方式のＳＤＲＡＭ）におけるデータ読み出しおよびデータ書き込み試験のタイミング図である。
【０１２０】
本実施の形態による半導体記憶装置としてのＤＤＲ方式のＳＤＲＡＭにおけるウェハ試験でのデータ読み出し及びデータ書き込みは、シングルデータレート（ＳＤＲ）モードにより行われる。すなわち、本実施の形態のＤＤＲ方式のＳＤＲＡＭは、クロックの立ち上がりおよび立ち下がりの両方のタイミングでデータの読み出し及びデータ書き込みを行うＤＤＲ方式のＳＤＲＡＭではあるが、クロックの立ち上がり（または、立ち下がり）のタイミングでデータの読み出しを行うシングルデータレートモード（ＳＤＲモード）も有している。従って、データ読み出し及び書き込み試験は、ＤＤＲ方式のＳＤＲＡＭに対して半導体テスタのテスタクロックｃｌｋをそのまま供給し、ＳＤＲモードでデータを読み出し及び書き込むようになっている。なお、本実施の形態では、ＳＤＲモードは、試験専用のモードであるため、試験読み出し時はＣＡＳレイテンシを０クロックとする（ＣＬ＝０）ようになっている。
【０１２１】
具体的に、図２１（ｂ）に示すように、本実施の形態のＤＤＲ方式のＳＤＲＡＭにおけるウェハ試験のデータ読み出しは、ＳＤＲモードで実行され、バースト長を８とした場合（ＢＬ＝８：８つの異なるデータを読み出す場合）を考えると、一連のデータ読み出しが完了するには、アクティブ状態になってから１０ｃｌｋ（テスタクロック）に相当する時間だけでよいことになり、前述の図２１（ａ）を参照して説明した従来のＤＤＲ方式のＳＤＲＡＭにおける１３ｃｌｋよりも３ｃｌｋの時間だけ短縮することが可能になる。この時間短縮の効果は、ウェハ上に形成された全てのチップに対して得られることになり、全体として大きなものとなる。また、バースト長を８よりも小さくした場合（ＢＬ＝２またはＢＬ＝４等とした場合）には、時間短縮の効果はより一層大きなものとなる。さらに、試験対象となるＤＤＲ方式のＳＤＲＡＭの動作周波数の２倍以上の周波数帯域を有する高価な半導体テスタ（試験装置）を必要とすることもない。
【０１２２】
また、図２２（ｂ）に示すように、本実施の形態のＤＤＲ方式のＳＤＲＡＭにおけるウェハ試験のデータ書き込みも、ＳＤＲモードで実行され、さらに、前述の図２２（ａ）を参照して説明した遅延書き込みも不要なため、バースト長を８（ＢＬ＝８）とした場合を考えると、一連の書き込み動作が完了するには、アクティブ状態になってから９ｃｌｋに相当する時間だけでよいことになり、図２２（ａ）を参照して説明した従来のＤＤＲ方式のＳＤＲＡＭにおける１１ｃｌｋよりも２ｃｌｋの時間だけ短縮することが可能になる。この時間短縮の効果は、前述のように、ウェハ上に形成された全てのチップに対して得られることになり、全体として大きなものとなる。また、ウェハ試験でのデータ書き込み試験においても、バースト長を８よりも小さくした場合には、時間短縮の効果はより一層大きなものとなり、さらに、試験対象となるＤＤＲ方式のＳＤＲＡＭの動作周波数の２倍以上の周波数帯域を有する高価な試験装置が不要となるのは上述のウェハ試験のデータ読み出し試験と同様である。
【０１２３】
さらに、本実施の形態によるＳＤＲＡＭは、ウェハ試験をＳＤＲモードで行うことにより、１クロックに１個の読み出し／書き込みデータのみとなり、ウェハ試験のプロービングテスト時においても冗長なクロック（テスタクロックｃｌｋの２倍の周期を有するクロックＣＬＫ）をデバイスに供給する必要がなくなり、それに要する試験時間も削減することができる。
【０１２４】
なお、上述のように、本実施の形態のＤＤＲ方式のＳＤＲＡＭでは、ＤＤＲモードの読み出し時において、最小のＣＡＳレイテンシ（ＣＡＳ Ｌａｔｅｎｃｙ）は１．５である。これは、ＤＤＲ方式のＳＤＲＡＭにおいて、読み出しデータはストローブ信号と共に出力されるように仕様で定められており、このストローブ信号は、読み出し命令を受けてからＳＤＲＡＭ内部で生成するので、この読み出し命令入力からストローブ信号出力までの遅延が、ＣＡＳレイテンシを定める１つの要因になっていることに起因している。一方、ＳＤＲモードは試験専用のモードとして使用するために、コラムアドレスストローブ信号（ＣＡＳ）のアクセス時間でデータを出力するように構成することができる。また、本実施の形態のＤＤＲ方式のＳＤＲＡＭでは、ＤＤＲモードの書き込み時において、ストローブ信号に同期してデータを取り込むが、このストローブ信号は、書き込みコマンド信号よりもおよそクロック１周期分遅れたタイミングで入力されるように仕様で定められているため、書き込みコマンドを受けてから書き込みデータを受けるまでに遅れがある。一方、ＳＤＲモードは試験専用のモードとして使用するために、書き込み命令とほぼ同時に取り込んだデータを書き込むように構成することができる。
【０１２５】
図２３および図２４は本実施の形態に係る半導体記憶装置の読み出し回路の一例を示すブロック図である。すなわち、本実施の形態は、読み出し動作においてもＤＤＲ方式とＳＤＲ方式のいずれかの動作モードに切り替え可能な構成を示している。図２３および図２４において、参照符号２１１はクロックバッファ、２１２はコマンドラッチおよびデコーダ、２１３はアドレスバッファ、２１４はバースト長カウンタ、２１５はアドレスラッチ、２１６、２１７はアドレスラッチおよびカウンタ、そして、２９８はモードレジスタ、２９９はＯＲ回路を示している。また、参照符号２１８は第１のクロックジェネレータ、２１９、２２０はアドレスプリデコーダ、２２１はセレクタ、２２２はアドレス変換回路、２２３、２２４はアドレスメインデコーダ、２２５は奇数アドレス用メモリセルアレイ、２２６は偶数アドレス用メモリセルアレイ、そして、２２７は第２のクロックジェネレータを示している。さらに、参照符号２２８、２２９はデータバスアンプ、２３０、２３１はセレクタ、２３２は第１の出力データラッチ、２３３は第２の出力データラッチ、そして、２３４はデータ出力バッファを示している。なお、参照符号３５１、３５２はインバータ、３５３はＡＮＤゲート、そして、３５４、３５５はＯＲゲートを示している。
【０１２６】
クロックバッファ２１１は、外部から供給されるクロックＣＬＫを受け取り、当該クロックＣＬＫをコマンドラッチおよびデコーダ２１２、アドレスバッファ２１３および第１のクロックジェネレータ２１８に出力する。コマンドラッチおよびデコーダ２１２は、クロックＣＬＫに応じてコマンドＣＯＭＭをラッチすると共にデコードして、モードレジスタ２９８、バースト長カウンタ２１４、アドレスラッチ２１５、並びに、アドレスラッチおよびカウンタ２１６、２１７にアドレスラッチクロックＡＬＣＫを送出して制御するようになっている。アドレスバッファ２１３は、クロックＣＬＫに応じてアドレスＡＤＤ（例えば、１０ビットのアドレス信号ａ９〜ａ０）を受け取り、当該アドレスをアドレスラッチ２１５、並びに、アドレスラッチおよびカウンタ２１６、２１７、さらにモードレジスタ２９８に供給する。
【０１２７】
モードレジスタ２９８は、本実施の形態によるＳＤＲＡＭがＤＤＲモードあるいはＳＤＲモードで動作できるように、第１の実施の形態で説明したのと同様に、切り替え信号としてのＤＤＲ信号とＣＡＳレイテンシ制御信号ＣＬＳがＯＲ回路２９９に入力するようになっている。従って、本実施の形態によるＳＤＲＡＭ１を例えば従来のメモリ試験装置で試験、評価しようとする際には、モードレジスタ２８のＤＤＲ信号とＣＡＳレイテンシ制御信号ＣＬＳのいずれかを制御することにより、本ＳＤＲＡＭに対してＳＤＲモードでの書き込み／読み出し動作をさせることができるようになっている。本実施の形態においては、便宜上ＯＲ回路２９９からの出力信号をＣＬＳと表記するものとする。
【０１２８】
アドレスラッチ２１５は、例えば、上位のアドレス（ａ９〜ａ３）をラッチしてアドレスプリデコーダ２１９、２２０へ供給する。アドレスラッチおよびカウンタ２１６は、バースト長カウンタ２１４によるインクリメント制御を受けて、例えば、下位のアドレス（ａ２，ａ１）をアドレスプリデコーダ２１９、セレクタ２２１およびアドレス変換回路２２２へ供給する。アドレスラッチおよびカウンタ２１７は、最下位アドレス（ａ０）をセレクタ２２１およびアドレスシフトレジスタ３００へ供給する。
【０１２９】
アドレス変換回路２２２は、アドレスラッチおよびカウンタ２１６から供給された下位アドレス（ａ２，ａ１）に対して“１”を加えてセレクタ２２１へ供給する。セレクタ２２１は、最下位アドレス（ａ０）に応じて、アドレスラッチおよびカウンタ２１６からの信号、あるいは、アドレス変換回路２２２からの信号のいずれかを選択してアドレスプリデコーダ２２０へ出力する。
【０１３０】
アドレスプリデコーダ２１９の出力は、アドレスメインデコーダ２２３を介して奇数アドレス用メモリセルアレイ２２５に供給される。奇数アドレス用メモリセルアレイの指定されたアドレスに対応するデータ（奇数データ）は、データバスアンプ２２８に読み出されてセレクタ２３０および２３１へ供給される。同様に、アドレスプリデコーダ２２０の出力は、アドレスメインデコーダ２２４を介して偶数アドレス用メモリセルアレイ２２６に供給される。偶数アドレス用メモリセルアレイ２２６の指定されたアドレスに対応するデータ（偶数データ）は、データバスアンプ２２９に読み出されてセレクタ２３０および２３１へ供給される。ここで、データバスアンプ２２８および２２９には、第２のクロックジェネレータ２２７からのデータバスアンプ・データラッチ信号ＤＡＤＬＳが供給されている。なお、第２のクロックジュネレータ２２７は、第１のクロックジェネレータ２１８の出力を受け取ってデータバスアンプ・データラッチ信号ＤＡＤＬＳを生成するだけでなく、所定のタイミングを有する制御信号を生成して、例えば、ＡＮＤゲート３５３およびＯＲゲート３５４、３５５へ供給するようになっている。
【０１３１】
アドレスシフトレジスタ３００は、アドレスラッチおよびカウンタ２１７からの最下位アドレス（ａ０）を受け取って、ラッチアドレス（ｌｃａ０）を選択制御信号としてセレクタ２３０および２３１へ出力する。アドレスシフトレジスタ３００からの選択制御信号（ｌｃａ０）に基づいて、セレクタ２３０は、アドレスＡＤＤの最下位ビットａ０＝０つまり偶数アドレスの場合には、データバスアンプ２２９の出力である偶数データを選択して第１の出力データラッチ２３２へ供給する。また、アドレスＡＤＤの最下位ビットａ０＝１つまり奇数アドレスの場合には、データバスアンプ２２８の出力である奇数データを選択して第１の出力データラッチ２３２へ供給するようになっている。一方、セレクタ２３１は、アドレスシフトレジスタ３００からの選択制御信号（ｌｃａ０）に基づいて、偶数アドレス（ａ０＝０）の場合、データバスアンプ２２８の出力である奇数データを選択して第２の出力データラッチ２３３へ供給し、また、奇数アドレス（ａ０＝１）の場合、データバスアンプ２２９の出力である偶数データを選択して第２の出力データラッチ２３３へ供給するようになっている。
【０１３２】
第１の出力データラッチ２３２にはデータ出力クロックＤＯＣＫ０が供給される。また、第２の出力データラッチ２３３にはデータ出力クロックＤＯＣＫ０およびＤＯＣＫ１が供給される。第１及び第２の出力データラッチ２３２、２３３がそれぞれラッチしている出力データは、データ出力バッファ２３４を介して出力端子（ＤＯＵＴ）に出力されるようになっている。ここで、データ出力クロックＤＯＣＫ０は、第２のクロックジェネレータ２２７の第１の出力信号およびＣＡＳレイテンシ（ＣＬ＝０）を規定するＣＡＳレイテンシ制御信号ＣＬＳを入力とするＯＲゲート３５４の出力として生成される。また、出力クロックＯＣＫ０は、ＣＡＳレイテンシ制御信号ＣＬＳをインバータ３５２で反転した信号と第２のクロックジェネレータ２２７の第２の出力信号を入力とするＡＮＤゲート３５３の出力として生成される。出力クロックＯＣＫ１は、ＣＡＳレイテンシ制御信号ＣＬＳと第２のクロックジェネレータ２２７の第２の出力信号を入力とするＯＲゲート３５５の出力として生成されている。なお、データ出力クロックＤＯＣＫ１は、ＯＲゲート３５４の出力であるデータ出力クロックＤＯＣＫ０をインバータ３５１で反転したものである。
【０１３３】
データ出力バッファ２３４には、出力端子ＤＯＵＴの高インピーダンス状態を制御する制御信号ＣＳＺ、並びに、出力クロックＯＣＫ０およびＯＣＫ１が供給されている。なお、セレクタ２３０、２３１、出力データラッチ２３２、２３３、および、データ出力バッファ２３４の構成例は、後に図２７を参照して詳述する。
図２５は、図２３および図２４に示した本実施の形態による半導体記憶装置におけるＤＤＲモードでの読み出し動作を説明するためのタイミング図である。図２６は、図２３および図２４に示した本実施の形態による半導体記憶装置におけるＳＤＲモードでの読み出し動作を説明するためのタイミング図である。また、図２７は、図２３および図２４に示した本実施の形態による半導体記憶装置における出力部の一例を示す回路図である。
【０１３４】
まず、図２５に示すように、通常の動作モードであるＤＤＲモードでは、読み出しコマンドが入力されるとアドレス（ＡＤＤ：例えばａ９〜ａ０が“１１１１１１１１１１”であるとする）がラッチされ、ラッチされたアドレスＡＤＤと共にアドレスＡＤＤをカウントアップしたアドレスに対しても同時に読み出し動作が行われる。すなわち、奇数アドレス用メモリセルアレイ２２５および偶数アドレス用メモリセルアレイ２２６に対して同時にアクセス動作が行われる。ここで、例えば、アドレスラッチ２１５の出力（ラッチアドレス）ａ９〜ａ３は“１１１１１１１”であり、アドレスラッチ２１６の出力（ラッチアドレス）ａ２、ａ１は“１１”であり、アドレス変換回路２２２の出力（シフトアドレス）ａ２、ａ１は“００”である。ここで、ａ０＝１であるので、アドレス変換回路の出力ａ２、ａ１＝“００”がセレクタ２２１により選択されアドレスプリデコーダ２２０へ供給される。従って、この例では、アドレスメインデコーダ２２３の出力（奇数アドレス）ａ９〜ａ１は“１１１１１１１１１”であり、アドレスメインデコーダ２２４の出力（偶数アドレス）ａ９〜ａ１は“１１１１１１１００”である。
【０１３５】
図２７は、図２３および図２４に示した本実施の形態の半導体記憶装置におけるセレクタ２３０、２３１、第１および第２の出力データラッチ２３２、２３３、および出力データバッファ２３４（出力部）の一例を示す回路図である。なお、図２７の回路では、セレクタ２３０、２３１の出力にインバータ３５６、３５７が設けられ、また、第１および第２の出力データラッチ２３２、２３３の出力にラッチ３５８が設けられている。
【０１３６】
図２７に示すように、アドレスシフトレジスタ３００の出力（ラッチアドレス）ｌｃａ０が低レベル“Ｌ”のとき（ａ０＝０のとき）、セレクタ２３０は偶数データ０（１１１１１１１０００）を選択してインバータ３５６を介して第１の出力データラッチ２３２へ出力し、また、セレクタ２３１は奇数データ０（１１１１１１１１１１）を選択してインバータ３５７を介して第２の出力データラッチ２３３へ出力する。逆に、ラッチアドレスｌｃａ０が高レベル“Ｈ”のとき（ａ０＝１のとき）、セレクタ２３０は奇数データ０（１１１１１１１１１１）を選択してインバータ３５６を介して第１の出力データラッチ２３２へ出力し、また、セレクタ２３１は偶数データ０（１１１１１１１０００）を選択してインバータ３５７を介して第２の出力データラッチ２３３へ出力する。ここで、図２７の出力部において、第１の出力データラッチ２３２にラッチされたデータが先にデータ出力バッファより出力され、次いで、第２の出力データラッチにラッチされたデータが出力されるようになっている。そして、ａ０＝０のとき、すなわち外部アドレスの最下位ビットが偶数の場合、偶数データ、奇数データの順にデータを外部に出力する必要がある一方、ａ０＝１の場合は、奇数データの方を偶数データよりも先に外部に出力する必要がある。このように先に出力するデータを第１の出力データラッチにラッチし、次に出力するデータを第２の出力データラッチにラッチするために、セレクタ２３０、２３１が設けられている。このように、セレクタ２３０および２３１は、ラッチアドレスｌｃａ０のレベルにより奇数データ０（１１１１１１１１１１）または偶数データ０（１１１１１１１０００）を選択して第１および第２の出力データラッチ２３２、２３３に供給するようになっている。
【０１３７】
そして、先に読み出しを行うべきデータ（例えば、奇数データ０：“１１１１１１１１１１”）を第１の出力データラッチ２３２に取り込み、また、２番目に読み出すべきデータ（例えば、偶数データ０：“１１１１１１１０００”）を第２の出力データラッチ２３３に取り込む。
【０１３８】
次いで、ＤＤＲモードにおいて、図２４のＤＤＲ信号或いはＣＬＳ信号は“Ｌ”であるので、ＯＲ回路３５４、３５５及びＡＮＤ回路３５３はそれぞれ単なるバッファとして働き、第２のクロックジェネレータ２２７より、図２５に示すタイミングで、ＤＯＣＫ０、ＯＣＫ０、ＯＣＫ１が出力データラッチ２３２、２３３及びデータ出力バッファ２３４へ供給される。そして、図２７に示すように、データクロックＤＯＣＫ０が高レベル“Ｈ”（ＤＯＣＫ１が低レベル“Ｌ”）のとき、第１の出力データラッチ２３２は、奇数データ０（１１１１１１１１１１）を取り込んでラッチ３５８を介して出力データバッファ２３４に出力し、また、第２の出力データラッチ２３３は、偶数データ０（１１１１１１１０００）を取り込んでラッチ３３０に保持する。次いで、データクロックＤＯＣＫ０が低レベル“Ｌ”（ＤＯＣＫ１が高レベル“Ｈ”）に変化すると、第２の出力データラッチ２３３は、ラッチ３３０に保持されていた偶数データ０（１１１１１１１０００）をラッチ３５８を介して出力データバッファ２３４に出力する。
【０１３９】
そして、第１の出力データラッチ２３２のデータと第２の出力データラッチ２３３のデータは、データ出力バッファ２３４に供給され、出力クロックＯＣＫ０およびＯＣＫ１に応じて出力端子ＤＯＵＴ（チップの外部）ヘ出力される。なお、制御信号ＣＳＺは、データ出力バッファ２３４の出力端子（ＤＯＵＴ）の状態を制御するもので、例えば、読み出し動作を行わない場合に、制御信号ＣＳＺを高レベル“Ｈ”として、データ出力バッファ２３４の出力を高インピーダンス状態となるようにする。
【０１４０】
次に、図２６に示すように、例えば、ウェハ試験の読み出し試験等におけるＳＤＲモードでは、上述のＤＤＲモードと同様に、読み出しコマンドが入力されるとアドレス（ＡＤＤ：例えばａ９〜ａ０が“１１１１１１１１１１”）がラッチされ、ラッチされたアドレスＡＤＤと共にアドレスＡＤＤを＋１カウントアップしたアドレスに対しても同時に読み出し動作が行われる。すなわち、奇数アドレス用メモリセルアレイ２２５および偶数アドレス用メモリセルアレイ２２６に対して同時にアクセス動作が行われる。ここで、例えば、アドレスラッチ２１５の出力（ラッチアドレス）ａ９〜ａ３は“１１１１１１１”であり、アドレスラッチ２１６の出力（ラッチアドレス）ａ２、ａ１は“１１”であり、アドレス変換回路２２２の出力（シフトアドレス）ａ２、ａ１は“００”である。また、例えば、アドレスメインデコーダ２２３の出力（奇数アドレス）ａ９〜ａ１は“１１１１１１１１１”であり、アドレスメインデコーダ２２４の出力（偶数アドレス）ａ９〜ａ１は“１１１１１１１００”である。
【０１４１】
図２７に示すように、アドレスシフトレジスタ３００の出力（ラッチアドレス）ｌｃａ０が低レベル“Ｌ”のとき、セレクタ２３０は偶数データ０（１１１１１１１０００）を選択してインバータ３５６を介して第１の出力データラッチ２３２へ出力し、また、セレクタ２３１は奇数データ０（１１１１１１１１１１）を選択してインバータ３５７を介して第２の出力データラッチ２３３へ出力する。逆に、ラッチアドレスｌｃａ０が高レベル“Ｈ”のとき、セレクタ２３０は奇数データ０（１１１１１１１１１１）を選択してインバータ３５６を介して第１の出力データラッチ２３２へ出力し、また、セレクタ２３１は偶数データ０（１１１１１１１０００）を選択してインバータ３５７を介して第２の出力データラッチ２３３へ出力する。このように、セレクタ２３０および２３１は、ラッチアドレスｌｃａ０のレベルにより奇数データ０（１１１１１１１１１１）または偶数データ０（１１１１１１１０００）を選択して第１および第２の出力データラッチ２３２、２３３に供給するようになっている。
【０１４２】
ここで、ＳＤＲモードの場合、図２４のＣＡＳレイテンシ制御信号ＣＬＳのレベルは“Ｈ”になっており、従って、データクロックＤＯＣＫ０は高レベル“Ｈ”に保持され、出力クロックＯＣＫ０は低レベル“Ｌ”に保持され、そして、出力クロックＯＣＫ１は高レベル“Ｈ”に保持されているため、第１の出力データラッチ２３２のデータ（例えば、奇数データ０（１１１１１１１１１１））は、そのままデータ出力バッファ２３４を介して出力端子ＤＯＵＴ（チップの外部）ヘ出力される。なお、第２の出力データラッチ２３３は、データクロックＤＯＣＫ１が低レベル“Ｌ”に保持されているため、そのデータは出力されないことになる。
【０１４３】
このように、本実施の形態による半導体記憶装置は、通常の動作であるＤＤＲモードの他に、例えば、ウェハ試験における読み出し試験で使用し得るＳＤＲモードを備えており、それも単にＣＡＳレイテンシ制御信号ＣＬＳのレベルを切り替えて信号（ＤＯＣＫ０，ＤＯＣＫ１，ＯＣＫ１，ＯＣＫ１等）のレベルを制御するだけでＳＤＲモードを起動することが可能である。
図２８〜図３０は本実施の形態による半導体記憶装置の書き込み回路の一例を示すブロック図である。
【０１４４】
図２８〜図３０において、図２３および図２４に示したのと同一の機能作用を有する構成要素については同一の参照符号を付してその説明は省略する。図２８〜図３０において、参照符号２２７’は第２のクロックジェネレータ、２３６、２３７はライトアンプ、２３８、２３９はアドレスラッチ、２４０はデータストローブバッファ、２４１はデータバッファ、２４２、２４３はデータラッチ、２４４、２４５はセレクタ、２４６は第１の入力データラッチ、２４７は第２の入力データラッチ、そして、２４８はパルスジェネレータを示している。なお、図２８〜図３０では、図２３に示したモードレジスタ２９８及びＯＲ回路２９９の図示は省略している。
【０１４５】
データストローブバッファ２４０は、データ信号ＤＱに同期したデータストローブＤＱＳを受け取り、ＤＱＳの立ち上がりエッジに応答した第１内部データストローブ信号をアドレスラッチ２３９およびデータラッチ２４２へデータストローブＤＱＳを供給すると共に、データストローブＤＱの立ち下がりエッジに応答した第２内部データストローブ信号をパルスジェネレータ２４８およびデータラッチ２４３へ供給する。データバッファ２４１は、データＤＱを受け取り、データラッチ２４２は、第１内部データストローブ信号に応答して、ＤＱＳの立ち上がりエッジに対応したデータＤＱをラッチし、データラッチ２４３は、第２内部データストローブ信号に応答してＤＱＳの立ち下がりエッジに対応したデータＤＱをラッチする。
データラッチ２４２の出力（ＤＱＳ（“Ｈ”））およびデータラッチ２４３の出力（ＤＱＳ（“Ｌ”））は、セレクタ２４４、２４５に供給され、アドレスラッチ２３９の出力（ａ０）によりそれぞれ一方の出力が選択されて第１および第２の入力データラッチ２４６、２４７へ供給されるようになっている。すなわち、セレクタ２４４は、アドレスａ０＝１（奇数アドレス）のときデータラッチ２４２の出力を選択し、アドレスａ０＝０（偶数アドレス）のときデータラッチ２４３の出力を選択して第１の入力データラッチ２４６へ供給するようになっている。また、セレクタ２４５は、アドレスａ０＝１（奇数アドレス）のときデータラッチ２４３の出力を選択し、アドレスａ０＝０（偶数アドレス）のときデータラッチ２４２の出力を選択して第２の入力データラッチ２４７へ供給するようになっている。
【０１４６】
第１の入力データラッチ２４６の出力は、ライトアンプ２３６を介して奇数アドレス用メモリセルアレイ２２５に供給され、アドレスメインデコーダ２２３により指定されたアドレスにデータが書き込まれる。また、第２の入力データラッチ２４７の出力は、ライトアンプ２３７を介して偶数アドレス用メモリセルアレイ２２６に供給され、アドレスメインデコーダ２２４により指定されたアドレスにデータが書き込まれる。なお、ライトアンプ２３６および２３７には、アドレスラッチ２３８からの出力（制御信号）ｌａｃ０Ｚおよびｌａｃ０Ｘが供給されている。なお、第２のクロックジェネレータ２２７’、アドレスラッチ２３８、および、パルスジェネレータ２４８には、ＣＡＳレイテンシ制御信号ＣＬＳが供給されている。また、第２のクロックジュネレータ２２７’は、第１のクロックジェネレータ２１８の出力およびＣＡＳレイテンシ制御信号ＣＬＳを受け取って、書き込み命令から２クロック後に発生されるパルス（書き込みタイミング信号）ＷＴＳおよび書き込みアンプイネーブル信号ＷＡＥＳを発生し、書き込みタイミング信号ＷＴＳをアドレスラッチ２３８並びに第１および第２の入力データラッチ２４６、２４７へ供給し、また、書き込みアンプイネーブル信号ＷＡＥＳをライトアンプ２３６、２３７へ供給するようになっている。
【０１４７】
図３１は、図２８〜図３０に示した本実施の形態による半導体記憶装置におけるＤＤＲモードでの書き込み動作を説明するためのタイミング図であり、図３２は、図２８〜図３０に示した本実施の形態による半導体記憶装置におけるＳＤＲモードの書き込み動作を説明するためのタイミング図である。また、図３３は、図２８〜図３０に示した本実施の形態による半導体記憶装置における入力部の入力データラッチおよびアドレスラッチの一例を示す回路図である。
【０１４８】
まず、通常の動作モードであるＤＤＲモードでの書き込み動作では、図３１に示すように、書き込みコマンドが入力されると、それより約クロック１周期分あとのデータストローブＤＱＳの立ち上がりおよびそれに引き続く立ち下がりタイミングでデータラッチ２４２および２４３がデータをラッチする。
図３３に示すように、データストローブＤＱＳの立ち上がりでアドレスラッチ２３９がアドレスラッチおよびカウンタからのアドレスａ０をラッチし、ａ０＝１（奇数アドレスＡＤＤ：例えば、ａ９〜ａ０が“１１１１１１１１１１”）の場合、ラッチ（コラム）アドレスｄｃａ０が高レベル“Ｈ”となり、また、ＣＬＳはＤＤＲモードの場合“Ｌ”であるので、セレクタ２４４は、データラッチ２４２の出力であるＤＱＳ（“Ｈ”）データを選択してインバータ４９１を介して第１の入力データラッチ２４６へ伝送する。また、セレクタ２４５は、データラッチ２４３の出力であるＤＱＳ（“Ｌ”）データを選択してインバータ４９２を介して第２の入力データラッチ２４７へ伝送する。
【０１４９】
第１および第２のデータラッチ２４６および２４７は、データストローブＤＱＳの立ち下がりタイミングから作られたパルスジェネレータ２４８の出力パルス（データラッチ信号）ＤＬＳにより、セレクタ２４４および２４５を介して伝えられたデータをラッチ（ラッチ４６１および４７１）する。
第１および第２のデータラッテ２４６および２４７は、第２のクロックジェネレータ２２７’の出力である書き込み命令から２クロック後に発生される書き込みタイミング信号ＷＴＳにより、書き込みデータを書き込みアンプ２３６および２３７へ送り出す（ラッチ４６２および４７２）。
【０１５０】
ここで、図３３のアドレスラッチ２３８の出力ｌａｃ０Ｘ、ｌａｃ０ＺはＣＬＳが“Ｌ”なので、共に高レベル“Ｈ”に保持されるため、ライトアンプ２３６および２３７は、それぞれ書き込みアンプイネーブル信号ＷＡＥＳにより書き込みデータを奇数アドレス用メモリセルアレイ２２５および偶数アドレス用メモリセルアレイ２２６の所定アドレスに書き込む。
【０１５１】
なお、クロックバッファ２１１、コマンドラッチおよびデコーダ２１２、アドレスバッファ２１３、バースト長カウンタ２１４、アドレスラッチ２１５、アドレスラッチおよびカウンタ２１６、２１７、第１のクロックジェネレータ２１８、アドレスプリデコーダ２１９、２２０、セレクタ２２１、および、アドレスメィンデコーダ２２３、２２４等の構成は、すでに説明した読み出し処理の場合と同様であるのでその説明は省略する。
【０１５２】
次に、ウェハ試験（書き込み試験）等におけるＳＤＲモードの書き込み動作では、図３２に示すように、書き込みコマンドとほぼ同じタイミングで入力されるデータストローブＤＱＳの立ち上がりタイミングで同じデータをデータラッチ２４２及び２４３にラッチする。そして、ＳＤＲモードではＣＬＳ＝“Ｈ”なので、ラッチアドレスｄｃａ０は無効にされ、セレクタ２４４はデータラッチ２４２側に、セレクタ２４５はデータラッチ２４３側にそれぞれ接続されるので、データストローブＤＱＳの立ち上がりタイミングで取り込まれたデータ（ＤＱＳ（“Ｈ”）：奇数データ０：１１１１１１１１１１）がデータバッファ２４１−＞データラッチ２４２−＞セレクタ２４４を介して第１の入力データラッチ２４６に伝送されると同時に、同じデータがデータバッファ２４１−＞データラッチ２４３−＞セレクタ２４５を介して第２の入力データラッチ２４７へ伝送される。ここで、パルスジェネレータから出力されるデータラッチ信号ＤＬＳは、パルスジェネレータに“Ｈ”レベルのＣＬＳ信号が入力されているので高レベル“Ｈ”に固定されているため、第１および第２の入力データラッチ２４６および２４７は共にデータ（１１１１１１１１１１）を取り込んでいる。
【０１５３】
すなわち、図３０に示すように、ラッチアドレスｄｃａ０のレベルに関わらず、セレクタ２４４および２４５には高レベル“Ｈ”および低レベル“Ｌ”に固定された信号（選択信号）が入力され、同じデータであるデータラッチ２４２および２４３の出力（ＤＱＳ（“Ｈ”）＝“１１１１１１１１１１”）がインバータ４９１および４９２を介して第１の入力データラッチ２４６および第２の入力データラッチ２４７に供給される。そして、第１および第２の入力データラッチ２４６および２４７において、データラッチ信号ＤＬＳは（（（パルスジェネレータ２４８に入力するＣＡＳレイテンシ制御信号ＣＬＳのレベルを切り替えることにより）））高レベル“Ｈ”に固定されているため、インバータ４９１および４９２を介して供給されるデータは、そのままラッチ４６１および４７１に保持される。
【０１５４】
さらに、書き込みコマンドを取り込むクロックのエッジから発生されるパルス（書き込みタイミング信号）ＷＴＳにより、第１の入力データラッチ２４６はライトアンプ２３６へ書き込みデータ（奇数データ：データ０：１１１１１１１１１１）を伝え、また、第２の入力データラッチ２４７はライトアンプ２３７へ書き込みデータ（偶数データ：データ０：１１１１１１１１１１）を伝える。すなわち、図３３に示すように、第１および第２の入力データラッチ２４６および２４７において、ラッチ４６１および４７１に保持された同一のデータは、書き込みタイミング信号ＷＴＳの高レベル“Ｈ”のパルスに従って、それぞれインバータを介してラッチ４６２および４７２に伝えられ、書き込みデータ（１１１１１１１１１１）がライトアンプ２３６および２３７へ伝えられる。
【０１５５】
また、アドレスラッチ２３８は、図３３に示すように、書き込みタイミング信号ＷＴＳによりアドレスａ０及びその反転信号をラッチし、ライトアンプ２３６および２３７に対してラッチアドレスｌｃａ０Ｚおよびｌｃａ０Ｘを出力する。ここで、ＣＡＳレイテンシ制御信号ＣＬＳはＣＡＳレイテンシ（ＣＬ＝０）を規定する信号で、ＳＤＲモードでは高レべル“Ｈ”となっている。
【０１５６】
そして、ライトアンプ２３６および２３７は、ラッチアドレスｌｃａ０Ｚおよびｌｃａ０Ｘと第２のクロックジェネレータ２２７’からの書き込みイネーブル信号ＷＡＥＳとの論理和を取った信号により、第１及び第２の入力データラッチ２４６、２４７に保持された同一の書き込みデータをアドレスａ０＝０の値に応答してその一方だけを対応する奇数アドレス用メモリセルアレイ２２５又は偶数アドレス用メモリセルアレイ２２６に書き込む。
【０１５７】
このように、本実施の形態による半導体記憶装置は、通常の動作であるＤＤＲモードの他に、例えば、ウェハ試験での書き込み試験で使用し得るＳＤＲモードを備えており、それも単にＣＡＳレイテンシ制御信号ＣＬＳのレベルを切り替えて信号（ＤＱＳ，ＤＬＳ，ＷＴＳ，ＷＡＥＳ等）のレベルを制御するだけでＳＤＲモードを起動することが可能である。なお、上記第２の実施の形態では、一例として偶数および奇数アドレス用メモリセルアレイ（２５，２６）を有するＳＤＲＡＭを説明したが、本実施の形態の半導体記憶装置は、上記の構成を有するＳＤＲＡＭに限定されるものではない。また、各信号のレベルおよび回路構成等は様々に変形し得るのはいうまでもない。
【０１５８】
以上、詳述したように、本実施の形態によれば、高価な試験装置を使用することなく、また、試験時間の削減を行うことのできる半導体記憶装置を提供することができる。
【０１５９】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記第１の実施の形態においてはモードレジスタ２８内のレジスタに外部からの設定信号をアドレスバッファ／レジスタ＆バンクセレクト２０を介して設定し、当該設定に基づいてＤＤＲ信号のレベルを切り替えるようにしているが、本発明はこれに限られず、ＳＤＲＡＭ１の基板に、外部からＤＤＲ信号が直接入力する切替信号入力端子を設け、モードレジスタ２８を用いることなく、システム側から直接ＤＤＲ信号を供給してデータ転送モードを切り替えるように制御してももちろんよい。
【０１６０】
また、第１の実施の形態では、ＤＤＲ信号を切り替え信号として送出して、ＳＤＲＡＭ１の書き込み動作時におけるＤＤＲモードとＳＤＲモードとを切り替えるようにしているが、本発明はこれに限られず、例えば図３４に示すように従来のＳＤＲＡＭで用いられている制御信号をＤＤＲ信号の代わりとして用いることも可能である。図３４は、図１に示した第１の実施の形態による半導体記憶装置に変形を加えた概略構成を示している。図３４において第１の実施の形態と同一の機能作用を奏する構成要素には同一の符号を付してその説明は省略する。図３４に示す変形例において、モードレジスタ２８からはＤＤＲ信号と共にＣＡＳレイテンシ制御信号ＣＬＳが出力され、ＤＤＲ信号とＣＡＳレイテンシ制御信号ＣＬＳはＯＲ回路１６０に入力するようになっている。従って、本実施の形態によるＳＤＲＡＭ１を例えば従来のメモリ試験装置で試験、評価しようとする際には、モードレジスタ２８のＤＤＲ信号とＣＡＳレイテンシ制御信号ＣＬＳのいずれかを制御することにより、ＳＤＲＡＭ１をＳＤＲモードで書き込み動作するように容易に切り替えることができるようになる。
【０１６１】
【発明の効果】
以上の通り、本発明によれば、外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する転送モードを有しながら、従来のメモリ試験装置で容易に試験、評価ができる半導体記憶装置及びその制御方法を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態による半導体記憶装置のコマンドデコーダで生成されるコマンドの例を説明する図である。
【図３】本発明の第１の実施の形態による半導体記憶装置のデータ取込みクロック発生部とライトアンプ制御部の構成を示すブロック図である。
【図４】本発明の第１の実施の形態による半導体記憶装置のデータ取込みクロック発生部、シリアル／パラレル変換部、及びライトアンプ制御部の回路構成の一例を示す回路図である。
【図５】本発明の第１の実施の形態による半導体記憶装置のＤＤＲモードでの書き込み動作の制御方法を示すタイミング図である。
【図６】本発明の第１の実施の形態による半導体記憶装置のＳＤＲモードでの書き込み動作の制御方法を示すタイミング図である。
【図７】本発明の第１の実施の形態による半導体記憶装置のコラムアドレスカウンタの回路ブロック図である。
【図８】本発明の第１の実施の形態による半導体記憶装置のコラムアドレスカウンタの動作の制御方法を示すタイミング図である。
【図９】本発明の第１の実施の形態による半導体記憶装置のコラムアドレスカウンタのクロック発生部の回路例を示す図である。
【図１０】本発明の第１の実施の形態による半導体記憶装置のコラムアドレスカウンタの１／２分周器とクロック切替部の回路例を示す図である。
【図１１】本発明の第１の実施の形態による半導体記憶装置のコラムアドレスカウンタのクロック発生部の動作を示すタイミング図である。
【図１２】本発明の第１の実施の形態による半導体記憶装置のバーストカウンタの回路ブロックを示す図である。
【図１３】本発明の第１の実施の形態による半導体記憶装置のバーストカウンタの回路例を示す図である。
【図１４】本発明の第１の実施の形態による半導体記憶装置のバーストカウンタの回路例を示す図である。
【図１５】本発明の第１の実施の形態による半導体記憶装置のバーストカウンタの動作を示すタイミング図である。
【図１６】本発明の第１の実施の形態による半導体記憶装置のアドレス発生部の回路ブロックを示す図である。
【図１７】本発明の第１の実施の形態による半導体記憶装置のアドレス発生部のＡ０発生部の回路例を示す図である。
【図１８】本発明の第１の実施の形態による半導体記憶装置のアドレス発生部のＡ１発生部の回路例を示す図である。
【図１９】本発明の第１の実施の形態による半導体記憶装置のアドレス発生部のＡ２発生部の回路例を示す図である。
【図２０】本発明の第１の実施の形態による半導体記憶装置のアドレス発生部の桁上げ判定部の回路例を示す図である。
【図２１】従来および本発明の第２の実施の形態による半導体記憶装置におけるデータ読み出し試験を比較して示すタイミング図である。
【図２２】従来および本発明の第２の実施の形態による半導体記憶装置におけるデータ書き込み試験を比較して示すタイミング図である。
【図２３】本発明の第２の実施の形態による半導体記憶装置の読み出し回路の一例を示すブロック図（その１）である。
【図２４】本発明の第２の実施の形態による半導体記憶装置の読み出し回路の一例を示すブロック図（その２）である。
【図２５】本発明の第２の実施の形態による半導体記憶装置におけるＤＤＲモードの読み出し動作を説明するタイミング図である。
【図２６】本発明の第２の実施の形態による半導体記憶装置におけるＳＤＲモードの読み出し動作を説明するタイミング図である。
【図２７】本発明の第２の実施の形態による半導体記憶装置における出力部の出力データラッチおよび出力データバッファの一例を示す回路図である。
【図２８】本発明の第２の実施の形態による半導体記憶装置の書き込み回路の一例を示すブロック図（その１）である。
【図２９】本発明の第２の実施の形態による半導体記憶装置の書き込み回路の一例を示すブロック図（その２）である。
【図３０】本発明の第２の実施の形態による半導体記憶装置の書き込み回路の一例を示すブロック図（その３）である。
【図３１】本発明の第２の実施の形態による半導体記憶装置におけるＤＤＲモードの書き込み動作を説明するタイミング図である。
【図３２】本発明の第２の実施の形態による半導体記憶装置におけるＳＤＲモードの書き込み動作を説明するタイミング図である。
【図３３】本発明の第２の実施の形態による半導体記憶装置における入力部の入力データラッチおよびアドレスラッチの一例を示す回路図である。
【図３４】本発明の第１の実施の形態による半導体記憶装置の変形例の全体構成を示すブロック図である。
【符号の説明】
１ ＳＤＲＡＭ
２ メモリセル部
４ ローデコーダ
６ コラムデコーダ
８ センスアンプ
１０ データバス
１２ ライトアンプ／センスバッファ
１４ ライトアンプ制御部
１６ クロックバッファ
１８ コマンドデコーダ
２０ アドレスバッファ／レジスタ＆バンクセレクト
２２ Ｉ／Ｏデータバッファ／レジスタ
２４、２６ 制御信号ラッチ回路
２８ モードレジスタ
３０、３２ コラムアドレスカウンタ
３４ データ取込みクロック発生部
３６ データ入力ラッチ回路
３８ シリアル／パラレル変換部
４０、４２ ライトアンプ
５０、５２、５４、１２６、１２８，１３０、１３２、１３４ ＮＡＮＤ回路
５６、６０、６２、７０、７２、８０、８４、８６、９０、９２、１１０、１１２、１１６、１１８、１２２、１２４ インバータ
５８、６４ キャパシタ
６６、６８ ＮＯＲ回路
７４、９４、１００ 伝送ゲート回路
８２、８８、１０８、１１４ ラッチ回路
７６、９８、１０２ ｎチャネルＭＯＳＦＥＴ
７８，９６、１０４ ｐチャネルＭＯＳＦＥＴ
１２０、５０６ １／２分周器
１３６、１３８ ライトパルス発生回路
１４０ アドレス発生部（Ａ０）
１４２ アドレス発生部（Ａ１，Ａ２）
１６０ ＯＲ回路
２１１ クロックバッファ
２１２ コマンドラッチおよびデコーダ
２１３ アドレスバッファ
２１４ バースト長カウンタ
２１５ アドレスラッチ
２１６、２１７ アドレスラッチおよびカウンタ
２１８ 第１のクロックジェネレータ
２１９、２２０ アドレスプリデコーダ
２２１ セレクタ
２２２ アドレス変換回路
２２３、２２４ アドレスメインデコーダ
２２５ 奇数アドレス用メモリセルアレイ
２２６ 偶数アドレス用メモリセルアレイ
２２７、２２７’ 第２のクロックジェネレータ
２２８、２２９ データバスアンプ
２３０、２３１ セレクタ
２３２ 第１の出力データラッチ
２３３ 第２の出力データラッチ
２３４ データ出力バッファ
２３６、２３７ ライトアンプ
２３８、２３９ アドレスラッチ
２４０ データストローブバッファ
２４１ データバッファ
２４２、２４３ データラッチ
２４４、２４５ セレクタ
２４６ 第１の入力データラッチ
２４７ 第２の入力データラッチ
２４８ パルスジェネレータ
２９８ モードレジスタ
３００ アドレスシフトレジスタ
５００ クロック発生器
５０６ １／２分周器
５０８ クロック切替部
５７６ バースト長信号変換部

Claims (23)

  1. 外部クロック信号に同期して動作可能であって、
    前記外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する第１の転送モードと、前記外部クロック信号の立ち上がりエッジに同期してデータを転送する第２の転送モードとを切り替え可能なデータ転送手段を備えていることを特徴とする半導体記憶装置において、
    前記データ転送手段は、
    前記第１の転送モードではシリアル入力された複数のデータをシリアル・パラレル変換させて変換したパラレルデータを同時に転送し、前記第２の転送モードでは前記複数のデータを順次転送するデータ入出力変換部と、
    データを記憶するメモリセル部に対し、前記第１の転送モードでは前記パラレルデータを同時に書き込む第１書き込み許可信号を前記外部クロック信号の立ち下がりのエッジに応じて出力し、前記第２の転送モードでは前記複数のデータを順次書き込む第２書き込み許可信号を前記外部クロック信号の立ち上がりのエッジに応じて出力する書き込み制御部と、を有していることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記データ転送手段は、モ−ド切替信号に応答して前記第１及び第２の転送モードを切替えることを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記モ−ド切替信号は、外部から入力された設定信号に基づいて生成されることを特徴とする半導体記憶装置。
  4. 請求項３記載の半導体記憶装置において、
    前記設定信号を保持するレジスタを有していることを特徴とする半導体記憶装置。
  5. 請求項４記載の半導体記憶装置において、
    前記レジスタは、モードレジスタに設けられていることを特徴とする半導体記憶装置。
  6. 請求項２記載の半導体記憶装置において、
    切替信号入力端子に前記モード切替信号が入力されることを特徴とする半導体記憶装置。
  7. 請求項２乃至６のいずれか１項に記載の半導体記憶装置において、
    前記第２の転送モードは、前記外部クロック信号の立ち上がりのエッジに同期してデータを転送することを特徴とする半導体記憶装置。
  8. 請求項７記載の半導体記憶装置において、
    前記データ転送手段は、前記第１の転送モードに対応した第１のクロック信号又は前記第２の転送モードに対応した第２のクロック信号を前記モード切替信号に基づいて生成し、前記データ入出力変換部に送出するデータ取込みクロック発生部を有していることを特徴とする半導体記憶装置。
  9. 請求項８に記載の半導体記憶装置において、
    前記モード切替信号に基づいて、コラムアドレスをカウントアップするタイミングを前記第１又は第２の転送モード毎に変更可能なコラムアドレスカウンタをさらに有していることを特徴とする半導体記憶装置。
  10. 請求項９記載の半導体記憶装置において、
    前記コラムアドレスカウンタは、
    第１および第２の内部アドレス発生クロックを供給するクロック発生回路と、
    前記コラムアドレスに基づいて前記第１の内部アドレス発生クロックに同期して第１の内部アドレスを発生する第１のアドレス発生部と、
    前記コラムアドレスに基づいて前記第２の内部アドレス発生クロックに同期して第２の内部アドレスを発生する第２のアドレス発生部と、を有していることを特徴とする半導体記憶装置。
  11. 請求項１０記載の半導体記憶装置において、
    前記クロック発生回路はクロック発生器および分周器を備え、
    前記クロック発生器は前記外部クロックに基づいて内部クロックを発生し、前記第１の転送モードにおいて前記内部クロックを前記第１の内部アドレス発生クロックとして出力し、前記第２の転送モードにおいて前記内部クロックを前記第２の内部アドレス発生クロックとして出力し、前記内部クロックを分周した信号を前記第１の内部アドレス発生クロックとして出力することを特徴とする半導体記憶装置。
  12. 請求項１１に記載の半導体記憶装置において、
    読み出しまたは書き込みコマンドに従いバースト期間信号を活性化すると共に前記内部クロックのカウントを開始して所定のクロック数に達したらバースト期間信号を非活性化するバーストカウンタを備えていることを特徴とする半導体記憶装置。
  13. 請求項１２記載の半導体記憶装置において、
    前記バーストカウンタは、前記所定のクロック数を第１または第２の転送モードに応じて変更するバースト長変更部を備えていることを特徴とする半導体記憶装置。
  14. 請求項１乃至１３のいずれか１項に記載の半導体記憶装置において、
    前記データ転送手段は、データ書き込み時に前記第１の転送モード又は前記第２の転送モードで書き込みデータを転送することを特徴とする半導体記憶装置。
  15. 外部クロック信号に同期して動作可能であって、
    前記外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する第１の転送モードと、前記外部クロック信号の立ち上がりエッジに同期してデータを転送する第２の転送モードとを切り替えてデータ転送することを特徴とする半導体記憶装置の制御方法において、
    前記第１の転送モードではシリアル入力された複数のデータをシリアル・パラレル変換し、変換したパラレルデータを同時に転送し、前記第２の転送モードでは前記複数のデータを順次転送し、
    メモリセル部に対するデータ書き込みの際、前記第１の転送モードでは前記パラレルデータを同時に書き込む第１書き込み許可信号が前記外部クロック信号の立ち下がりのエッジでライトアンプに出力され、前記第２の転送モードでは前記複数のデータを順次書き込む第２書き込み許可信号が前記外部クロック信号立ち上がりのエッジでライトアンプに出力されることを特徴とする半導体記憶装置の制御方法。
  16. 請求項１５記載の半導体記憶装置の制御方法において、
    前記第１及び第２の転送モードは、外部から入力された設定信号に基づいて生成した切替信号、又は外部から直接入力された切替信号により切り替えられることを特徴とする半導体記憶装置の制御方法。
  17. 請求項１６に記載の半導体記憶装置の制御方法において、
    前記第２の転送モードは、前記外部クロック信号の立ち上がりのエッジに同期してデータ転送することを特徴とする半導体記憶装置の制御方法。
  18. 請求項１７記載の半導体記憶装置の制御方法において、
    前記複数のデータをシリアル・パラレル変換して同時に転送するか、あるいは順次転送するかは前記切替信号に基づいて決定することを特徴とする半導体記憶装置の制御方法。
  19. 請求項１８に記載の半導体記憶装置の制御方法において、
    前記切替信号に基づいて、前記第１又は第２の転送モード毎にコラムアドレスのカウントアップのタイミングが変更されることを特徴とする半導体記憶装置の制御方法。
  20. 請求項１６乃至１９のいずれか１項に記載の半導体記憶装置の制御方法において、
    データ書き込み時に前記第１の転送モードから前記第２の転送モードに切り替えることを特徴とする半導体記憶装置の制御方法。
  21. 外部クロック信号に同期して動作可能であって、
    前記外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送するダブルデータレートモードと、前記外部クロック信号の立ち上がりに同期してデータを転送するシングルデータレートモードとを切り替え可能なデータ転送手段を備えていることを特徴とする半導体記憶装置において、
    前記データ転送手段は、
    前記ダブルデータレートモードではシリアル入力された複数のデータをシリアル・パラレル変換させて変換したパラレルデータを同時に転送し、前記シングルデータレートモードでは前記複数のデータを順次転送するデータ入出力変換部と、
    データを記憶するメモリセル部に対し、前記ダブルデータレートモードでは前記パラレルデータを同時に書き込む第１書き込み許可信号を前記外部クロック信号の立ち下がりのエッジに応じて出力し、前記シングルデータレートモードでは前記複数のデータを順次書き込む第２書き込み許可信号を前記外部クロック信号の立ち上がりのエッジに応じて出力する書き込み制御部と、を有することを特徴とする半導体記憶装置。
  22. 請求項２１に記載の半導体記憶装置において、
    前記シングルデータレートモードは、前記半導体記憶装置のウェハ状態での試験において使用されるようになっていることを特徴とする半導体記憶装置。
  23. 請求項１乃至２２のいずれか１項に記載の半導体記憶装置において、
    前記半導体記憶装置は、シンクロナス型ダイナミックランダムアクセスメモリであることを特徴とする半導体記憶装置。
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Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6782459B1 (en) * 2000-08-14 2004-08-24 Rambus, Inc. Method and apparatus for controlling a read valid window of a synchronous memory device
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
TW527537B (en) * 2001-01-03 2003-04-11 Leadtek Research Inc Conversion device of SDR and DDR, and interface card, motherboard and memory module interface using the same
KR100403632B1 (ko) * 2001-05-03 2003-10-30 삼성전자주식회사 동기형 반도체 메모리 장치의 데이터 입력회로 및 데이터입력 방법
US7003643B1 (en) 2001-04-16 2006-02-21 Micron Technology, Inc. Burst counter controller and method in a memory device operable in a 2-bit prefetch mode
JP2003007056A (ja) 2001-06-18 2003-01-10 Mitsubishi Electric Corp 半導体記憶装置
DE10141026B4 (de) 2001-08-22 2011-06-22 Qimonda AG, 81739 Verfahren zum Testen von zu testenden Speichereinheiten und Testeinrichtung
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
US7082071B2 (en) * 2001-08-23 2006-07-25 Integrated Device Technology, Inc. Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes
JP2003085974A (ja) * 2001-09-13 2003-03-20 Toshiba Corp 半導体集積回路およびメモリシステム
US20030120989A1 (en) * 2001-12-26 2003-06-26 Zumkehr John F. Method and circuit to implement double data rate testing
KR100443347B1 (ko) * 2001-12-27 2004-08-09 주식회사 하이닉스반도체 단일데이터레이트 메모리기능을 갖는 더블데이터레이트반도체메모리장치 및 그 테스트방법
US6957308B1 (en) * 2002-07-11 2005-10-18 Advanced Micro Devices, Inc. DRAM supporting different burst-length accesses without changing the burst length setting in the mode register
US6760261B2 (en) * 2002-09-25 2004-07-06 Infineon Technologies Ag DQS postamble noise suppression by forcing a minimum pulse length
DE10245712A1 (de) * 2002-10-01 2004-04-22 Infineon Technologies Ag Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten
KR100894984B1 (ko) * 2003-01-20 2009-04-24 삼성전자주식회사 동기형 출력버퍼, 동기형 메모리장치 및 액세스 타임측정방법
ITRM20030198A1 (it) * 2003-04-28 2004-10-29 Micron Technology Inc Monitor ad unita' di controllo basata su rom in un
US7177379B1 (en) 2003-04-29 2007-02-13 Advanced Micro Devices, Inc. DDR on-the-fly synchronization
KR100618828B1 (ko) * 2003-06-04 2006-08-31 삼성전자주식회사 테스트 모드에서 더 낮은 율로 데이터 비트들을 출력하는반도체 메모리장치 및 동작방법
US7120075B1 (en) 2003-08-18 2006-10-10 Integrated Device Technology, Inc. Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching
US7634623B2 (en) * 2003-08-29 2009-12-15 Micron Technology, Inc. Method and apparatus for self-timed data ordering for multi-data rate memories and system incorporating same
JP3920830B2 (ja) 2003-09-19 2007-05-30 三洋電機株式会社 インターフェース回路、データ処理回路、データ処理システム、集積回路
KR100546389B1 (ko) * 2003-10-22 2006-01-26 삼성전자주식회사 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
KR100583152B1 (ko) 2004-02-19 2006-05-23 주식회사 하이닉스반도체 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자
KR100624261B1 (ko) * 2004-04-20 2006-09-18 주식회사 하이닉스반도체 디디알 에스디램의 데이터 입력 장치 및 방법
US8688892B2 (en) 2004-05-26 2014-04-01 OCZ Storage Solutions Inc. System and method for increasing DDR memory bandwidth in DDR SDRAM modules
KR100607196B1 (ko) * 2004-07-05 2006-08-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
US7502433B1 (en) 2004-08-17 2009-03-10 Xilinx, Inc. Bimodal source synchronous interface
US7091890B1 (en) * 2004-08-17 2006-08-15 Xilinx, Inc. Multi-purpose source synchronous interface circuitry
JP2006065922A (ja) * 2004-08-25 2006-03-09 Toshiba Corp 半導体記憶装置
KR100610439B1 (ko) * 2004-09-08 2006-08-09 주식회사 하이닉스반도체 반도체 메모리 장치
JP4672341B2 (ja) * 2004-11-22 2011-04-20 株式会社東芝 半導体記憶装置
KR100630742B1 (ko) * 2005-03-17 2006-10-02 삼성전자주식회사 Ｄｑｓ도메인에서 클록 도메인으로의 변환을 위한 데이터샘플링 방법 및 이를 이용한 동기식 반도체 메모리 장치의데이터 입력 회로
JP2006277867A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体記憶装置
JP2006277872A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US7831882B2 (en) 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US9459960B2 (en) * 2005-06-03 2016-10-04 Rambus Inc. Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation
JP4896450B2 (ja) 2005-06-30 2012-03-14 株式会社東芝 記憶装置
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
US7370250B2 (en) * 2005-12-21 2008-05-06 Etron Technology, Inc. Test patterns to insure read signal integrity for high speed DDR DRAM
US20070165015A1 (en) * 2006-01-18 2007-07-19 Au Optronics Corporation Efficient use of synchronous dynamic random access memory
US7661010B2 (en) * 2006-05-31 2010-02-09 Mosaid Technologies Incorporated Apparatus and method for interfacing to a memory
KR100805004B1 (ko) * 2006-06-15 2008-02-20 주식회사 하이닉스반도체 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치
JP5019419B2 (ja) 2006-07-07 2012-09-05 ルネサスエレクトロニクス株式会社 表示データ受信回路及び表示パネルドライバ
KR100819104B1 (ko) * 2006-09-07 2008-04-03 삼성전자주식회사 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트방법
JP4952260B2 (ja) * 2007-01-12 2012-06-13 横河電機株式会社 メモリ試験装置
JP2008257776A (ja) 2007-04-03 2008-10-23 Elpida Memory Inc 半導体記憶装置及びその制御方法
KR100884604B1 (ko) * 2007-09-04 2009-02-19 주식회사 하이닉스반도체 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법
DE102007051839B4 (de) * 2007-10-30 2015-12-10 Polaris Innovations Ltd. Kontrollschaltung, Speichervorrichtung mit einer Kontrollschaltung und Verfahren zum Durchführen eines Schreibkommandos bzw. zum Betrieb einer Speichervorrichtung mit einer Kontrollschaltung
KR100913968B1 (ko) * 2007-12-12 2009-08-26 주식회사 하이닉스반도체 반도체 메모리 장치
KR101529291B1 (ko) 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
JP5665263B2 (ja) * 2008-05-30 2015-02-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置、及び該半導体記憶装置のテスト方法
JP2009301612A (ja) * 2008-06-10 2009-12-24 Elpida Memory Inc 半導体記憶装置
KR100945802B1 (ko) * 2008-06-24 2010-03-08 주식회사 하이닉스반도체 클럭을 생성하는 반도체 집적 회로
JP5304129B2 (ja) * 2008-09-17 2013-10-02 富士通株式会社 メモリデバイス
US20100243376A1 (en) * 2009-03-31 2010-09-30 Mcgee Ricky D Lubricant fill and drain assembly for a gearbox
KR20110005055A (ko) 2009-07-09 2011-01-17 삼성전자주식회사 출력 데이터를 제어하는 동기식 디램 반도체 장치
JP2011034629A (ja) * 2009-07-31 2011-02-17 Elpida Memory Inc 半導体装置
US8451238B2 (en) * 2009-09-02 2013-05-28 Amazon Technologies, Inc. Touch-screen user interface
US8164975B2 (en) 2009-09-23 2012-04-24 Micron Technology, Inc. Data capture system and method, and memory controllers and devices
TWI451428B (zh) * 2010-06-03 2014-09-01 Sunplus Technology Co Ltd 於完整記憶體系統中具有先進特徵的記憶體測試系統
JP2012094217A (ja) * 2010-10-27 2012-05-17 Toshiba Corp 同期型半導体記憶装置
KR101719299B1 (ko) * 2010-12-17 2017-03-23 에스케이하이닉스 주식회사 비휘발성 메모리
JP2012198965A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
CN102385925B (zh) * 2011-09-01 2016-08-10 上海华虹宏力半导体制造有限公司 闪存
KR102091823B1 (ko) * 2012-12-17 2020-03-20 에스케이하이닉스 주식회사 반도체 장치의 어드레스 입력 회로
DE102013213473A1 (de) * 2013-07-10 2015-01-15 Robert Bosch Gmbh Schaltungsanordnung und Betriebsverfahren hierfür
CN104681075B (zh) * 2013-11-26 2017-11-17 旺宏电子股份有限公司 存储器装置与其操作方法
US9293176B2 (en) * 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
US9509640B2 (en) * 2014-12-05 2016-11-29 Xilinx, Inc. Latency control in a transmitter/receiver buffer
KR102647419B1 (ko) * 2016-09-28 2024-03-14 에스케이하이닉스 주식회사 반도체장치
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
US10846253B2 (en) 2017-12-21 2020-11-24 Advanced Micro Devices, Inc. Dynamic page state aware scheduling of read/write burst transactions
KR102511341B1 (ko) * 2018-02-27 2023-03-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템과, 이들의 동작 방법
KR102692011B1 (ko) * 2018-11-02 2024-08-05 에스케이하이닉스 주식회사 반도체장치
TWI734150B (zh) * 2019-07-24 2021-07-21 群聯電子股份有限公司 記憶體介面電路、記憶體儲存裝置及訊號產生方法
CN112309445B (zh) * 2019-08-01 2023-10-13 群联电子股份有限公司 存储器接口电路、存储器存储装置及信号产生方法
US11205462B2 (en) 2019-09-11 2021-12-21 Stmicroelectronics International N.V. Circuit for generating and trimming phases for memory cell read operations
US10902904B1 (en) * 2019-09-11 2021-01-26 Micron Technology, Inc. Apparatuses and methods for providing multiphase clocks
KR20210158571A (ko) * 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 레이턴시 설정 회로를 포함하는 반도체 메모리 장치
TWI763556B (zh) * 2021-07-12 2022-05-01 瑞昱半導體股份有限公司 記憶體系統及其記憶體存取介面裝置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0191396A (ja) * 1987-09-30 1989-04-11 Mitsubishi Electric Corp シフトレジスタ
JPH02143998A (ja) * 1988-11-25 1990-06-01 Alps Electric Co Ltd プログラマブルｒｏｍ
KR100238242B1 (ko) * 1997-04-22 2000-01-15 윤종용 반도체 메모리장치의 동작 제어장치
JPH10334659A (ja) * 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US5930819A (en) * 1997-06-25 1999-07-27 Sun Microsystems, Inc. Method for performing in-line bank conflict detection and resolution in a multi-ported non-blocking cache
KR100257865B1 (ko) * 1997-09-04 2000-06-01 윤종용 데이터 입/출력 제어 회로를 구비한 동기형 메모리장치
JP3788867B2 (ja) * 1997-10-28 2006-06-21 株式会社東芝 半導体記憶装置
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
KR100278653B1 (ko) 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
US6094727A (en) * 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
KR100306966B1 (ko) * 1998-08-04 2001-11-30 윤종용 동기형버스트반도체메모리장치
KR100306965B1 (ko) * 1998-08-07 2001-11-30 윤종용 동기형반도체메모리장치의데이터전송회로
US6061292A (en) * 1998-08-21 2000-05-09 Winbond Electronics Corporation Method and circuit for triggering column select line for write operations
US6226755B1 (en) * 1999-01-26 2001-05-01 Compaq Computer Corp. Apparatus and method for enhancing data transfer to or from a SDRAM system
US6151664A (en) * 1999-06-09 2000-11-21 International Business Machines Corporation Programmable SRAM and DRAM cache interface with preset access priorities
JP2001006396A (ja) * 1999-06-16 2001-01-12 Fujitsu Ltd 半導体集積回路
US6279073B1 (en) * 1999-09-30 2001-08-21 Silicon Graphics, Inc. Configurable synchronizer for double data rate synchronous dynamic random access memory
JP4684394B2 (ja) * 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置

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