KR100819104B1 - 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트방법 - Google Patents

병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트방법 Download PDF

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Abstract

복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로가 개시된다. 개시되는 병렬 비트 테스트 회로는, 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들, 클럭신호를 수신하여 딜레이된 클럭신호를 생성하기 위한 딜레이부 및 상기 클럭신호 및 딜레이된 클럭신호에 응답하여 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭을 갖는 출력 데이터로 변환한 후 출력단으로 출력하기 위한 버스 폭 변환부를 구비한다. 그리하여, 본 발명은 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수를 증가시킬 수 있고, 반도체 메모리 장치의 용량의 증가가 있고 입출력 라인의 증가도 있는 경우 병렬 비트 테스트의 테스트 타임의 증가를 억제할 수 있고, 특히 에러 교정을 위한 패리티 비트가 추가되는 경우에 있어서 병렬 비트 테스트를 할 경우 테스트 타임의 증가를 억제할 수 있다.
Figure R1020060086008
에러 교정, 패리티, 병렬 비트 테스트, 테스트 타임

Description

병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트 방법{Circuit for parallel bit test and method for parallel bit test by the same}
도 1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로의 일례를 간략히 보인 블록도.
도 2는 데이터 압축부의 일례를 보인 논리 회로도.
도 3은 에러교정을 위한 패리티 셀 영역의 추가로 인해 메모리 어레이의 크기가 50% 더 증가된 경우의 병렬 비트 테스트를 설명하기 위한 블록도.
도 4는 버스트 길이가 2인 경우를 설명하기 위한 타이밍도.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로의 블록도.
도 6은 도 5에서 n 이 24이고 버스트 길이가 3인 경우를 예시한 블록도.
도 7은 도 6에서 버스트 길이가 3인 경우를 설명하기 위한 타이밍도.
도 8은 도 6에서의 딜레이부의 일례를 보인 회로도.
<도면의 주요부분에 대한 부호의 설명>
DL : 데이터 라인
50 ~ 55, 61 ~ 68, 71 ~ 74 : 데이터 압축부
56 : 메모리 어레이 57, 77 : 버스 폭 변환부
58, 78 : 딜레이부 CLK : 클럭신호
CLKD : 딜레이된 클럭 BLCS : 버스트 길이 제어신호
INV1 ~ INV4 : 인버터 MC1 ~ MC4 : 모스 커패시터
본 발명은 반도체 메모리 장치의 병렬 비트 테스트 회로 및 병렬 비트 테스트 방법에 관한 것으로서, 보다 상세하게는 내부적으로 데이터 라인의 수가 늘어나는 경우, 특히 에러 교정(error correction)을 위한 패리티 비트(parity bit) 인해 비트 수가 증가하더라도 테스트 타임의 증가없이 출력 핀의 수를 줄임으로써 테스트 장비의 채널 부족 문제를 극복할 수 있는 병렬 비트 테스트 회로 및 병렬 비트 테스트 방법에 관한 것이다.
일반적으로, 디램(DRAM ; Dynamic Random Access memory)과 같은 반도체 메모리 장치의 경우에는 데이터(data)의 리드(read) 및 라이트(write) 동작이 정확하게 이루어져야 한다. 이와 같이 데이터의 리드 및 라이트 동작이 정확하게 이루어지기 위해서는 칩 내에 불량 셀(cell)이 존재하여서는 아니된다.
그러나, 반도체 메모리 장치의 초고집적화 추세에 따라 하나의 칩에 집적되 는 셀의 수가 수천만 개 또는 그 이상으로 되어감에 따라 칩의 제조 공정의 발달에도 불구하고 불량 셀의 존재 가능성은 더욱 커진다. 그리고, 상기 칩에 대한 정확한 테스트가 수행되어져 불량 셀을 포함하는 칩을 선별해 내지 않는다면, 그러한 불량 셀을 포함하는 칩은 신뢰성이 확보될 수 없다.
반도체 메모리 장치의 테스트에 있어서 중요한 이슈는 테스트의 신뢰성 및 테스트 타임으로 크게 두 가지로 나눠 볼 수 있다. 이 중 특히 후자인 테스트 타임에 관해 살펴보면, 수천만 개의 셀에 대해 고속으로 테스트하여 테스트 타임을 감소시키는 것은, 반도체 메모리 장치의 제품 개발 기간의 단축과 아울러 제품 출하시까지의 테스트 타임 단축이 제품의 비용(cost)과 직결된다는 면에서 생산의 효율성 및 제조업체 간의 경쟁에 있어서 매우 중요한 이슈이다.
일반적으로, 반도체 메모리 장치에서는, 반도체 메모리 장치 내의 메모리 셀의 양/불량(pass/fail) 여부를 가리고자 할 때, 만약 한 개의 셀 씩 테스트한다면, 고집적화 또는 초고집적화된 반도체 메모리 장치의 테스트 타임은 길어지고 비용도 증가하게 된다.
따라서, 테스트 타임을 줄이기 위해 병렬 비트 테스트(parallel bit test)가 사용된다.
웨이퍼 상태에 있는 칩의 양/불량을 구분하기 위해, EDS(Electro Die Sorting) 단계에서 칩에서의 불량 처리된 셀 어드레스(cell address)를 판별하여 해당 셀을 리페어하는 경우에도 마찬가지로 상기 병렬 비트 테스트는 유용하다.
예를 들어, 상기 병렬 비트 테스트는 다수의 셀에 같은 데이터를 라이트한 후, 리드시 배타 논리합(exclusive OR) 회로를 이용하여, 같은 데이터가 읽혀지면 양(pass)으로 처리하고, 하나라도 다른 데이터가 읽혀지면 불량(fail)으로 처리한다. 그리하여, 상기 병렬 비트 테스트는 테스트 타임을 단축할 수 있다.
이하에서는 첨부된 도면을 참조하여, 종래의 병렬 비트 테스트에 관하여 설명한다.
도 1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로의 일례를 간략히 보인 블록도이다.
도 1을 참조하면, 메모리 어레이(16) 및 복수의 데이터 압축부들(10 ~ 15)이 도시되어 있다.
상기 메모리 어레이(16)는 매트릭스 형태로 배열된 복수의 메모리 셀들(미도시)을 구비한다. 그리고, 상기 복수의 메모리 셀들 각각에는 대응되는 데이터라인이 연결되어져 있다.
상기 데이터 압축부(10 ~ 15) 각각은 배타 논리합 회로를 포함한다.
상기 배타 논리합 회로(eXclusive OR ; XOR)를 포함하는 데이터 압축부(10)에 대한 일례는 도 2에 도시되어 있다.
도 2를 참조하면, 데이터 라인들(DL0, DL1, DL2, DL3)에 연결된 두 개의 배타 논리합 회로(21, 22)로 리드하고자 하는 데이터가 인가되면, 상기 배타 논리합 회로(21)는 데이터 라인들(DL0, DL2)에서 출력되는 데이터에 대해 배타 논리합(XOR) 연산을 수행하고, 상기 배타 논리합 회로(22)는 데이터 라인들(DL1, DL3)에서 출력되는 데이터에 대해 배타 논리합(XOR) 연산을 수행한다. 그리고, 논리합 회로(23)는 상기 배타 논리합 회로(21, 22)의 배타 논리합 연산 결과를 수신하여 논리합(OR) 연산을 수행한 후 출력 핀(DQ0)으로 출력한다. 상기 데이터 압축부(10)이외의 다른 데이터 압축부들(11 ~ 15)의 경우에도 도 2에 도시된 회로와 동일하다.
다시 도 1을 참조하면, 하나의 워드라인(미도시)을 활성화시키면, 총 4 x 16개의 데이터 비트들을 한꺼번에 읽어낸다. 상기 데이터 압축부(10 ~ 15) 각각에 연결된 복수의 데이터 라인들은 네 개다. 하나의 데이터 압축부에 연결된 데이터 라인들이 네 개보다 더 많거나 더 적을 수 있지만, 도 2에서는 네 개인 경우가 예시되어 있다.
따라서, 상기 데이터 압축부(10 ~ 15) 각각은 4 비트(4 bits)의 데이터를 1 비트로 압축하는 개념으로 볼 수 있다.
예를 들어, 데이터 라인들(DL[3:0])로 인가되는 데이터가 하나라도 다르면, 데이터 압축부(10)는 논리 '1'을 출력 핀(DQ0)으로 출력한다. 반대로, 상기 데이터 라인들(DL[3:0])로 인가되는 데이터가 모두 같으면, 데이터 압축부(10)는 논리 '0'을 출력 핀(DQ0)으로 출력한다.
버스트 길이(burst length)가 1인 경우에는 병렬 비트 테스트에 사용되는 출력 핀들은 상기 설명에서와 같이 DQ0 ~ DQ15이다. 그러나, 버스트 길이가 2인 경우에는 도시되지는 않았지만, 병렬 비트 테스트에 사용되는 출력 핀들은 그 개수가 반으로 줄어든다. 예를 들면, 버스트 길이가 2인 경우에 병렬 비트 테스트에 사용되는 출력 핀들은 DQ0, DQ2, DQ4, DQ6, DQ8, DQ10, DQ12, DQ14일 수 있다.
여기서, 버스트 길이(burst length)는 하나의 클럭 사이클 내에서 연속된 데이터의 개수를 나타낸다. 예를 들면, 버스트 길이가 1인 경우는 클럭신호의 상승 에지에서만 데이터를 샘플링하는 경우이고, 버스트 길이가 2인 경우는 클럭신호의 상승 에지 및 하강 에지에서 데이터를 샘플링하는 경우이다. 버스트 길이가 2인 경우는 도 4를 참조하여 설명될 수 있다.
즉, 도 4는 버스트 길이가 2인 경우를 설명하기 위한 타이밍도로서 도 4를 참조하면, 클럭신호(CLK)의 상승 에지에 동기되어 리드 명령(READ)이 반도체 메모리 장치로 인가되면, 억세스 타임(tAA) 후에 출력 핀(DQ 핀)으로 데이터(D1)가 출력되고, 상기 데이터(D1)에 연속되어 데이터(D2)가 상기 출력 핀으로 출력된다. 여기서, 상기 데이터(D1)는 클럭신호(CLK)의 상승 에지에 응답하여 출력되고(A1), 상기 데이터(D2)는 클럭신호(CLK)의 하강 에지에 응답하여 출력된다(A2).
도 3은 도 2의 메모리 어레이 영역에 에러 교정을 위한 패리티 셀 영역(parity cell area)을 추가함으로 인해 메모리 어레이의 크기가 50% 더 증가된 경우의 병렬 비트 테스트를 설명하기 위한 블록도이다.
도 3을 참조하면, 데이터 압축부들(31 ~ 44) 및 출력 핀들(DQ0 ~ DQ23)이 도시되어 있다.
상기 데이터 압축부들(31 ~ 44)은 두 개의 그룹(30, 40)으로 그룹지어져 있다. 제1 그룹(30)은 도 1에 도시된 데이터 압축부들에 대응되는 그룹이고, 제2 그룹(40)은 패리티 비트용 데이터 압축부들이다.
데이터에서 에러 교정을 위한 패리티 비트가 아닌 비트를 노멀 비트라고 하 면, 하나의 데이터 압축부에 연결된 데이터 라인의 개수는 네 개이므로, 상기 노멀 비트 영역의 데이터 라인들의 개수는 64개이고 상기 패리티 비트 영역의 데이터 라인들의 개수는 32개이다. 따라서, 이 경우 패리티 비트 오버헤드(parity bit overhead)는 50%이다.
그에 따라, 상기 패리티 비트용 데이터 압축부의 개수는 8개이고 노멀 비트용 데이터 압축부의 개수는 16개이므로 총 데이터 압축부의 개수는 24개이다.
그리하여, 참조부호 48에서 보여지는 바와 같이, 총 96개의 데이터 비트들이 동시에 출력되므로 버스트 길이 1로 병렬 비트 테스트하기 위해서는 출력 핀의 개수가 24개여야 한다. 또한, 참조부호 49에서 보여지는 바와 같이 버스트 길이 2로 하더라도 최소한 16개의 출력 핀이 요구된다.
그러므로, 상기와 같은 경우 테스트 장비 입장에서 볼 경우에는 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수가 줄어들게 되어 테스트 타임의 증가를 가져오는 문제점이 있다.
따라서, 메모리 용량의 증가가 있고 입출력 라인의 증가도 있는 경우, 특히 에러 교정을 위한 패리티 비트가 추가되는 경우에 있어서 병렬 비트 테스트를 할 경우 테스트 타임의 증가를 억제하기 위한 방안이 절실히 요구된다.
따라서, 본 발명의 목적은 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수가 줄어듦으로 인해 테스트 타임이 증가되는 문제점을 개선하기 위한 병 렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트 방법을 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치에 있어서 메모리 용량의 증가가 있고 입출력 라인의 증가도 있는 경우 병렬 비트 테스트의 테스트 타임의 증가를 억제할 수 있는 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치에 있어서 에러 교정을 위한 패리티 비트가 추가되는 경우에 있어서 병렬 비트 테스트를 할 경우 테스트 타임의 증가를 줄일 수 있는 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트 방법을 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로는, 상기 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들; 클럭신호를 수신하여 딜레이된 클럭신호를 생성하기 위한 딜레이부; 및 상기 클럭신호 및 딜레이된 클럭신호에 응답하여 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환한 후 출력단으로 출력하기 위한 버스 폭 변환부를 구비함을 특징으로 한다.
상기 딜레이부는 적어도 하나 이상의 딜레이된 클럭신호를 생성할 수 있다.
또한, 상기 버스 폭 변환부는 버스트 길이 제어신호에 의해 제어됨으로써, 인가되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭을 갖는 출력 데이터로 변환할 수 있다.
또한, 상기 데이터 압축부들 각각은 소정의 개수의 데이터 라인들로부터 출력되는 데이터를 수신한 후 하나의 데이터로 압축함으로써 압축된 데이터를 상기 버스 폭 변환부의 데이터 입력단으로 인가할 수 있다.
또한, 상기 반도체 메모리 장치는 DDR SDRAM일 수 있다. 그리하여, 상기 버스 폭 변환부는, 상기 클럭신호의 상승 에지에 응답하여 제1 데이터가 상기 출력단으로 출력되게 하고, 상기 클럭신호의 하강 에지에 응답하여 상기 제1 데이터에 연속되게 제2 데이터가 상기 출력단으로 출력되게 하며, 상기 딜레이된 클럭신호의 하강 에지에 응답하여 상기 제2 데이터에 연속되게 제3 데이터가 상기 출력단으로 출력되게 할 수 있다. 상기 제3 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 방법은, 상기 메모리 셀들에 연결된 복수의 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축하는 데이터 압축 단계; 클럭신호로부터 적어도 하나 이상의 딜레이된 클럭신호를 생성하는 딜레이된 클럭신호 생성 단계; 및 상기 클럭신호 및 딜레이된 클럭신호에 응답하여 상기 데이터 압축 단계에서 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환하는 버스 폭 변환 단계를 구비함을 특징으로 한다.
여기서, 상기 버스 폭 변환 단계는 버스트 길이 제어신호에 의해 제어되어 상기 압축된 데이터의 폭보다 작은 폭으로 변환하는 단계일 수 있다.
또한, 상기 반도체 메모리 장치는 DDR SDRAM일 수 있고, 상기 버스 폭 변환 단계는, 상기 클럭신호의 상승 에지에 응답하여 제1 데이터를 상기 출력단으로 출력하는 단계; 상기 클럭신호의 하강 에지에 응답하여 상기 제1 데이터에 연속된 제2 데이터를 상기 출력단으로 출력하는 단계; 상기 딜레이된 클럭신호의 하강 에지에 응답하여 상기 제2 데이터에 연속된 제3 데이터를 상기 출력단으로 출력하는 단계를 구비할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 다른 양상에 따른 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로는, 상기 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들; 클럭신호를 수신하여, 상승에지시점 및 하강에지시점이 상기 클럭신호의 하나의 클럭사이클 내에 존재하도록 딜레이되며 상기 클럭신호와는 다른 위상을 가지는 적어도 하나 이상의 딜레이된 클럭신호를 생성하기 위한 딜레이부; 및 상기 클럭신호 및 상기 딜레이된 클럭신호에 응답하고 버스트 길이 제어신호에 의해 제어되어, 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환한 후 상기 클럭신호의 하나의 클럭 사이클내에서 적어도 세 개 이상의 연속된 데이터가 출력단으로 출력되도록 하는 버스 폭 변환부를 구비함을 특징으로 한다.
여기서, 상기 딜레이부는, 상기 버스 폭 변환부가 상기 클럭신호의 하나의 클럭 사이클 내에서 세 개의 연속된 데이터를 출력단으로 출력하는 경우, 하나의 딜레이된 클럭신호를 생성할 수 있다. 상기 세 개의 연속된 데이터 중 마지막 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있다.
또한, 상기 딜레이부는, 상기 버스 폭 변환부가 상기 클럭신호의 하나의 클럭 사이클 내에서 네 개의 연속된 데이터를 출력단으로 출력하는 경우, 두 개의 딜레이된 클럭신호를 생성할 수 있다. 상기 네 개의 연속된 데이터 중 마지막 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 또 다른 양상에 따른 에러 교정을 위한 패리티 비트를 포함하는 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로는, 상기 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들; 클럭신호를 수신하여, 상승에지시점 및 하강에지시점이 상기 클럭신호의 하나의 클럭사이클 내에 존재하도록 딜레이되며 상기 클럭신호와는 다른 위상을 가지는 적어도 하나 이상의 딜레이된 클럭신호를 생성하기 위한 딜레이부; 및 상기 클럭신호 및 상기 적어도 하나 이상의 딜레이된 클럭신호에 응답하고 버스트 길이 제어신호에 의해 제어되어, 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환한 후 상기 클럭신호의 하나의 클럭 사이클 내에서 적어도 세 개 이상의 연속된 데이터가 출력단으로 출력되도록 하는 버스 폭 변환부를 구비함을 특징으로 한다.
여기서, 상기 딜레이부는 인버터 체인 회로, PLL 회로 및 DLL 회로 중 어느 하나일 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로의 블록도이다.
도 5를 참조하면, 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로는, 복수의 데이터 압축부들(50 ~ 55), 딜레이부(58) 및 버스 폭 변환부(57)를 구비한다.
상기 데이터 압축부들(50 ~ 55)은 상기 메모리 셀들(미도시)에 연결된 복수 개의 데이터 라인들(DL[m-1:0], DL[2m-1:m], DL[3m-1:2m], ..., DL[(n-2)m-1:(n-3)m], DL[(n-1)m-1:(n-2)m, DL[nm-1:(n-1)m] ; 여기서, m, n은 자연수이고 m≤n 임.)에 연결된다. 그리하여, 상기 데이터 압축부들(50 ~ 55)은 상기 데이터 라인들(DL[m-1:0], DL[2m-1:m], DL[3m-1:2m], ..., DL[(n-2)m-1:(n-3)m], DL[(n-1)m-1:(n-2)m, DL[nm-1:(n-1)m])로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 상기 버스 폭 변환부(57)로 출력한다.
상기 데이터 압축부들(50 ~ 55) 각각은 소정의 개수의 데이터 라인들로부터 출력되는 데이터를 수신한 후 하나의 데이터로 압축함으로써 압축된 데이터를 상기 버스 폭 변환부(57)의 데이터 입력단(DX0 ~ DX(n-1))으로 인가한다.
예를 들어, m = 4, n = 24인 경우, 각각의 데이터 압축부에는 네 개의 데이터가 인가된다. 그리하여, 각각의 데이터 압축부는 네 개의 데이터를 수신하여 배타 논리합 연산을 포함한 일련의 연산을 수행한 후 그 결과를 상기 버스 폭 변환부(57)의 입력단(DX0 ~ DX(n-1))으로 인가한다. 각각의 데이터 압축부는 앞서 도 2에 예시된 바와 같이 두 개의 배타 논리합 회로(21, 22) 및 하나의 논리합 회로(23)로 구성될 수 있다.
상기 딜레이부(58)는 클럭신호(CLK)를 수신하여 딜레이된 클럭신호(CLKD)를 생성한다. 상기 딜레이부(58)는 적어도 하나 이상의 딜레이된 클럭신호(CLKD)를 생성할 수 있다.
상기 딜레이된 클럭신호(CLKD)는 상기 클럭신호(CLK)와는 다른 위상을 가지며 상기 딜레이된 클럭신호(CLKD)의 상승에지시점 및 하강에지시점은 상기 클럭신호(CLK)의 하나의 클럭사이클 내에 존재하게 된다.
상기 딜레이부(58)에 관한 예는 도 8에 도시되어 있으므로, 이후에 도 8을 참조하여 상세히 설명하도록 한다.
상기 버스 폭 변환부(57)는 상기 클럭신호 및 딜레이된 클럭신호에 응답하여 상기 데이터 압축부들(50 ~ 55)로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환한 후 출력단(DQ0 ~ DQ(n/bl-1))으로 출력한다. bl은 버스트 길이로서, 이는 버스트 길이 제어신호(BLCS ; Burst Length Control Signal)에 의해 제어된다. 따라서, 상기 버스트 길이가 1인 경우에는 출력 핀의 개수는 n개가 필요하고, 버스트 길이가 2인 경우에는 출력 핀의 개수는 n/2개가 필요하고, 버스트 길이가 3인 경우에는 출력 핀의 개수는 n/3 개가 필요함을 알 수 있다.
그리하여, 상기 버스 폭 변환부(57)는 상기 클럭신호(CLK)의 하나의 클럭 사 이클 내에서 적어도 세 개 이상의 연속된 데이터가 출력단으로 출력되도록 한다.
만약, 상기 버스 폭 변환부(57)가 상기 클럭신호(CLK)의 하나의 클럭 사이클 내에서 세 개의 연속된 데이터를 출력단으로 출력하는 경우에는, 상기 딜레이부(58)는 하나의 딜레이된 클럭신호(CLKD)를 생성한다.
상기 딜레이된 클럭신호(CLKD)는 상기 클럭신호(CLK)와는 다른 위상을 가지며 상기 딜레이된 클럭신호(CLKD)의 상승에지시점 및 하강에지시점은 상기 클럭신호(CLK)의 하나의 클럭사이클 내에 존재하게 된다.
그리고, 상기 세 개의 연속된 데이터 중 마지막 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있고, 상기 에러 교정을 위한 패리티 비트 영역의 데이터는 상기 딜레이된 클럭신호(CLKD)의 하강 에지에서 샘플링될 수 있다.
만약, 상기 버스 폭 변환부(57)가 상기 클럭신호(CLK)의 하나의 클럭 사이클 내에서 네 개의 연속된 데이터를 출력단으로 출력하는 경우, 두 개의 딜레이된 클럭신호를 생성한다. 그리고, 상기 네 개의 연속된 데이터 중 마지막 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있고, 상기 에러 교정을 위한 패리티 비트 영역의 데이터는 상기 두 개의 딜레이된 클럭신호 중 더 딜레이된 클럭신호의 하강 에지에서 샘플링될 수 있다.
상기 버스 폭 변환부(57)가 상기 클럭신호(CLK)의 하나의 클럭 사이클 내에서 세 개의 연속된 데이터를 출력단으로 출력하는 경우의 예가 도 6 및 도 7에 나타나 있다.
즉, 도 6은 도 5에서 n = 24이고, 버스트 길이가 3인 경우를 예시한 블록도이고, 도 7은 도 6에서 버스트 길이가 3인 경우를 설명하기 위한 타이밍도이다.
먼저 도 6을 참조하면, 데이터 압축부들(61 ~ 68, 71 ~ 74)로부터 출력되는 24 비트의 압축된 데이터가 버스 폭 변환부(77)의 입력단(DX0 ~ DX23)으로 입력된 다. 그리고, 버스트 길이가 3이므로, 상기 버스 폭 변환부(77)는 클럭신호(CLK) 및 딜레이부(78)에서 생성된 딜레이된 클럭신호(CLKD)에 응답하여 8 비트의 데이터를 출력단(DQ0 ~ DQ7)으로 출력한다. 이 경우, 버스트 길이 제어신호(BLCS)는 버스트 길이가 3이 되도록 제어한다.
도 6 및 도 7을 함께 참조하면, 상기 버스 폭 변환부(77)는, 상기 클럭신호(CLK)의 상승 에지에 응답하여 제1 데이터(D1)가 상기 출력단(DQ0 ~ DQ7)으로 출력되게 하고(도 7의 A11), 상기 클럭신호(CLK)의 하강 에지에 응답하여 상기 제1 데이터(D1)에 연속되게 제2 데이터(D2)가 상기 출력단(DQ0 ~ DQ7)으로 출력되게 하며(A12), 상기 딜레이부(78)에 의해 생성된 상기 딜레이된 클럭신호(CLKD)의 하강 에지에 응답하여 상기 제2 데이터(D2)에 연속되게 제3 데이터(D3)가 상기 출력단(DQ0 ~ DQ7)으로 출력되게 할 수 있다(A13). 상기 제1 데이터(D1), 제2 데이터(D2) 및 제3 데이터(D3) 각각은 8 비트이다. 상기 반도체 메모리 장치에서의 메모리 어레이가 에러 교정을 위한 패리티 비트를 포함하는 복수의 메모리 셀들을 구비하는 경우에, 상기 제3 데이터(D3)는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있다.
종래의 경우와 본 발명을 비교해 본다면, 종래와 같이 버스트 길이가 1인 경우에는 출력 데이터의 비트수가 24 비트이므로 출력 핀이 최소한 24 개가 요구된다(도 3에서의 참조부호 48). 또한, 종래와 같이 버스트 길이가 2인 경우에도 데이터를 16 + 8 bits 로 나눠 본다면, 출력 핀이 최소한 16개가 요구된다(도 3에서의 참조부호 49). 따라서, 이 경우에는 테스트 장비 입장에서 볼 때, 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수가 줄어들게 되므로 인해 테스트 타임의 증가를 초래하게 된다.
그러나, 본 발명에서와 같이 버스트 길이가 3인 경우에는 데이터를 8 + 8 + 8 bits 로 나눌 수 있으므로, 출력 데이터의 비트수가 8 비트가 되어 요구되는 출력 핀이 8 개로 줄어들게 된다. 따라서, 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수가 종래에 비해 증가하므로 테스트 타임의 증가를 억제할 수 있다.
나아가, 버스트 길이가 4 또는 그 이상인 경우도 가능할 수 있다. 예를 들어, 버스트 길이가 4인 경우에는 데이터를 6 + 6 + 6 + 6 bits 로 나눌 수 있으므로 요구되는 출력 핀을 6 개로 줄일 수도 있다.
상술한 바와 같이, 상기 버스 폭 변환부(57)는 버스트 길이 제어신호(BLCS)에 의해 제어되어 인가되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환하여 상기 출력단(DQ0 ~ DQ(n/bl-1))으로 출력할 수 있다. 그리하여, 반도체 메모리 장치의 용량 증가가 있고 입출력 라인의 증가도 있는 경우, 예를 들면, 에러 교정을 위한 패리티 비트(parity bit)가 추가되는 경우에 있어서 병렬 비트 테스트를 할 경우 테스트 타임의 증가를 줄일 수 있게 된다.
상기 반도체 메모리 장치는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)일 수 있다. DDR SDRAM에서 버스트 길이가 3인 경우, 클럭신호의 상승 에지 및 하강 에지 모두에서 데이터를 샘플링하고, 딜레이된 클럭신호의 하강 에지에서도 데이터를 샘플링하게 된다.
도 8은 도 6에서의 딜레이부(78)의 일례를 보인 회로도이다.
도 8을 참조하면, 상기 딜레이부(78)는 복수 개의 인버터들(INV1, INV2, ..., INV3, INV4)를 포함하는 인버터 체인을 구비한다. 상기 인버터들(INV1, INV2, ..., INV3) 각각의 출력단에는 딜레이 효과를 증가시키기 위해 한 쌍의 모스 커패시터(INV1의 출력단에는 MC1, MC2이 구비되고,... INV3의 출력단에는 MC3, MC4이 구비됨)가 구비된다. 그리하여, 상기 딜레이부(78)는 클럭신호(CLK)를 수신하여 딜레이된 클럭신호(CLKD)를 생성한다.
상기 딜레이된 클럭신호(CLKD)는 상기 클럭신호(CLK)와는 다른 위상을 가지며 상기 딜레이된 클럭신호(CLKD)의 상승에지시점 및 하강에지시점은 상기 클럭신호(CLK)의 하나의 클럭사이클 내에 존재하게 된다.
생성되어야 할 딜레이된 클럭신호(CLKD)가 두 개인 경우에는 상기 인버터 체인 중간의 인버터의 출력신호(예를 들면, INV2의 출력신호)를 사용할 수도 있고, 상기 인버터 체인에 또 다른 인버터들이 더 추가되어질 수도 있다.
상기 딜레이부(78)는 도 8에 도시된 바와 같이 인버터 체인일 수도 있지만, 일반적인 PLL(Phase Locked Loop) 회로나 DLL(Delay Locked Loop) 회로가 사용될 수도 있다. 상기 PLL 회로나 DLL 회로에 의해 클럭신호의 위상을 변화시키는 것은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 너무도 잘 알려져 있으므로 상세한 설명은 생략한다.
이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법에 대해 도 5 내지 도 8을 참조하여 설명한다.
본 발명의 일 실시예에 따른 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이(56)를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 방법은, 데이터 압축 단계, 딜레이된 클럭신호 생성 단계 및 버스 폭 변환 단계를 구비한다.
상기 데이터 압축 단계는 상기 메모리 셀들에 연결된 복수의 데이터 라인들(DL[m-1:0], DL[2m-1:m], DL[3m-1:2m], ..., DL[(n-2)m-1:(n-3)m], DL[(n-1)m-1:(n-2)m, DL[nm-1:(n-1)m])로부터 출력되는 데이터를 수신한 후 압축하는 단계이다. 상기 데이터는 복수 개의 데이터 압축부들(50 ~ 55)에 의해 압축될 수 있다.
상기 딜레이된 클럭신호 생성 단계는 클럭신호(CLK)로부터 적어도 하나 이상의 딜레이된 클럭신호(CLKD)를 생성하는 단계이다. 상기 딜레이된 클럭신호(CLKD)는 딜레이부(58)에 의해 생성될 수 있다.
상기 버스 폭 변환 단계는 상기 클럭신호(CLK) 및 딜레이된 클럭신호(CLKD)에 응답하여 상기 데이터 압축 단계에서 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환하는 단계이다. 상기 버스 폭 변환은 버스 폭 변환부(57)에 의해 수행될 수 있다.
나아가, 상기 버스 폭 변환부(57)는 버스트 길이 제어신호(BLCS)에 의해 제어되어 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환할 수 있다.
또한, 상기 버스 폭 변환 단계는, 상기 클럭신호(CLK)의 상승 에지에 응답하여 제1 데이터(D1)를 상기 출력단(DQ0 ~ DQ7)으로 출력하는 단계(A11), 상기 클럭신호(CLK)의 하강 에지에 응답하여 상기 제1 데이터(D1)에 연속된 제2 데이터(D2)를 상기 출력단(DQ0 ~ DQ7)으로 출력하는 단계(A12) 및 상기 딜레이된 클럭신호(CLKD)의 하강 에지에 응답하여 상기 제2 데이터(D2)에 연속된 제3 데이터(D3)를 상기 출력단(DQ0 ~ DQ7)으로 출력하는 단계(A13)를 구비할 수 있다.
여기서, 상기 반도체 메모리 장치의 메모리 셀 어레이가 에러 교정을 위한 패리티 비트를 포함하는 복수의 메모리 셀들을 구비하는 경우, 상기 제3 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터일 수 있다.
병렬 비트 테스트 회로에서와 마찬가지로 상기 딜레이된 클럭신호는 두 개 이상일 수 있고, 버스트 길이도 4 또는 그 이상일 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그에 따른 병렬 비트 테스트 방법은 병렬 비트 테스트에 사용되는 출력 핀의 개수를 줄일 수 있으므로 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수를 증가시킬 수 있다. 따라서, 테스트 타임의 증가가 억제된다.
본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그에 따른 변렬 비트 테스트 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고 응용될 수 있을 것이다.
상술한 바와 같이 본 발명은 개선된 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트 방법을 제공함으로써, 하나의 테스트 장비에서 동시에 테스트할 수 있는 칩의 개수가 줄어듦으로 인해 테스트 타임이 증가되는 문제점을 해결하는 효과를 갖는다.
또한, 본 발명은 반도체 메모리 장치에 있어서 메모리 용량의 증가가 있고 입출력 라인의 증가도 있는 경우 병렬 비트 테스트의 테스트 타임의 증가를 억제할 수 있고, 특히 에러 교정을 위한 패리티 비트가 추가되는 경우에 있어서 병렬 비트 테스트를 할 경우 테스트 타임의 증가를 억제하는 효과를 갖는다.

Claims (20)

  1. 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로에 있어서:
    상기 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들;
    클럭신호를 수신하여 딜레이된 클럭신호를 생성하기 위한 딜레이부; 및
    상기 클럭신호 및 딜레이된 클럭신호에 응답하여, 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭을 갖는 출력 데이터로 변환한 후 출력단으로 출력하기 위한 버스 폭 변환부를 구비함을 특징으로 하는 병렬 비트 테스트 회로.
  2. 제1항에 있어서,
    상기 딜레이부는 적어도 하나 이상의 딜레이된 클럭신호를 생성함을 특징으로 하는 병렬 비트 테스트 회로.
  3. 제1항에 있어서,
    상기 버스 폭 변환부는 버스트 길이 제어신호에 의해 제어됨으로써, 인가되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환함을 특징으로 하는 병렬 비트 테스트 회로.
  4. 제1항에 있어서,
    상기 데이터 압축부들 각각은 소정의 개수의 데이터 라인들로부터 출력되는 데이터를 수신한 후 하나의 데이터로 압축함으로써 압축된 데이터를 상기 버스 폭 변환부의 데이터 입력단으로 인가하는 것을 특징으로 하는 병렬 비트 테스트 회로.
  5. 제1항에 있어서,
    상기 반도체 메모리 장치는 DDR SDRAM임을 특징으로 하는 병렬 비트 테스트 회로.
  6. 제5항에 있어서,
    상기 버스 폭 변환부는, 상기 클럭신호의 상승 에지에 응답하여 제1 데이터가 상기 출력단으로 출력되게 하고, 상기 클럭신호의 하강 에지에 응답하여 상기 제1 데이터에 연속되게 제2 데이터가 상기 출력단으로 출력되게 하며, 상기 딜레이 된 클럭신호의 하강 에지에 응답하여 상기 제2 데이터에 연속되게 제3 데이터가 상기 출력단으로 출력되게 함을 특징으로 하는 병렬 비트 테스트 회로.
  7. 제6항에 있어서,
    상기 제3 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터임을 특징으로 하는 병렬 비트 테스트 회로.
  8. 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서:
    상기 메모리 셀들에 연결된 복수의 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축하는 데이터 압축 단계;
    클럭신호로부터 적어도 하나 이상의 딜레이된 클럭신호를 생성하는 딜레이된 클럭신호 생성 단계; 및
    상기 클럭신호 및 딜레이된 클럭신호에 응답하여 상기 데이터 압축 단계에서 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환하는 버스 폭 변환 단계를 구비함을 특징으로 하는 병렬 비트 테스트 방법.
  9. 제8항에 있어서,
    상기 버스 폭 변환 단계는 버스트 길이 제어신호에 의해 제어되어 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환하는 단계임을 특징으로 하는 병렬 비트 테스트 방법.
  10. 제8항에 있어서,
    상기 반도체 메모리 장치는 DDR SDRAM인 것을 특징으로 하는 병렬 비트 테스트 방법.
  11. 제10항에 있어서,
    상기 버스 폭 변환 단계는,
    상기 클럭신호의 상승 에지에 응답하여 제1 데이터를 상기 출력단으로 출력하는 단계;
    상기 클럭신호의 하강 에지에 응답하여 상기 제1 데이터에 연속된 제2 데이터를 상기 출력단으로 출력하는 단계;
    상기 딜레이된 클럭신호의 하강 에지에 응답하여 상기 제2 데이터에 연속된 제3 데이터를 상기 출력단으로 출력하는 단계를 구비함을 특징으로 하는 병렬 비트 테스트 방법.
  12. 제11항에 있어서,
    상기 제3 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터임을 특징으로 하는 병렬 비트 테스트 방법.
  13. 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로에 있어서:
    상기 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들;
    클럭신호를 수신하여 상승에지시점 및 하강에지시점이 상기 클럭신호의 하나의 클럭사이클 내에 존재하도록 딜레이되며 상기 클럭신호와는 다른 위상을 가지는 딜레이된 클럭신호를 생성하기 위한 딜레이부; 및
    상기 클럭신호 및 상기 딜레이된 클럭신호에 응답하고 버스트 길이 제어신호에 의해 제어되어, 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환한 후 상기 클럭신호의 하나의 클럭 사이클내에서 적어도 세 개 이상의 연속된 데이터가 출력단으로 출력되도록 하는 버스 폭 변환부를 구비함을 특징으로 하는 병렬 비트 테스트 회로.
  14. 제13항에 있어서,
    상기 딜레이부는, 상기 버스 폭 변환부가 상기 클럭신호의 하나의 클럭 사이클 내에서 세 개의 연속된 데이터를 출력단으로 출력하는 경우, 하나의 딜레이된 클럭신호를 생성함을 특징으로 하는 병렬 비트 테스트 회로.
  15. 제13항에 있어서,
    상기 딜레이부는, 상기 버스 폭 변환부가 상기 클럭신호의 하나의 클럭 사이클 내에서 네 개의 연속된 데이터를 출력단으로 출력하는 경우, 두 개의 딜레이된 클럭신호를 생성함을 특징으로 하는 병렬 비트 테스트 회로.
  16. 제14항에 있어서,
    상기 세 개의 연속된 데이터 중 마지막 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터임을 특징으로 하는 병렬 비트 테스트 회로.
  17. 제15항에 있어서,
    상기 네 개의 연속된 데이터 중 마지막 데이터는 에러 교정을 위한 패리티 비트 영역의 데이터임을 특징으로 하는 병렬 비트 테스트 회로.
  18. 제13항에 있어서,
    상기 반도체 메모리 장치는 DDR SDRAM인 것을 특징으로 하는 병렬 비트 테스트 회로.
  19. 에러 교정을 위한 패리티 비트를 포함하는 복수의 메모리 셀들이 매트릭스 형태로 배열된 메모리 어레이를 구비하는 반도체 메모리 장치의 병렬 비트 테스트 회로에 있어서:
    상기 메모리 셀들에 연결된 복수의 데이터 라인들에 연결되어 상기 데이터 라인들로부터 출력되는 데이터를 수신한 후 압축함으로써 압축된 데이터를 출력하기 위한 복수의 데이터 압축부들;
    클럭신호를 수신하여, 상승에지시점 및 하강에지시점이 상기 클럭신호의 하나의 클럭사이클 내에 존재하도록 딜레이되며 상기 클럭신호와는 다른 위상을 가지는 적어도 하나 이상의 딜레이된 클럭신호를 생성하기 위한 딜레이부; 및
    상기 클럭신호 및 상기 적어도 하나 이상의 딜레이된 클럭신호에 응답하고 버스트 길이 제어신호에 의해 제어되어, 상기 데이터 압축부들로부터 출력되는 상기 압축된 데이터를 상기 압축된 데이터의 폭보다 작은 폭으로 변환한 후 상기 클럭신호의 하나의 클럭 사이클내에서 적어도 세 개 이상의 연속된 데이터가 출력단으로 출력되도록 하는 버스 폭 변환부를 구비함을 특징으로 하는 병렬 비트 테스트 회로.
  20. 제19항에 있어서,
    상기 딜레이부는 인버터 체인 회로, PLL 회로 및 DLL 회로 중 어느 하나임을 특징으로 하는 병렬 비트 테스트 회로.
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