KR100604888B1

KR100604888B1 - 개선된 테스트 회로를 구비하는 집적회로 장치 및집적회로 장치 테스트 방법

Info

Publication number: KR100604888B1
Application number: KR1020040055464A
Authority: KR
Inventors: 김홍범; 송윤규
Original assignee: 삼성전자주식회사
Priority date: 2004-07-16
Filing date: 2004-07-16
Publication date: 2006-07-31
Also published as: KR20060006432A; US20060013046A1; US7634702B2

Abstract

개선된 테스트 회로를 구비하는 집적회로 장치 및 집적회로 장치 테스트 방법이 개시된다. 상기 집적회로 장치에서는, MRS 코드를 이용한 테스트 패턴 또는 외부에서 직접 입력되는 테스트 패턴과 핵심 로직회로에서 출력되는 내부 DQ 데이터를 비교하여, 집적회로 장치의 합격/불합격 여부를 판정한다.

Description

개선된 테스트 회로를 구비하는 집적회로 장치 및 집적회로 장치 테스트 방법{Integrated circuit apparatus having improved test circuit and test method of the integrated circuit apparatus}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래의 집적회로 장치의 테스트 시의 데이터 흐름도이다.

도 2a는 한 개의 집적회로 장치 테스트 시에 실질적인 유효 데이터 윈도우를 설명하기 위한 도면이고, 도 2b는 양산 시에 여러 개의 집적회로 장치 테스트 시에 실질적인 유효 데이터 윈도우를 설명하기 위한 도면이다.

도 3은 본 발명의 제1 실시예에 따른 DQ 데이터 자동 테스트 회로를 구비하는 집적회로 장치의 블록도이다.

도 4는 도 3의 판정회로의 구체적인 회로도이다.

도 5는 도 3의 저장회로의 구체적인 회로도이다.

도 6은 도 5의 저장회로의 동작 설명을 위한 타이밍도이다.

도 7은 도 3의 DQ 데이터 자동 테스트 회로의 동작 설명을 위한 흐름도이다.

도 8은 최종 합격/불합격 데이터 출력을 설명하기 위한 도면이다.

도 9는 본 발명의 제2 실시예에 따른 DQ 데이터 테스트 회로를 나타내는 도 면이다.

본 발명은 집적회로 장치의 테스트에 관한 것으로, 특히 MRS(mode register set) 코드를 이용한 테스트 패턴 또는 외부 입력 테스트 패턴을 이용하여 집적회로 장치를 테스트하는 집적회로 장치 및 집적회로 장치 테스트 방법에 관한 것이다.

DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 등 집적회로 메모리 제품의 테스트는 시중에 유통시키기 전 단계에서 불량시료를 분리해 내기 위하여 진행된다. 집적회로 장치의 테스트는 도 1과 같이, 집적회로 칩 내부의 핵심 로직회로(110)가 정상적으로 동작하는 가를 테스트하기 위하여 수행된다. 상기 핵심 로직회로(110)는 DDR SDRAM과 같은 집적회로 메모리 장치에서의 메모리 셀 어레이와 그 주변회로를 포함하는 회로일 수도 있고, 기타 다른 목적 수행을 위한 다른 집적회로 장치 내의 주요 기능을 위한 다른 로직회로일 수 있다. 상기 로직회로(110)의 테스트를 위해서는 상기 로직회로(110)에 DQ 출력을 위한 콘트롤 신호들을 입력하고, 그 결과로 상기 로직회로(110)에서 출력되는 DQ 데이터의 합격/불합격(pass/fail) 여부를 판독하여 상기 로직회로(110)가 정상적으로 동작하는지가 판정된다.

통상적으로 제품의 합격/불합격 여부는 테스터(tester)(170)의 판단에 따른다. 즉, 테스터(170)는 엔지니어(engineer)가 프로그래밍(programming)한 순서에 따라 명령어(command), 주소(address), 테스트 데이터 패턴(test data pattern) 등을 포함하는 콘트롤 신호들을 만들고, 이를 제품에 인가하여 제품을 동작시킨다. 예를 들어, 집적회로 메모리 장치의 테스트를 위하여 해당 주소에 테스트 데이터를 라이트(write)하고 다시 같은 주소에 저장된 데이터를 리드(read)하여 DQ 데이터를 출력시킨다. 다음에 테스터(170)는 제품으로부터 출력되는 DQ 데이터와 출력으로 기대된 테스트 패턴을 비교하여 제품의 합격/불합격 여부를 판단하며, 그 때의 주소를 기억한다. 이러한 일련의 테스트 과정을 통하여 엔지니어는 불량제품을 알 수 있으며, 또한 불합격된 주소를 사용하여 적절한 리페어(repair) 과정을 수행할 수 있다. 이와 같은 테스트 방식 중의 하나로서 PBT(Parallel Bit Test) 방식은 잘 알려져 있다.

이러한 일반적인 PBT 방식 등에 의한 테스트 방법을 사용하여 제품의 테스트를 진행할 때, 로직회로(110)에서 출력된 DQ 데이터는 출력 버퍼(output buffer)(120), 본딩 패드(bonding pad)(130), 리드 프레임(lead frame)(140), 칩 소켓(chip socket)(150), 및 PCB(printed circuit board) 와이어(wire)(160)를 거쳐 테스터(170)로 입력된다. 따라서, 로직회로(110)와 테스터(170) 사이의 노이즈 영향으로 인하여 DQ 데이터에 지터(jitter)가 생기고, 이에 따라 도 2a와 같이 실질적인 유효 데이터 윈도우(real valid data window)가 이론적 유효 데이터 윈도우보다 작아진다. 예를 들어, 클럭 싸이클 타임, tCC=2nsec 제품을 가정하면 이론상 가능한 유효 데이터 윈도우는 1nsec 이지만, 지터 발생으로 인하여 실질적인 유효 데이터 윈도우는 최악의(worst) 상황을 고려할 때 약 0.6nsec 정도이다. 이는 제품 1개를 기준으로 했을 경우이며, 양산 시에는 공정간(run-to-run) 또는 웨이퍼간(wafer-to-wafer) 편차를 고려할 때, 도 2b와 같이, 실질적인 유효 데이터 윈도우는 더 작아져, 위의 예에서 약 0.4nsec 이하이다.

이와 같이 유효 데이터 윈도우가 작아지는 문제는 저전압(low voltage), 저전력(low power), 고주파(high frequency) 제품에서 더욱 심해진다. 이에 따라 테스터(170)에 입력되는 DQ 데이터의 신뢰성이 떨어지고, 이때의 DQ 데이터와 출력으로 기대된 테스트 패턴을 비교하여 합격/불합격 여부를 판단하는 과정에 심각한 "overkill"을 초래하여 수율(throughput)을 저하시키는 문제점이 있다. 이를 해결하기 위하여, 테스터(170)를 하드웨어(hardware)적으로 개조하고 테스트 프로그램을 수정하여 DQ 데이터의 지터를 고려한 상관(correlation)이 이루어지도록 하여 어느 정도 합격/불합격 여부 판단의 정확성을 높일 수 있다. 그러나, 이와 같이 외부적으로 하드웨어 또는 소프트웨어를 수정하는 것은 한 제품에 적용할 수 있지만, 공정간(run-to-run) 또는 웨이퍼간(wafer-to-wafer) 편차를 모두 반영하기 어렵다는 한계가 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, MRS 코드 또는 외부핀으로부터 직접 입력된 테스트 패턴을 DQ 데이터와 비교하는 테스트 회로를 집적회로 장치 제품 내부에 구비하여 제품의 합격/불합격 여부의 판정을 개선하는 집적회로 장치를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, MRS 코드 또는 외부핀으로부터 직접 입력된 테스트 패턴을 DQ 데이터와 비교하는 상기 집적회로 장치의 테스트 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 자동 테스트 회로는, 판정회로 및 저장회로를 구비하는 것을 특징으로 한다. 상기 판정회로는 로직 수행 결과로 생성된 출력 데이터와 출력으로 기대된 테스트 패턴을 비교하여 판정 결과 신호를 생성한다. 상기 저장회로는 연속적인 상기 판정 결과 신호의 논리 상태를 체크하여, 상기 판정 결과 신호가 한번이라도 제1 논리 상태를 가지면 제1 논리 상태를, 또는 상기 판정 결과 신호가 항상 제2 논리 상태를 가지면 제2 논리 상태를, 최종 합격/불합격 데이터로서 저장하고 출력한다.

상기 판정회로는, 상기 출력 데이터의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴의 각 비트의 논리 상태와 모두 같거나, 상기 출력 데이터의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴의 각 비트의 반대 논리 상태와 모두 같으면, 제2 논리 상태의 상기 판정 결과 신호를 생성하고, 그렇지 않으면 제1 논리 상태의 상기 판정 결과 신호를 생성하는 것을 특징으로 한다.

상기 저장회로는, 소정 펄스 신호의 제1 논리 상태에서 상기 판정 결과 신호를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지거나 상기 소정 펄스 신호의 제2 논리 상태에서 상기 판정 결과 신호를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지면, 제1 논리 상태의 상기 최종 합격/불합격 데이터를 생성하는 것을 특징으로 한다. 상기 저장회로는, 제1 샘플링 로직 및 제2 샘플링 로직을 구비하는 것을 특징으로 한다. 상기 제1 샘플링 로직은 상기 소정 펄스 신호의 제2 논리 상태에서 상기 판정 결과 신호의 논리 상태를 샘플링하고 소정 래치회로에 의하여 래치하여, 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 상기 소정 래치회로를 통하여 일정 논리 상태를 유지하여 출력하며, 그렇지 않으면 상기 소정 래치회로를 통하여 상기 일정 논리 상태의 반대 상태를 유지하여 출력한다. 상기 제2 샘플링 로직은 상기 소정 펄스 신호의 제1 논리 상태에서 상기 판정 결과 신호의 논리 상태를 샘플링하고 소정 래치회로에 의하여 래치하며, 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 상기 소정 래치회로를 통하여 일정 논리 상태를 유지하여 출력하며, 그렇지 않으면 상기 소정 래치회로를 통하여 상기 일정 논리 상태의 반대 상태를 유지하여 출력한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 집적회로 장치는, 로직회로, 레지스터, 및 자동 테스트 회로를 구비하는 것을 특징으로 한다. 상기 로직회로는 일정 로직을 수행하여 DQS 신호와 DQ 데이터를 생성한다. 상기 레지스터는 MRS(mode register set) 코드를 입력받아 저장하여, 제1 셋 신호, 제2 셋 신호 및 상기 로직회로의 DQ 데이터로 기대된 테스트 패턴을 출력한다. 상기 자동 테스트 회로는 상기 제1 셋 신호 및 상기 제2 셋 신호를 이용하여, 각각의 본딩 패드를 통하여 출력되는 상기 DQS 신호와 상기 DQ 데이터를 입력받아, 상기 입력된 DQ 데이터가 상기 테스트 패턴과 같은지를 판단하여 최종 합격/불합격 데이터를 생성한다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 집적회로 장치 테스트 방법은, 일정 로직을 수행하는 로직회로에서 DQS 신호와 DQ 데이터를 생성하는 단계; MRS 코드를 입력받아 저장하여, 제1 셋 신호, 제2 셋 신호 및 상기 로직회로의 DQ 데이터로 기대된 테스트 패턴을 출력하는 단계; 및 상기 제1 셋 신호 및 상기 제2 셋 신호를 이용하여, 장치 내의 본딩 패드들을 통하여 각각 출력되는 상기 DQS 신호와 상기 DQ 데이터를 입력받아, 상기 입력된 DQ 데이터가 상기 테스트 패턴과 같은지를 판단하여 최종 합격/불합격 데이터를 생성하는 단계를 구비하는 것을 특징으로 한다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 테스트 회로는, 내부 데이터 비교 로직, 외부 데이터 비교 로직, 결과 비교 로직, 및 논리합 로직들을 구비하는 것을 특징으로 한다. 상기 내부 데이터 비교 로직은 내부 로직 수행 결과로 생성된 출력 데이터에 대하여 2비트씩 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제1 비교 결과로서 출력한다. 상기 외부 데이터 비교 로직은 출력으로 기대된 테스트 패턴을 외부에서 입력받아, 상기 테스트 패턴에 대하여 2비트씩 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제2 비교 결과로서 출력한다. 상기 결과 비교 로직은 상기 제1 비교 결과의 각 비트와 이에 대응되어 있는 상기 제2 비교 결과 결과의 각 비트의 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제3 비교 결과로서 출력한다. 상기 논리합 로직들은 상기 제3 비교 결과의 신호들을 2비트씩 OR 연산하고, 상기 OR 연산 결과가 2개 이상의 신호들이면 상기 OR 연산 결과에 대하 여 2비트씩 OR 연산을 재수행하여, 1개 신호로 이루어진 최종 결과를 얻을 때까지 다음 단계의 OR 연산을 연속 재수행한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 제1 실시예에 따른 DQ 데이터 자동 테스트 회로(410)를 구비하는 집적회로 장치(300)의 블록도이다. 도 3을 참조하면, 상기 집적회로 장치(300)는 핵심 기능을 수행하는 로직회로(310), 상기 로직회로(310)의 로직 수행의 결과로서 생성된 DQ 데이터(DQ0~DQ3) 및 DQS(DQ Strobe) 신호 각각을 버퍼링하여 출력하는 DQ 출력버퍼(320) 및 DQS 출력버퍼(330)를 구비한다. 상기 DQ 출력버퍼(320) 및 상기 DQS 출력버퍼(330) 각각의 출력은, 본딩 패드들(bonding pad)(340, 341) 및 리드 프레임(lead frame)을 거쳐 외부 핀으로 출력된다.

여기서, 상기 핵심 로직회로(310)는 DDR SDRAM과 같은 집적회로 메모리 장치에서의 메모리 셀 어레이와 그 주변회로를 포함하는 회로일 수도 있고, 기타 다른 목적 수행을 위한 다른 집적회로 장치 내의 주요 기능을 위한 다른 로직회로(예를 들어, DSP:digital signal processor)일 수 있다. 이때, 상기 핵심 로직회로(310)는 클럭신호(CLOCK) 이외에 다른 제어 신호들을 이용하여 동작하고, 그 로직 수행의 결과를 출력한다. 상기 로직 수행의 결과는 DQS 신호와 DQ 데이터(DQ0~DQ3)를 포함한다. 예를 들어, 집적회로 메모리 장치인 경우에, 상기 DQ 데이터(DQ0~DQ3)는 테스트를 위하여 해당 주소에 테스트 데이터 패턴이 라이트(write)된 후, 다시 같은 주소에 저장된 데이터가 리드(read)되어 출력되는 데이터일 수 있다. 다른 집적회로인 경우에는 다른 로직 수행의 결과로서 출력되는 다른 데이터일 수 있다. 상기 DQ 데이터(DQ0~DQ3)는 여기서 동시에 4비트의 데이터를 출력하는 "×4 DQ 타입" 인 경우를 가정하였으나, "×8 DQ 타입", "×16 DQ 타입" 등 다양하게 응용될 수 있다. 상기 핵심 로직회로(310)는 도 2 및 도 6과 같은 클럭신호(CLOCK) 등에 응답하여 동작하지만, 상기 DQ 데이터(DQ0~DQ3)는 지터 등의 영향으로 상기 클럭신호(CLOCK)에 동기되어 출력되지 않을 수 있다. 이와 같은 상황을 고려하여, 상기 핵심 로직회로(310)는 상기 DQ 데이터(DQ0~DQ3)가 출력될 때마다 논리 상태가 달라지는 상기 DQS 신호를 생성한다. 특히, 예를 들어, 도 6과 같이, DDR SDRAM과 같은 집적회로 메모리 장치에서, 상기 DQ 데이터(DQ0~DQ3)는 상기 DQS 신호의 제1 논리 상태(논리 로우 상태)의 에지 및 제2 논리 상태(논리 하이 상태)의 에지 모두에서 출력된다.

도 3에서, 상기 집적회로 장치(300)는 상기 핵심 로직회로(310)의 자동 테스트를 위하여, 레지스터(370), 및 자동 테스트 회로(410)를 더 구비한다. 이외에도 상기 집적회로 장치(300)는 DQS 입력버퍼(350), DQ 입력버퍼(360), 버퍼 제어부(380), 최종 합격/불합격(Pass/Fail) 데이터(FOUT)를 외부핀으로 출력하기 위한 본딩 패드(420)를 더 구비한다. 도 3의 DQ 데이터 자동 테스트 회로(410)의 동작 설명을 위하여 도 7의 흐름도가 참조된다.

도 3에 도시된 바와 같이, 입출력이 가능한 핀들은 일반적으로 내부에서 생성된 신호를 외부로 출력할 뿐만 아니라, 출력 시점을 피하여 다른 시간에 외부로부터 신호를 받아 내부로 인가해줄 수 있도록 설계된다. 예를 들어, 외부핀에 연결된 상기 본딩 패드들(340, 341)은 상기 로직회로(310)에서 생성된 신호를 외부로 출력할 뿐만 아니라, 상기 DQS 입력버퍼(350) 및 DQ 입력버퍼(360)는 외부로부터 상기 본딩 패드들(340, 341)을 통하여 해당 신호를 받아 버퍼링하여 내부에 인가해줄 수 있다. 본 발명은 이와 같이 입출력 핀과 연결된 본딩 패드들(340, 341)로부터 신호를 받아 버퍼링하는 입력버퍼들(350, 360)을 이용하여, 상기 DQ 출력버퍼(320)에서 출력되는 DQ 데이터(DQ0~DQ3)를 자동 테스트할 수 있도록 제안되었다. 즉, DQ 데이터(DQ0~DQ3)의 자동 테스트를 위하여, DQ 데이터(DQ0~DQ3)의 출력 시점에 입력버퍼들(350, 360)을 온(on) 시켜서 상기 자동 테스트 회로(410)의 입력으로 받아들인다. 상기 입력버퍼들(350, 360) 각각이 온 되면, 상기 DQS 출력버퍼(330) 및 상기 DQ 출력버퍼(320) 각각에서 버퍼링된 DQS 신호 및 DQ 데이터(DQ0~DQ3)가 상기 자동 테스트 회로(410)로 입력된다.

먼저 상기 집적회로 장치(300)를 테스트하기 위하여, 상기 레지스터(370)는 MRS(mode register set) 코드를 입력받아 저장하여, 제1 셋 신호(MRS01), 제2 셋(set) 신호(MRS02) 및 테스트 패턴(EXPD0~EXPD3)을 출력한다(도 7의 S710). 상기 테스트 패턴(EXPD0~EXPD3)은 상기 로직회로(310)가 로직 수행의 결과로서 DQ 데이터(DQ0~DQ3)로서 출력할 것으로 기대되는 값들과 같다. 주지된 바와 같이, MRS 코드는 SDRAM과 같은 집적회로 메모리 장치의 정상 동작 여부를 테스트할 때 사용되 는 디지털 코드로서, 상기 제1 셋 신호(MRS01), 상기 제2 셋 신호(MRS02) 및 상기 테스트 패턴(EXPD0~EXPD3)을 세팅할 코드가 외부의 일정 핀들을 통하여 입력될 수 있다. 상기 레지스터(370)가 세팅되면, 상기 로직회로(310)의 동작을 테스트하기 위한 클럭신호(CLOCK) 및 다른 제어 신호들을 상기 로직회로(310)에 인가한다(도 7의 S720). 이에 따라, 상기 로직회로(310)는 상기 DQ 데이터(DQ0~DQ3) 및 상기 DQS 신호를 출력하고, 상기 DQ 출력버퍼(320) 및 상기 DQS 출력버퍼(330) 각각은 해당 신호를 버퍼링하여 출력한다.

상기 입력버퍼들(350, 360)은 상기 버퍼 제어부(380)의 제어를 받아 온(on) 될 수 있다. 상기 버퍼 제어부(380)는 상기 제1 셋 신호(MRS01) 및 제1 콘트롤 신호(POUTE)가 모두 제2 논리 상태이면 상기 입력버퍼들(350, 360)을 온시킨다. 상기 제1 콘트롤 신호(POUTE)는, 도 6에 도시된 바와 같이, 상기 DQ 데이터(DQ0~DQ3)가 출력되는 시간 동안 제2 논리 상태를 유지하는 신호이다. 상기 제1 콘트롤 신호(POUTE)는 상기 로직회로(310)에서 생성될 수 있다.

상기 입력버퍼들(350, 360) 각각이 온 되면, 본딩패드들(340, 341)을 통하여 출력되는 버퍼링된 DQS 신호와 DQ 데이터(DQ0~DQ3)가 상기 자동 테스트 회로(410)로 입력된다. 이때, 상기 레지스터(370)에 세팅된 상기 테스트 패턴(EXPD0~EXPD3)도 역시 상기 자동 테스트 회로(410)로 입력된다(도 7의 S730). 이에 따라 상기 자동 테스트 회로(410)는 상기 입력된 DQ 데이터(DQ0~DQ3)가 상기 테스트 패턴(EXPD0~EXPD3)과 같은지를 판단하여 최종 합격/불합격 데이터(FOUT)를 생성한다.

도 3에서, 상기 자동 테스트 회로(410)는 판정회로(411) 및 저장회로(412)를 구비한다. 상기 판정회로(411)의 구체적인 회로도가 도 4에 도시되어 있다. 위에서 기술한 바와 같이, 상기 DQ 데이터(DQ0~DQ3)는 4비트의 데이터로서 출력되는 "×4 DQ 타입"인 경우를 가정하였다. 도 4를 참조하면, 상기 판정회로(411)는 제1 비교 로직(430)의 제1 XOR(Exclusive OR) 로직(431)을 통하여 제1 DQ 데이터(DQ0)와 제1 테스트 패턴 테이터(EXPD0)를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDO0 신호를 출력한다. 또한, 제1 비교 로직(430)의 인버터(432) 및 제2 XOR 로직(433)을 통하여 제1 DQ 데이터(DQ0)와 제1 테스트 패턴 테이터(EXPD0)의 반전 신호를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDOB0 신호를 출력한다.

도 4에서, 상기 판정회로(411)는 제2 비교 로직(440)의 제1 XOR 로직(441)을 통하여 제2 DQ 데이터(DQ1)와 제2 테스트 패턴 테이터(EXPD1)를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDO1 신호를 출력한다. 또한, 제2 비교 로직(440)의 인버터(442) 및 제2 XOR 로직(443)을 통하여 제2 DQ 데이터(DQ1)와 제2 테스트 패턴 테이터(EXPD1)의 반전 신호를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDOB1 신호를 출력한다.

도 4에서, 상기 판정회로(411)는 제3 비교 로직(450)의 제1 XOR 로직(451)을 통하여 제3 DQ 데이터(DQ2)와 제3 테스트 패턴 테이터(EXPD2)를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDO2 신호를 출력한다. 또한, 제3 비교 로직(450)의 인버터(452) 및 제2 XOR 로직(453)을 통하여 제3 DQ 데이터(DQ2)와 제3 테스트 패턴 테이터(EXPD2)의 반전 신호를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDOB2 신호를 출력한다.

도 4에서, 상기 판정회로(411)는 제4 비교 로직(460)의 제1 XOR 로직(461)을 통하여 제4 DQ 데이터(DQ3)와 제4 테스트 패턴 테이터(EXPD3)를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDO3 신호를 출력한다. 또한, 제3 비교 로직(460)의 인버터(462) 및 제2 XOR 로직(463)을 통하여 제4 DQ 데이터(DQ3)와 제4 테스트 패턴 테이터(EXPD3)의 반전 신호를 비교하여, 그 논리 상태가 서로 같은 경우 및 서로 다른 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 CMDOB3 신호를 출력한다.

이에 따라, 제1 NOR(Not OR) 로직(470)은 상기 CMDO0, CMDO1,CMDO2, 및 CMDO3 신호들에 대하여 NOR 연산을 수행하여, 그 결과를 출력한다. 제2 NOR 로직(480)은 상기 CMDOB0, CMDOB1,CMDOB2, 및 CMDOB3 신호들에 대하여 NOR 연산을 수행하여, 그 결과를 출력한다. 제3 NOR 로직(490)은 상기 제1 NOR 로직(470) 및 제2 NOR 로직(480)의 출력들에 대하여 NOR 연산을 수행하여, 그 결과를 출력한다. 인버터(495)는 상기 제3 NOR 로직(490)의 출력을 반전시켜 판정 결과 신호(COMF)를 출 력한다.

결국, 상기 판정회로(411)는 상기 DQ 데이터(DQ0~DQ3)의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴(EXPD0~EXPD3)의 각 비트의 논리 상태와 모두 같은 경우에, 제2 논리 상태의 상기 판정 결과 신호(COMPF)를 생성할 수 있다. 또한, 상기 판정회로(411)는 상기 DQ 데이터(DQ0~DQ3)의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴(EXPD0~EXPD3)의 각 비트의 반대 논리 상태와 모두 같은 경우에도, 제2 논리 상태의 상기 판정 결과 신호(COMPF)를 생성할 수 있다. 다만, 이와 같은 경우들이 아니라면, 상기 판정회로(411)는 제1 논리 상태의 상기 판정 결과 신호(COMPF)를 생성한다.

한편, 상기 저장회로(412)의 구체적인 회로도가 도 5에 도시되어 있다. 도 5를 참조하면, 상기 저장회로(412)는 제1 샘플링 로직(510)의 NAND(Not AND) 로직(511)을 통하여 래치회로(514) 입력단 신호, 도 3에서 기술된 제1 콘트롤 신호(POUTE), 및 제2 콘트롤 신호(P13)에 대하여 NAND 연산을 수행하여 그 결과를 출력한다. 상기 제2 콘트롤 신호(P13)는 도 3의 콘트롤 신호 생성부(390)에서 생성되고, 상기 콘트롤 신호 생성부(390)는 입력버퍼(350)를 통하여 입력된 DQS 신호를 이용하여, 도 6에 도시된 바와 같이, DQS 신호의 펄스폭보다는 작고 같은 논리 상태를 가지는 신호를 상기 제2 콘트롤 신호(P13)로서 생성한다. 인버터(512)는 상기 NAND 로직(511)의 출력을 반전시켜 출력한다. NMOSFET(N1) 및 PMOSFET(P1)로 구성되는 전송 게이트(passgate)(513)는, 상기 NAND 로직(511)의 출력 및 상기 인버터(512) 출력에 응답하여, DQS 신호(또는 P13의)의 제2 논리 상태에서 상기 판정 결과 신호(COMPF)의 논리 상태를 샘플링하여 출력한다. 상기 전송 게이트(513)에서 샘플링된 신호는 입출력이 서로 연결된 2개의 인버터들(515, 516)을 통하여 상기 래치회로(514)에서 누적 래치되고, 상기 래치회로(514)는 상기 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 일정 논리 상태(제2 논리 상태)를 유지하여 출력하며, 그렇지 않으면 상기 일정 논리 상태의 반대 상태(제1 논리 상태)를 유지하여 출력한다. 상기 샘플링된 신호가 제1 논리 상태를 가지는 경우는 테스트 패턴(EXPD0~EXPD3)과 DQ 데이터(DQ0~DQ3)가 서로 일치하지 않아 불합격(fail)된 경우이다. 상기 샘플링된 신호가 제1 논리 상태를 가지면, 상기 전송 게이트(passgate)(513)는 해당 버스트 길이(burst length) 동안 오프되므로, 리셋신호(VRESET)를 받는 P형 MOSFET(P11)에 의하여 상기 래치회로(514)의 입력단이 전원 전압(VCC)으로 리셋되기 전까지, 상기 래치회로(514)는 불합격(fail)을 알리는 제1 논리 상태를 유지하여 출력한다. 상기 리셋신호(VRESET)는 해당 버스트 길이(burst length) 동안 테스트가 이루어진 후 다음 테스트 패턴의 테스트를 위한 다음 버스트 길이의 시작 전에 액티브된다.

마찬가지로, 도 5에서, 상기 저장회로(412)는 제2 샘플링 로직(520)의 NAND 로직(521)을 통하여 래치회로(524) 입력단 신호, 상기 제1 콘트롤 신호(POUTE), 및 제3 콘트롤 신호(P24)에 대하여 NAND 연산을 수행하여 그 결과를 출력한다. 상기 제3 콘트롤 신호(P24)는 도 3의 콘트롤 신호 생성부(390)에서 생성되고, 상기 콘트롤 신호 생성부(390)는 상기 입력된 DQS 신호를 이용하여, 도 6에 도시된 바와 같이, DQS 신호의 펄스폭보다는 작고 반대 논리 상태를 가지는 신호를 상기 제3 콘트 롤 신호(P24)로서 생성한다. 인버터(522)는 상기 NAND 로직(521)의 출력을 반전시켜 출력한다. NMOSFET(N2) 및 PMOSFET(P2)로 구성되는 전송 게이트(523)는, 상기 NAND 로직(521)의 출력 및 상기 인버터(522) 출력에 응답하여, DQS 신호의 제1 논리 상태(P24의 제2 논리 상태)에서 상기 판정 결과 신호(COMPF)의 논리 상태를 샘플링하여 출력한다. 상기 전송 게이트(523)에서 샘플링된 신호는 입출력이 서로 연결된 2개의 인버터들(525, 526)을 통하여 상기 래치회로(524)에서 누적 래치되고, 상기 래치회로(524)는 상기 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 일정 논리 상태(제2 논리 상태)를 유지하여 출력하며, 그렇지 않으면 상기 일정 논리 상태의 반대 상태(제1 논리 상태)를 유지하여 출력한다. 상기 샘플링된 신호가 제1 논리 상태를 가지면, 상기 전송 게이트(passgate)(523)는 해당 버스트 길이(burst length) 동안 오프되므로, 리셋신호(VRESET)를 받는 P형 MOSFET(P12)에 의하여 상기 래치회로(524)의 입력단이 전원 전압(VCC)으로 리셋되기 전까지, 상기 래치회로(524)는 불합격(fail)을 알리는 제1 논리 상태를 유지하여 출력한다.

이에 따라, 도 5에서, NOR 로직(530)은 버스트 길이(burst length) 동안 연속하여 입력되는, 상기 제1 샘플링 로직의 출력 및 상기 제2 샘플링 로직의 출력에 대하여 NOR 연산을 수행하여, 그 결과를 합격/불합격 데이터(PFD)로서 출력한다. 도 6에 도시된 바와 같이, 여기서 버스트 길이(burst length)는 4인 것으로 가정하였으나 이에 한정되지 않는다.

래치 회로(540)는 입출력이 서로 연결된 2개의 인버터들(541, 542)을 통하여, 버스트 길이(burst length) 동안 연속하여 입력되는 상기 합격/불합격 데이터 (PFD)를 인버터(541)의 입력으로 하여 누적 래치하고, 상기 합격/불합격 데이터(PFD)의 반전 신호를 출력한다(도 7의 S730). 제1 인버터(550)는 상기 래치 회로의 출력을 반전시켜 출력한다. 제2 인버터(560)는 도 3의 레지스터(370)에서 출력되는 상기 제2 셋 신호(MRS02)를 반전시켜 출력한다. NMOSFET(N3) 및 PMOSFET(P3)로 구성되는 전송 게이트는 상기 제2 셋 신호(MRS02) 및 상기 제2 인버터 출력에 응답하여 상기 제1 인버터 출력을 상기 최종 합격/불합격 데이터(FOUT)로서 출력한다(도 7의 S750).

결국, 상기 저장회로(412)는 상기 DQS 신호의 제1 논리 상태에서 상기 판정 결과 신호(COMPF)를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지거나, 상기 DQS 신호의 제2 논리 상태에서 상기 판정 결과 신호(COMPF)를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지면, 제1 논리 상태의 상기 최종 합격/불합격 데이터(FOUT)를 생성한다. 상기 저장회로(412)는 연속적인 상기 판정 결과 신호(COMPF)의 논리 상태를 체크하여, 항상 제2 논리 상태를 가지면 제2 논리 상태의 상기 최종 합격/불합격 데이터(FOUT)로서 생성한다. 이때, 상기 저장회로(412)는 상기 DQS 신호의 제1 논리 상태 및 제2 논리 상태에서 상기 판정 결과 신호(COMPF)의 논리 상태를 체크하고, 상기 제2 셋 신호(MRS02)에 응답하여 상기 최종 합격/불합격 데이터(FOUT)를 출력한다. 상기 최종 합격/불합격 데이터(FOUT)는 도 8에 도시된 바와 같이, 소정 DQ 핀을 통하여 클럭신호(CLOCK)의 1 싸이클 이상에 걸쳐서 출력되는 것이 바람직하고, 이와 같이 출력된 상기 최종 합격/불합격 데이터(FOUT)는 소정 테스터(도 1 참조)에 수집되어 제품의 합격/불합격 판정에 이용될 수 있다.

위에서 기술한 바와 같이, 본 발명의 제1 실시예에 따른 집적회로 장치(300)에서는, 레지스터(370)에 MRS 코드를 이용하여 테스트 패턴(EXPD0~EXPD3)을 저장하고, 이에 따라, DQ 데이터 자동 테스트 회로(410)는 상기 테스트 패턴(EXPD0~EXPD3)과 핵심 로직회로(310)에서 출력되어 본딩 패드를 거쳐 내부로 재 입력된 DQ 데이터(DQ0~DQ3)를 비교하여 합격/불합격 여부를 판정한다. DQ 데이터 자동 테스트 회로(410)는 테스트 패턴(EXPD0~EXPD3)이 재 입력된 DQ 데이터(DQ0~DQ3)와 모두 일치하거나 상기 DQ 데이터(DQ0~DQ3)의 반대 논리 상태와 모두 일치하면, 합격으로 판정하고, 그렇지 않으면 불합격으로 판정한다. 버스트 길이 동안 한번이라도 불합격 판정을 한 경우에는 그 이후에 해당 합격/불합격 데이터(PFD)의 제1 논리 상태가 바뀌지 않고, 테스트 완료 후에 그 값이 최종 합격/불합격 데이터(FOUT)로서 출력된다. 버스트 길이 동안 한번이라도 불합격 판정을 하지 않은 경우에는 제2 논리 상태의 최종 합격/불합격 데이터(FOUT)가 출력된다.

도 9는 본 발명의 제2 실시예에 따른 DQ 데이터 테스트 회로(900)를 나타내는 도면이다. 도 3에서 MRS 코드를 이용하는 것과 달리, 도 9에서는 내부 로직회로(도 3의 310 참조)의 로직 수행 결과로 예상되는 테스트 패턴(EXPD0~EXPD7)을 외부 핀으로부터 직접 입력받아, 내부 로직회로(310)의 내부 로직 수행 결과로 생성된 출력 데이터(DQ'0~DQ'7)와 비교를 수행하는 테스트 회로(900)가 도시되어 있다. 도 9를 참조하면, 상기 테스트 회로(900)는 내부 데이터 비교 로직(910), 외부 데이터 비교 로직(920), 결과 비교 로직(930), 및 논리합 로직들(940~960)을 구비한다. 상기 테스트 회로(900)의 동작 설명을 위하여 [표 1] 및 [표 2]가 참조된다. [표 1] 은 정상적인 경우의 도 9의 신호들의 논리 상태표이고, [표 2]는 정상적인 경우에 제2 논리 상태("1")이어야 할 DQ'2가 어떤 오류로 인하여 제1 논리 상태("0")로 출력되는 경우를 예시한 도 9의 신호들의 논리 상태표이다.

[표 1]

입 력		FCOMPi	EXCOMPi	SCOMPi	TCOMPi	UCOMPi
DQ'0: 1	EXPD0: 1	FCOMP1: 1	EXCOMP1: 1	SCOMP1: 0	TCOMP1: 0	UCOMP1: 0
DQ'1: 0	EXPD1: 0
DQ'2: 1	EXPD2: 1	FCOMP2: 1	EXCOMP2: 1	SCOMP1: 0
DQ'3: 0	EXPD3: 0
DQ'4: 1	EXPD4: 1	FCOMP3: 1	EXCOMP3: 1	SCOMP1: 0	TCOMP2: 0
DQ'5: 0	EXPD5: 0
DQ'6: 1	EXPD6: 1	FCOMP4: 1	EXCOMP4: 1	SCOMP1: 0
DQ'7: 0	EXPD7: 0

[표 2]

입 력		FCOMPi	EXCOMPi	SCOMPi	TCOMPi	UCOMPi
DQ'0: 1	EXPD0: 1	FCOMP1: 1	EXCOMP1: 1	SCOMP1: 0	TCOMP1: 1	UCOMP1: 1
DQ'1: 0	EXPD1: 0
DQ'2: 0	EXPD2: 1	FCOMP2: 0	EXCOMP2: 1	SCOMP1: 1
DQ'3: 0	EXPD3: 0
DQ'4: 1	EXPD4: 1	FCOMP3: 1	EXCOMP3: 1	SCOMP1: 0	TCOMP2: 0
DQ'5: 0	EXPD5: 0
DQ'6: 1	EXPD6: 1	FCOMP4: 1	EXCOMP4: 1	SCOMP1: 0
DQ'7: 0	EXPD7: 0

상기 내부 데이터 비교 로직(910)은 XOR 연산을 수행하는 XOR 로직들(911~914)을 다수개 구비한다. 상기 XOR 로직들(911~914) 각각은 내부 로직 수행 결과로 생성된 출력 데이터(DQ'0~DQ'7)에 대하여 2비트씩 논리 상태가 같은지를 비교하여, 그 결과(FCOMPi)를 출력한다. 즉, 입력된 출력 데이터(DQ'0~DQ'7) 중 2 비트의 논리 상태가 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들(FCOMP1~FCOMP4)이, 상기 XOR 로직들(911~914)에 의하여 출력된다. 여기서, 출력 데이터(DQ'0~DQ'7)는 도 3의 핵심 로직 회로(310)의 로직 수행 결과로 생성된 데이터로서, 예를 들어, 메모리 장치에서의 메모리 셀 어레이에서 출력되어 입출력 (IO) 라인에 실린 데이터, 즉, 본딩 패드(340) 또는 출력 버퍼(320)에 도달되기 이전의 데이터일 수 있다.

상기 외부 데이터 비교 로직(920)은 XOR 연산을 수행하는 XOR 로직들(921~924)을 다수개 구비한다. 상기 XOR 로직들(921~924) 각각은 출력으로 기대된 테스트 패턴(EXPD0~EXPD7)을 외부에서 입력받아, 상기 테스트 패턴(EXPD0~EXPD7)에 대하여 2비트씩 논리 상태가 같은지를 비교하여, 그 결과(EXCOMP1~EXCOMP4)를 출력한다. 즉, 입력된 테스트 패턴(EXPD0~EXPD7) 중 2 비트의 논리 상태가 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들(EXCOMPi)이, 상기 XOR 로직들(921~924)에 의하여 출력된다. 여기서, 상기 테스트 패턴(EXPD0~EXPD7)은, 상기 출력 데이터(DQ'0~DQ'7)로 기대되는 데이터로서, 집적회로 장치(300)의 외부 핀을 통하여 직접 상기 테스트 회로(900)로 입력되고, 상기 출력 데이터(DQ'0~DQ'7) 각각에 대응하는 비트와 같은 논리 상태를 가지며, 상기 출력 데이터(DQ'0~DQ'7) 비트 수만큼 입력된다.

상기 결과 비교 로직(930)은 XOR 연산을 수행하는 XOR 로직들(931~934)을 다수개 구비한다. 상기 XOR 로직들(931~934)은 상기 내부 데이터 비교 로직(910)의 연산 결과(FCOMPi)의 각 비트와 이에 대응되어 있는 상기 외부 데이터 비교 로직(920)의 연산 결과(EXCOMPi)의 각 비트의 논리 상태를 비교하고, 이때 논리 상태가 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들(SCOMP1~SCOMP4)을 출력한다.

상기 논리합 로직들(940~960)은 다수개의 OR 로직들(940~960)을 구비한다. 상기 OR 로직들(940~960)은 상기 결과 비교 로직(930)의 연산 결과(SCOMPi)의 신호들을 2비트씩 OR 연산하고, 1개 신호로 이루어진 최종 결과(UCOMP)를 얻을 때까지 다음 단계의 OR 연산을 연속 재수행한다. 즉, 상기 OR 로직들(940~960)은, 상기 결과 비교 로직(930)의 연산 결과(SCOMPi)에 대한 OR 연산 결과가 2개 이상의 신호들이면 그 OR 연산 결과에 대하여 2비트씩 OR 연산을 재수행하고, 재수행한 결과가 2개 이상의 신호들이면 재수행한 결과에 대하여 다시 2비트씩 OR 연산을 수행한다. 이와 같은 과정은 최종 결과(UCOMP)를 얻을 때까지 반복된다.

예를 들어, [표 1]과 같이, 출력 데이터(DQ'0~DQ'7)가 "10101010"이고, 이에 대응하는 테스트 패턴(EXPD0~EXPD7)이 "10101010"인 경우에, 정상적이라면, 상기 논리합 로직들(940~960)의 최종 결과(UCOMP)는 제1 논리 상태이다. 이는, 핵심 로직 회로(310)가 정상적으로 동작하여 출력 데이터(DQ'0~DQ'7)가 올바로 출력된 경우에 해당하여, 합격으로 판정된다. 그러나, 정상적인 경우에 [표 1]과 같이 제2 논리 상태("1")이어야 할 DQ'2가 어떤 오류로 인하여 제1 논리 상태("0")로 바뀐 경우에는, [표 2]와 같이, 상기 논리합 로직들(940~960)의 최종 결과(UCOMP)는 제2 논리 상태이다. 이는, 핵심 로직 회로(310)가 비정상적으로 동작하여 출력 데이터(DQ'0~DQ'7) 중 DQ'2가 올바로 출력되지 않은 경우에 해당하여, 불합격으로 판정된다. [표 2]와 같이 출력 데이터(DQ'0~DQ'7) 중 어느 하나가 비정상적으로 출력되는 경우에도, 일반적인 PBT 회로에서는 합격으로 판정된다. 왜냐하면, 일반적인 PBT 회로는, 도 9의 내부 데이터 비교 로직(910) 및 논리합 로직들(940~960)에 해당하는 로직만을 구비하고, 출력으로 기대되는 테스트 패턴(EXPD0~EXPD7)을 외부로부터 입력받아 내부 출력 데이터(DQ'0~DQ'7)와 비교를 위한 외부 데이터 비교 로직(920) 및 결과 비교 로직(930)에 해당하는 로직을 구비하지 않기 때문이다. 따라서, 도 9의 테스트 회로(900)는 일반적인 PBT 회로에 비하여 판정의 정확성을 높일 수 있다.

위에서 기술한 바와 같이, 도 9에서는, 메모리 장치의 "×8 DQ 타입"을 가정하여, 출력 데이터(DQ'0~DQ'7) 및 테스트 패턴(EXPD0~EXPD7)은 8비트 데이터인 것으로 가정하였으나, 이는 예시적일 뿐, "×16 DQ 타입", "×32 DQ 타입" 등 다양하게 응용될 수 있다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 집적회로 장치는 개선된 테스트 회로를 구비하여 집적회로 장치 제품 내부에서 자동적으로 테스트를 진행 할 수 있다. 이에 따라, 유효 데이터 윈도우 감소 문제를 완전히 해결할 수 있다. 또한, 데이터를 출력하기 위한 DQ 핀 수는 최종 합격/불합격 데이터를 출력하기 위한 최소한의 DQ 핀 만으로 족하다. 그리고, MRS 코드 또는 외부 핀을 이용하여 테스트 패턴을 입력하므로, 일반적인 PBT 회로에서 요구되는 일정한 테스트 패턴에 대한 제한이 없으므로, 다양한 테스트 패턴으로 테스트를 진행할 수 있다

Claims

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일정 로직의 수행 결과에 대한 테스트를 수행할 수 있는 집적회로 장치에 있어서,

상기 로직을 수행하여 DQS 신호와 DQ 데이터를 생성하는 로직회로;

MRS(mode register set) 코드를 입력받아 저장하여, 제1 셋 신호, 제2 셋 신호 및 상기 로직회로의 DQ 데이터로 기대된 테스트 패턴을 출력하는 레지스터; 및

상기 제1 셋 신호 및 상기 제2 셋 신호에 응답하여 각각 대응되는 본딩 패드를 통하여 출력되는 상기 DQS 신호와 상기 DQ 데이터를 입력받고, 상기 입력된 DQ 데이터가 상기 테스트 패턴과 같은지를 판단하여 최종 합격/불합격 데이터를 생성하는 자동 테스트 회로를 구비하는 것을 특징으로 하는 집적회로 장치.
제 5항에 있어서, 상기 자동 테스트 회로는,

상기 DQ 데이터와 상기 테스트 패턴을 비교하여 판정 결과 신호를 생성하는 판정회로; 및

연속적인 상기 판정 결과 신호의 논리 상태를 체크하여, 상기 판정 결과 신호가 한번이라도 제1 논리 상태를 가지면 제1 논리 상태를, 또는 상기 판정 결과 신호가 항상 제2 논리 상태를 가지면 제2 논리 상태를, 상기 최종 합격/불합격 데이터로서 저장하고 출력하는 저장회로를 구비하는 것을 특징으로 하는 집적회로 장치.
제 6항에 있어서, 상기 판정회로는,

상기 제1 셋 신호에 응답하여 상기 DQS 신호와 상기 DQ 데이터를 입력받는 것을 특징으로 하는 집적회로 장치.
제 6항에 있어서, 상기 판정회로는,

상기 DQ 데이터의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴의 각 비트의 논리 상태와 모두 같거나, 상기 DQ 데이터의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴의 각 비트의 반대 논리 상태와 모두 같으면, 제2 논리 상태의 상기 판정 결과 신호를 생성하고, 그렇지 않으면 제1 논리 상태의 상기 판정 결과 신호를 생성하는 것을 특징으로 하는 집적회로 장치.
제 6항에 있어서, 상기 저장회로는,

상기 제2 셋 신호에 응답하여 상기 최종 합격/불합격 데이터를 출력하는 것을 특징으로 하는 집적회로 장치.
제 6항에 있어서, 상기 저장회로는,

상기 DQS 신호의 제1 논리 상태 및 제2 논리 상태에서 상기 판정 결과 신호의 논리 상태를 체크하는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 10항에 있어서, 상기 저장회로는,

상기 DQS 신호의 제1 논리 상태에서 상기 판정 결과 신호를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지거나, 상기 DQS 신호의 제2 논리 상태에서 상기 판정 결과 신호를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지면, 제1 논리 상태의 상기 최종 합격/불합격 데이터를 생성하는 것을 특징으로 하는 집적회로 장 치 테스트 방법.
제 11항에 있어서, 상기 저장회로는,

상기 DQS 신호의 제2 논리 상태에서 상기 판정 결과 신호의 논리 상태를 샘플링하고 소정 래치회로에 의하여 래치하며, 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 상기 소정 래치회로를 통하여 일정 논리 상태를 유지하여 출력하며, 그렇지 않으면 상기 소정 래치회로를 통하여 상기 일정 논리 상태의 반대 상태를 유지하여 출력하는 제1 샘플링 로직;

상기 DQS 신호의 제1 논리 상태에서 상기 판정 결과 신호의 논리 상태를 샘플링하고 소정 래치회로에 의하여 래치하며, 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 상기 소정 래치회로를 통하여 일정 논리 상태를 유지하여 출력하며, 그렇지 않으면 상기 소정 래치회로를 통하여 상기 일정 논리 상태의 반대 상태를 유지하여 출력하는 제2 샘플링 로직;

상기 제1 샘플링 로직의 출력 및 상기 제2 샘플링 로직의 출력에 대하여 NOR 연산을 수행하여 그 결과를 합격/불합격 데이터로서 출력하는 NOR 로직;

입출력이 서로 연결된 2개의 인버터들을 통하여, 상기 합격/불합격 데이터를 상기 인버터들 중 어느 하나의 입력으로 하여 래치하고, 상기 합격/불합격 데이터의 반전 신호를 출력하는 래치 회로;

상기 래치 회로의 출력을 반전시켜 출력하는 제1 인버터;

상기 제2 셋 신호를 반전시켜 출력하는 제2 인버터; 및

상기 제2 셋 신호 및 상기 제2 인버터 출력에 응답하여 상기 제1 인버터 출력을 상기 최종 합격/불합격 데이터로서 출력하는 전송 게이트를 구비하는 것을 특징으로 하는 집적회로 장치.
일정 로직을 수행하는 로직회로에서 DQS 신호와 DQ 데이터를 생성하는 단계;

MRS 코드를 입력받아 저장하여, 제1 셋 신호, 제2 셋 신호 및 상기 로직회로의 DQ 데이터로 기대된 테스트 패턴을 출력하는 단계; 및

상기 제1 셋 신호 및 상기 제2 셋 신호를 이용하여, 장치 내의 본딩 패드들을 통하여 각각 출력되는 상기 DQS 신호와 상기 DQ 데이터를 입력받아, 상기 입력된 DQ 데이터가 상기 테스트 패턴과 같은지를 판단하여 최종 합격/불합격 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 13항에 있어서, 상기 최종 합격/불합격 데이터 생성 단계는,

상기 DQ 데이터와 상기 테스트 패턴을 비교하여 판정 결과 신호를 생성하는 단계; 및

연속적인 상기 판정 결과 신호의 논리 상태를 체크하여, 상기 판정 결과 신호가 한번이라도 제1 논리 상태를 가지면 제1 논리 상태를, 또는 상기 판정 결과 신호가 항상 제2 논리 상태를 가지면 제2 논리 상태를, 상기 최종 합격/불합격 데이터로서 저장하고 출력하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 14항에 있어서, 상기 DQS 신호와 상기 DQ 데이터는,

상기 제1 셋 신호에 응답하여 입력되어 상기 최종 합격/불합격 데이터의 생성에 이용되는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 14항에 있어서, 상기 DQ 데이터의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴의 각 비트의 논리 상태와 모두 같거나, 상기 DQ 데이터의 각 비트에 대응되는 논리 상태가 상기 테스트 패턴의 각 비트의 반대 논리 상태와 모두 같으면, 제2 논리 상태의 상기 판정 결과 신호가 생성되고, 그렇지 않으면 제1 논리 상태의 상기 판정 결과 신호가 생성되는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 14항에 있어서, 상기 최종 합격/불합격 데이터는,

상기 제2 셋 신호에 응답하여 DQ 패드로 출력되는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 14항에 있어서, 상기 DQS 신호의 제1 논리 상태 및 제2 논리 상태에서 상기 판정 결과 신호의 논리 상태가 체크되는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 18항에 있어서, 상기 DQS 신호의 제1 논리 상태에서 상기 판정 결과 신호를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지거나, 상기 DQS 신호의 제2 논리 상태에서 상기 판정 결과 신호를 샘플링한 신호가 한번이라도 제1 논리 상태를 가지면, 제1 논리 상태의 상기 최종 합격/불합격 데이터가 생성되는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 19항에 있어서, 상기 최종 합격/불합격 데이터 저장 및 출력 단계는,

상기 DQS 신호의 제2 논리 상태에서 상기 판정 결과 신호의 논리 상태를 샘플링하고 소정 래치회로에 의하여 래치하여, 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 상기 소정 래치회로를 통하여 일정 논리 상태를 유지하여 출력하며, 그렇지 않으면 상기 소정 래치회로를 통하여 상기 일정 논리 상태의 반대 상태를 유지하여 출력하는 단계;

상기 DQS 신호의 제1 논리 상태에서 상기 판정 결과 신호의 논리 상태를 샘플링하고 소정 래치회로에 의하여 래치하여, 샘플링된 신호가 한번이라도 제1 논리 상태를 가지면, 상기 소정 래치회로를 통하여 일정 논리 상태를 유지하여 출력하며, 그렇지 않으면 상기 소정 래치회로를 통하여 상기 일정 논리 상태의 반대 상태를 유지하여 출력하는 단계;

상기 제1 샘플링 로직의 출력 및 상기 제2 샘플링 로직의 출력에 대하여 NOR 연산을 수행하여 그 결과를 합격/불합격 데이터로서 출력하는 단계;

입출력이 서로 연결된 2개의 인버터들을 통하여, 상기 합격/불합격 데이터를 상기 인버터들 중 어느 하나의 입력으로 하여 래치하고, 상기 합격/불합격 데이터의 반전 신호를 출력하는 단계;

상기 래치 회로의 출력을 반전시켜 출력하는 단계;

상기 제2 셋 신호를 반전시켜 출력하는 단계; 및

상기 제2 셋 신호 및 상기 제2 인버터 출력에 응답하여 상기 제1 인버터 출력을 상기 최종 합격/불합격 데이터로서 출력하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 테스트 방법.
내부 로직 수행 결과로 생성된 출력 데이터에 대하여 2비트씩 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제1 비교 결과로서 출력하는 내부 데이터 비교 로직;

출력으로 기대된 테스트 패턴을 외부에서 입력받아, 상기 테스트 패턴에 대하여 2비트씩 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제2 비교 결과로서 출력하는 외부 데이터 비교 로직;

상기 제1 비교 결과의 각 비트와 이에 대응되어 있는 상기 제2 비교 결과 결과의 각 비트의 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제3 비교 결과로서 출력하는 결과 비교 로직; 및

상기 제3 비교 결과의 신호들을 2비트씩 OR 연산하고, 상기 OR 연산 결과가 2개 이상의 신호들이면 상기 OR 연산 결과에 대하여 2비트씩 OR 연산을 재수행하여, 1개 신호로 이루어진 최종 결과를 얻을 때까지 다음 단계의 OR 연산을 연속 재 수행하는 논리합 로직들을 구비하는 것을 특징으로 하는 테스트 회로.
제 21항에 있어서, 상기 테스트 패턴은,

집적회로 장치의 외부 핀을 통하여, 상기 출력 데이터 비트 수만큼 입력되는 것을 특징으로 하는 테스트 회로.
내부 로직 수행 결과로 생성된 출력 데이터에 대하여 2비트씩 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제1 비교 결과로서 출력하는 단계;

출력으로 기대된 테스트 패턴을 외부에서 입력받아, 상기 테스트 패턴에 대하여 2비트씩 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제2 비교 결과로서 출력하는 단계;

상기 제1 비교 결과의 각 비트와 이에 대응되어 있는 상기 제2 비교 결과 결과의 각 비트의 논리 상태를 비교하여, 서로 같으면 제1 논리 상태, 그렇지 않다면 제2 논리 상태의 신호들을 제3 비교 결과로서 출력하는 단계; 및

상기 제3 비교 결과의 신호들을 2비트씩 OR 연산하고, 상기 OR 연산 결과가 2개 이상의 신호들이면 상기 OR 연산 결과에 대하여 2비트씩 OR 연산을 재수행하여, 1개 신호로 이루어진 최종 결과를 얻을 때까지 다음 단계의 OR 연산을 연속 재수행하는 단계를 구비하는 것을 특징으로 하는 집적회로 장치 테스트 방법.
제 23항에 있어서, 상기 테스트 패턴은,

집적회로 장치의 외부 핀을 통하여, 상기 출력 데이터 비트 수만큼 입력되는 것을 특징으로 하는 집적회로 장치 테스트 방법.