JP3754638B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のチップを同一のパッケージ内に実装し、１パッケージでシステムを構成する半導体装置およびその半導体装置に実装される半導体装置に関する。特に、本発明は、上記半導体装置を構成するメモリチップの試験技術に関する。
【０００２】
【従来の技術】
近時、プロセス技術が異なるメモリチップ、ディジタルチップ、アナログチップ、および受動部品等を１パッケージに収納し、システムとして動作する半導体装置を構成するパッケージング技術が開発されている。特に、チップ間の配線の影響を考慮するなどして、LSI設計工程だけでなく実装工程まで含めた設計環境を用いて開発された半導体装置は、システム・イン・パッケージ（以下、SIPと称する）と称されている。
【０００３】
この種のSIPの試験は、従来のマルチ・チップ・モジュール（MCM）の試験と同様に行われる。例えば、メモリチップとロジックチップを実装してSIPを構成する場合、SIPの組み立て後、メモリチップの機能試験、ロジックチップ機能試験、およびメモリチップとロジックチップの間の相互接続試験が行われる。
【０００４】
【発明が解決しようとする課題】
ところで、SIPに実装されるメモリチップがロジックチップのみによってアクセスされる場合、メモリチップの端子をSIPの外部端子に接続する必要はない。このとき、メモリチップは、ロジックチップを介して試験される。この場合、メモリチップの試験は、ロジックチップに様々なデータを設定することで行われるため、試験時間が長くなるという問題があった。試験時間の長さは、製造コストに直接影響する。
【０００５】
この問題に対処するため、従来では、メモリチップがロジックチップによってのみアクセスされる場合にも、SIPに実装されるメモリチップの端子は、SIPの外部端子に接続されていた。このようにすることで、SIPの組み立て後にも、SIPの外部からメモリチップを直接アクセスできるため、メモリチップの機能試験の時間を短縮できる。
【０００６】
しかし、メモリチップの端子をSIPの外部端子に接続した場合、SIP内の配線数および端子数が増加してしまう。例えば、メモリチップとロジックチップとがシステム基板上に搭載される場合、システム基板上に形成される配線数および端子数が増加してしまう。この結果、SIPのサイズが大きくなり、SIPの製造コストが増加するという問題があった。
【０００７】
また、通常動作（出荷後の製品としての動作）に不要な配線が、メモリチップに接続されるため、余分な負荷による信号遅延、特性低下等が発生するという問題があった。
一方、メモリチップ内に組み込み自己検査（BIST；Built-in Self Test）のための検査回路を形成し、ロジックチップから検査回路を制御することで、SIPに組み立てた後にもメモリチップを試験できる技術が開発されている。しかし、上記検査回路では、通常動作で使用するロジックチップとメモリチップとのインタフェースを試験できない。
【０００８】
本発明の目的は、SIPとして構成された半導体装置およびSIP内に実装される半導体装置のコストを増大することなく、SIPに実装されたメモリチップを確実に試験することにある。
本発明の別の目的は、試験用の配線の負荷によりSIP内のシステムの動作に影響を与えることを防止することにある。
【０００９】
【課題を解決するための手段】
請求項１の半導体装置は、ロジックチップと、該ロジックチップによってアクセスされるメモリチップとが、１つのパッケージに実装されて構成されている。すなわち、半導体装置は、システム・イン・パッケージ（以下、SIPと称する）またはマルチ・チップ・モジュール（以下、MCMと称する）として構成されている。また、請求項１０の半導体装置は、同一のパッケージに実装されるメモリチップの端子に接続されるメモリ接続端子を有しており、以下に示すようにロジックチップとして動作する。
【００１０】
ロジックチップのモード選択端子は、メモリチップを試験するための第１試験モードまたは第２試験モードを選択するモード選択信号を受信する。半導体装置の通常動作に使用されるロジックチップの端子の一部は、第２試験モード時に試験端子として使用される。すなわち、これ等端子は第１兼用端子として機能する。
【００１１】
ロジックチップは、パターン発生回路およびパターン選択回路を有している。パターン発生回路は、第１試験モード時に動作し、メモリチップ用の内部試験パターンを発生する。パターン選択回路は、第１試験モード時に、パターン発生回路から出力される内部試験パターンを選択する。内部試験パターンにより実行された試験結果は、試験結果端子から出力される。パターン選択回路は、第２試験モード時に、試験端子を介して供給される外部試験パターンを選択し、選択した試験パターンをメモリチップに出力する。このように、パッケージに実装されたメモリチップは、モード選択信号に応じて、ロジックチップ内で発生する内部試験パターン（第１試験モード）または外部から供給される外部試験パターン（第２試験モード）を使用して試験される。
【００１２】
第１試験モードは、例えば、パッケージ組み立て後の最終試験で使用される。最終試験により、パッケージ工程でのダメージにより発生した不良のメモリチップ（＝不良のSIP）が選別される。従来、SIPに実装されたメモリチップ用の試験パターンを発生するパターン発生回路は、メモリチップ内に形成されていた（組み込み自己検査）。このため、従来の組み込み自己検査では、ロジックチップとメモリチップとのインタフェースは試験できなかった。本発明では、組み込み自己検査と同様の検査機能（以下、BIST機能と称する）が、メモリチップの外部で、かつメモリチップとともにパッケージに実装されるロジックチップ内に形成される。このため、BIST機能により、メモリチップの詳細な試験だけでなく、ロジックチップとメモリチップとのインタフェースも試験できる。
【００１３】
ロジックチップにパターン発生回路が形成されるため、メモリチップ用の詳細な試験パターンをパッケージの外部から供給する必要はない。したがって、メモリチップの端子をパッケージの外部端子に直接接続し、外部からメモリチップに試験パターンを供給する必要はない。この結果、メモリチップ等をシステム基板に搭載するSIPまたはMCMにおいて、システム基板に形成される配線の数を減らすことができ、パッケージコストを下げることができる。配線数が減ることでシステム基板の面積を小さくできる場合、パッケージサイズを小さくできる。さらに、通常動作（出荷後の製品としての動作）に不要な配線が、メモリチップに接続されないため、余分な負荷による信号遅延、特性低下等を防止できる。
【００１４】
第２試験モードは、第１試験モードよりもメモリチップを詳細に評価したい場合に使用される。第２試験モードでは、例えば、LSIテスタに半導体装置が取り付けられ、LSIテスタから半導体装置に外部試験パターンが与えられる。すなわち、第１試験モードでは供給できない詳細な試験パターンあるいは新たな試験パターンが外部試験パターンとしてメモリチップに供給される。このため、第２試験モードは、特に、半導体装置の開発時（試作品を製造した後の評価試験）および不良品の解析に有効である。
【００１５】
なお、従来、SIPとして実装されたメモリチップを詳細に解析するために、上述したように、メモリチップの端子をパッケージの外部端子に直接接続していた。第２試験モードでは、試験端子を介して供給される外部試験パターンは、パターン選択回路を介してメモリチップに供給される。このため、メモリチップの端子に、試験端子（外部端子）の負荷が直接影響することはない。
【００１６】
請求項２の半導体装置では、パターン発生回路は、複数の内部試験パターンを発生する機能を有している。パターン発生回路は、ロジックチップのパターン選択端子を介して供給されるパターン選択信号に応じて、内部試験パターンのいずれかをメモリチップに出力する。このため、量産の初期と量産の安定期とで内部試験パターンを容易に変えることができる。あるいは、SIPの仕様により異なる容量のメモリチップが実装される場合、それぞれのメモリチップ毎に内部試験パターンを容易に変えることができる。さらに、SIPの仕様により異種のメモリチップが実装される場合にも、それぞれのメモリチップ毎に内部試験パターンを容易に変えることができる。
【００１７】
請求項３の半導体装置では、パターン発生回路は、第１試験パターンと、第１試験パターンに別の試験パターンを加えた第２試験パターンを発生する。すなわち、第１試験パターンは、第２試験パターンに含まれている。不良率が高い量産の初期には、詳細な第２試験パターンで試験を行い、不良率が下がる量産の安定期には、簡易かつ不良検出率の高い第１試験パターンで試験を行うことで、量産が安定した後の試験時間を短縮できる。
【００１８】
請求項４の半導体装置では、内部試験パターンのうち２つは、それぞれメモリチップ内の着目するメモリセルに隣接するメモリセルにデータを書き込むダミーライトパターンを含まない第１試験パターンと、ダミーライトパターンを含む第２試験パターンとで構成されている。ダミーライトパターンにより、隣接するメモリセル間または配線間の干渉がチェックできる。メモリセル間の干渉は、メモリチップの製造条件の変動（配線幅の変動等）に起因することが多い。このため、例えば、製造条件が変動したときには、ダミーライトパターンを含む第２試験パターンで試験を行い、製造条件が安定しているときには、第１試験パターンで試験を行うことで、最終試験にかかるコストを最小限にできる。
【００１９】
請求項５の半導体装置では、ロジックチップは、タイミング選択信号を受信するタイミング選択端子を有している。メモリチップは、メモリセルと、前記メモリセルにデータを入出力するビット線とを有している。パターン発生回路は、メモリセルへのデータの書き込み後にビット線のプリチャージを開始するまでの時間を、タイミング選択信号に応じて変化させるプリチャージ制御回路を有している。このため、パッケージの組み立て後にも、外部から供給されるタイミング選択信号に応じて、試験パターンのタイミングを容易に変えることができる。
【００２０】
請求項６の半導体装置では、ロジックチップは、タイミング選択信号を受信するタイミング選択端子を有している。メモリチップは、データを保持するキャパシタを有する揮発性のメモリセルを有している。パターン発生回路は、メモリセルのリフレッシュ動作の実行間隔（リフレッシュ要求間隔）を、タイミング選択信号に応じて変化させるリフレッシュ制御回路を有している。外部から供給されるタイミング選択信号に応じて、リフレッシュ要求間隔を変えることで、パッケージの組み立て後にもメモリセルのリフレッシュ特性（データ保持特性）を容易に試験できる。
【００２１】
請求項７の半導体装置では、ロジックチップは、フェイルモード信号を受信するフェイルモード端子と、フェイルモード選択回路とを有している。フェイルモード選択回路は、第１試験モード時に、フェイルモード信号に応じて、最初のフェイル後に試験を中断するか、フェイルにかかわらず全ての試験を実行するかを選択する。例えば、パッケージ組み立て後の最終試験では、最初のフェイル後に試験を中断することで、良品を迅速に選別できる。また、不良のメモリチップの解析時には、フェイルにかかわらず全ての試験を実行するようにフェイルモード信号を設定することで、メモリチップの不良原因を容易に推定できる。その後、不良原因の特定は、試験端子を介して外部試験パターンを供給することで行われる。
【００２２】
不良率が高い量産の初期には、フェイルにかかわらず全ての試験を実行し、不良率が下がる量産の安定期には、最初のフェイル後に試験を中断することで、量産が安定した後の試験時間を短縮できる。
請求項８の半導体装置では、第２兼用端子は、第１試験モード時に、内部試験パターンにより順次実行される試験の項目を出力する試験項目端子として機能し、通常動作時に通常端子として機能する。このため、第１試験モード時に、SIPを評価するLSIテスタ等は、フェイルした試験項目を容易に認識できる。
【００２３】
請求項９の半導体装置では、ロジックチップは、パターン変更信号を受信するパターン変更端子と、パターン変更回路と、データ比較回路とを有している。パターン変更回路は、パターン変更信号に応じて、期待値データを変更する。データ比較回路は、パターン変更信号に応じて、パターン変更回路から出力される正しい期待値データまたは誤った期待値データを受信し、受信したデータをメモリチップからの読み出しデータと比較し、比較結果を試験結果として出力する。
【００２４】
パターン変更回路は、パターン変更信号に応じて誤った期待値データを出力するため、このとき、メモリチップが正しく動作しても、常に全ての試験がフェイルする。したがって、第１試験モードで動作するロジックチップ内の回路が故障し、比較結果が常にパスする場合にも、その故障を検出できる。すなわち、メモリチップの不良だけでなく、ロジックチップの不良も検出できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１および請求項１０に対応している。この半導体装置は、システム基板１０上にロジックチップ１２およびメモリチップ１４を搭載してシステム・イン・パッケージSIP（以下、単にSIPと称する）として形成されている。図中、ロジックチップ１２の周囲の小さい丸印は、SIPの外部端子を示している。ロジックチップ１２には、メモリチップ１４の端子に接続されるメモリ接続端子（図示せず）が形成されている。また、太線で示した信号線は、複数本で構成されている。
【００２６】
ロジックチップ１２は、クロック信号CLKに同期して動作するロジック回路１６、メモリコントローラ１８、メモリインタフェース２０、２２、メモリ試験回路２４、エントリ回路２６、外部インタフェース２８、３０、メモリ試験インタフェース３２、およびスイッチ３４を有している。
メモリチップ１４として、例えば、クロック信号CLKに同期して動作するSDRAM（Synchronou DRAM）が実装されている。メモリチップ１４は、マトリックス状に配置された複数のメモリセルおよびこれ等メモリセルにデータを入出力する複数のビット線を有している。メモリセルは、データを保持するキャパシタを有している。すなわち、メモリセルは、揮発性のメモリセルである。
【００２７】
ロジック回路１６は、システムとして必要な複数の機能ブロックを有しており、通常動作時にメモリコントローラ１８を制御して、メモリチップ１４をアクセスする機能を有している。ここで、通常動作とは、SIPの製品としての動作であり、携帯機器等に組み込まれたSIPのシステムとしての動作である。
メモリコントローラ１８は、メモリ試験回路２４からのコマンド信号BCMDおよびアドレス信号BADDをメモリチップ１４に合わせたタイミングに変更し、メモリインタフェース２０を介して、コマンド信号MCMDおよびアドレス信号MADDとしてメモリチップ１４に出力する。また、メモリコントローラ１８は、メモリ試験回路２４からのデータ信号BDT（書き込みデータ）を、データ信号MDTとしてメモリインタフェース２２を介してメモリチップ１４に出力し、メモリインタフェース２２を介してメモリチップ１４から読み出されるデータ信号MDT（読み出しデータ）を、データ信号BDTとしてメモリ試験回路２４に出力する。
【００２８】
ここで、メモリコントローラ１８とメモリチップ１４との間の信号線は、通常動作および第１および第２試験モードの両方で使用される。したがって、第１試験モードまたは第２試験モードのいずれかにより、ロジックチップ１２とメモリチップ１４との接続試験（インタフェース試験）を実行できる。
メモリ試験回路２４は、エントリ回路２６からのエントリ信号ENTを受けて動作する。エントリ信号ENTは、SIPの外部からメモリチップ１４の動作試験が指示されたときに、試験が終了するまで活性化される。メモリ試験回路２４の状態は、SIPの外部からモード端子を介して供給されるモード信号MODE（MODE1）に応じて、第１試験モードまたは第２試験モードになる。このように、モード端子およびモード信号MODEは、試験モードを選択するモード選択端子およびモード選択信号として作用する。
【００２９】
第１試験モードでは、メモリ試験回路２４は、メモリチップ１４を試験するための内部試験パターンを発生する。すなわち、メモリ試験回路２４は、SIP内に実装されるメモリチップ１４の組み込み自己検査機能（BIST試験）を有している。BIST試験の結果は、試験の終了時に比較結果信号 RSLT1として出力される。
第２試験モードでは、メモリ試験回路２４は、BIST機能をマスクしてSIPの外部から供給されるコマンド信号DCMD、アドレス信号DADD、およびデータ信号DWDT（書き込みデータ）をメモリコントローラ１８に出力する機能を有している。すなわち、第２試験モードでは、メモリ試験回路２４は、外部から供給される外部試験パターンをメモリチップ１４に直接伝達する伝達経路として作用する。
【００３０】
エントリ回路２６は、ロジック回路１６からメモリチップ１４の試験要求を受け、エントリ信号ENTを活性化する。外部インタフェース２８、３０は、第２試験モード時に動作する。外部インタフェース２８は、SIPの外部から供給されるコマンド信号DCMDおよびアドレス信号DADDをメモリ試験回路２４に出力する。外部インタフェース３０は、SIPの外部から供給される書き込みデータ信号DWDTをメモリ試験回路２４に出力し、メモリ試験回路２４から読み出しデータ信号DRDTを外部端子EXTに出力する。
【００３１】
メモリ試験インタフェース３２は、モード信号MODEを受け、受けた信号をモード信号MODE1として出力する。また、メモリ試験インタフェース３２は、試験結果信号RSLT1を受け、受けた信号を試験結果信号RSLTとして試験結果端子に出力する。
スイッチ３４は、通常動作時に、外部端子EXTをロジック回路１６に接続し、第２試験モード時に、外部端子EXTの一部を外部インタフェース２８、３０に接続する。すなわち、外部端子EXTの一部は、通常動作時に通常の端子として使用され、第２試験モード時に試験端子として使用される第１兼用端子である。
【００３２】
図２は、図１に示したメモリ試験回路２４の詳細を示している。メモリ試験回路２４は、モード設定回路３６、パターン発生回路３８、パターン選択回路４０、データ切替回路４２、データ比較回路４４、コマンド供給回路４６、アドレス供給回路４８、データ供給回路５０、および試験結果出力回路５２を有している。
【００３３】
モード設定回路３６は、クロック信号CLKに同期してエントリ信号ENTを受け、受けた信号をメモリ試験信号MTESTとして出力する。メモリ試験信号MTESTは、第１試験モード時および第２試験モード時に活性化される。また、モード設定回路３６は、メモリ試験信号MTESTの活性化時に、モード信号MODE1をモード設定信号MDSETとして出力する。モード信号MODE1およびモード設定信号MDSETは、第１試験モード時に高レベルに変化し、第２試験モード時に低レベルに変化する。
【００３４】
パターン発生回路３８は、高レベルのモード設定信号MDSET（第１試験モード）に応じて活性化され、内部試験パターンを発生する。発生した内部試験パターンは、コマンド信号PCMD、アドレス信号PADD、およびデータ信号PWDT（書き込みデータ）として出力される。内部試験パターンには、例えば、ALL-0試験の書き込みパターンおよび読み出しパターン、ALL-1試験の書き込みパターンおよび読み出しパターン、マーチング試験のパターン等、複数の試験を実行するための試験パターンが含まれている。また、パターン発生回路３８は、メモリチップ１４への書き込みデータである期待値データEDTおよび比較イネーブル信号CMPENをデータ比較回路４４に出力する。データ比較回路４４での比較結果が異なるとき、すなわち、エラーが発生したとき、パターン発生回路３８は、動作を停止する。
【００３５】
パターン選択回路４０は、モード設定信号MDSETが高レベルのときに（第１試験モード）、パターン発生回路３８から出力されるコマンド信号PCMD、アドレス信号PADD、およびデータ信号PDTを選択し、モード設定信号MDSETが低レベルのときに（第２試験モード）、外部から供給されるコマンド信号DCMD、アドレス信号DADD、および書き込みデータ信号DWDTを選択し、選択した信号をコマンド信号CMD、アドレス信号ADD、およびデータ信号DTとして出力する。
【００３６】
データ切替回路４２は、メモリチップ１４から読み出されるデータ信号BDT（読み出しデータ）を、モード設定信号MDSETが高レベルのときに読み出しデータ信号CRDTとしてデータ比較回路４４に出力し、モード設定信号MDSETが低レベルのときに読み出しデータ信号DRDTとして外部に出力する。この例では、読み出しデータ信号DRDTのビット幅（例えば、８ビット）は、データ信号BDTのビット幅（例えば、３２ビット）より小さい。このため、データ切替回路４２は、１回に受信したデータ信号BDTを、データ選択信号DQSELに応じて複数回に分けて複数の読み出しデータ信号DRDTとして出力する。特に、第２試験モード時に、外部に出力する読み出しデータ信号DRDTのビット幅を小さくすることで、試験端子の数を少なくできる。この結果、余分な負荷が付く兼用端子の数を少なくでき、通常動作時に試験端子の影響を最小限にできる。
【００３７】
データ比較回路４４は、第１試験モード時に、比較イネーブル信号CMPENに同期して、期待値データEDTと読み出しデータ信号CRDTとを比較し、比較結果を比較結果信号CMPとして出力する。比較結果信号CMPは、比較結果が同一のとき低レベルに変化し、比較結果が異なるとき高レベルに変化する。
コマンド供給回路４６、アドレス供給回路４８およびデータ供給回路５０は、メモリ試験信号MTESTの活性化時に、パターン選択回路４０から出力されるコマンド信号CMD、アドレス信号ADD、およびデータ信号DTをそれぞれ受け、受けた信号をコマンド信号BCMD、アドレス信号BADD、およびデータ信号BDTとして、図１のメモリコントローラ１８に出力する。
【００３８】
試験結果出力回路５２は、データ比較回路４４から供給される比較結果信号CMPを保持し、試験終了時に試験結果信号RSLT1として出力する。特に図示していないが、試験結果出力回路５２は、比較結果が一度でも相違したときに（比較結果信号CMPが一度でも高レベルに変化したときに）、パターン発生回路３８による試験パターンの発生を停止させ、試験結果信号RSLT1を高レベルに変化させる。SIPを試験する選別テスタは、高レベルの試験結果信号RSLT（図１）を受けたとき、そのSIPを不良品と判定する。この選別テスタは、第１試験モードの起動と試験結果の受信のみ行えればよいため、試験パターンの発生機能を有しない簡易な評価ボードでよい。第１試験モードで使用するSIPの外部端子の数が少ないため、評価ボード上に多数のSIPを搭載して試験を実行できる。この結果、試験時間を短縮できる。
【００３９】
図３は、図２に示したモード設定回路３６の詳細を示している。モード設定回路３６は、エントリ信号ENTをクロック信号CLKに同期して取り込み、メモリ試験信号MTESTとして出力するフリップフロップF/Fと、メモリ試験信号MTESTをゲートで受けるnMOSトランジスタとを有している。
図４は、図２に示したパターン選択回路４０の詳細を示している。パターン選択回路４０は、高レベルのモード設定信号MDSETを受けてオンするnMOSトランジスタと、低レベルのモード設定信号MDSETを受けてオンするnMOSトランジスタとを有している。すなわち、第１試験モード時に、パターン発生回路３８からのコマンド信号PCMD、アドレス信号PADD、および書き込みデータ信号PWDTが、コマンド信号CMD、アドレス信号ADD、およびデータ信号DTとして各供給回路４６、４８、５０に伝達され、第２試験モード時に、外部からのコマンド信号DCMD、アドレス信号DADD、および書き込みデータ信号DWDTが、コマンド信号CMD、アドレス信号ADD、およびデータ信号DTとして各供給回路４６、４８、５０に伝達される。
【００４０】
図５は、図２に示したデータ切替回路４２の詳細を示している。データ切替回路４２は、高レベルのモード設定信号MDSETを受けてオンするnMOSトランジスタと、低レベルのモード設定信号MDSETを受けてオンするnMOSトランジスタとを有している。すなわち、メモリチップ１４からのデータ信号BDTは、第１試験モード時に、読み出しデータ信号CRDTとしてデータ比較回路４４に伝達され、第２試験モード時に、読み出しデータ信号DRDTとして外部に伝達される。
【００４１】
図６は、図２に示したコマンド供給回路４６、アドレス供給回路４８、およびデータ供給回路５０の詳細を示している。コマンド供給回路４６、アドレス供給回路４８、およびデータ供給回路５０は、それぞれ高レベルのモード設定信号MDSETを受けてオンするnMOSトランジスタを有している。すなわち、第１および第２試験モード時に、コマンド信号CMD、アドレス信号ADD、および書き込みデータ信号DTが、コマンド信号BCMD、アドレス信号BADD、およびデータ信号BDTとしてメモリチップ１４に伝達される。
【００４２】
上述した半導体装置では、例えば、評価ボードを使用したパッケージ組み立て後の最終試験において、モード信号MODEが高レベルにされ、SIPは、第１試験モードに移行する。ロジックチップ１２のパターン発生回路４０は、内部試験パターンを発生し、メモリチップ１４の試験を実行する。そして、メモリチップ１４、およびロジックチップ１２とメモリチップ１４とのインタフェースが検査される。
【００４３】
また、メモリチップ１４に不良原因があると推定される不良のSIPを評価する場合、SIPを取り付けたLSIテスタによりモード信号MODEが低レベルにされ、SIPは、第２試験モードに移行する。LSIテスタは、第１試験モードでは供給できない詳細な試験パターンあるいは新たな試験パターンをメモリチップ１４に供給する。そして、メモリチップ１４の詳細な評価が行われ、メモリチップ１４の不良原因が特定される。第２試験モードは、特に、半導体装置の開発時（試作品を製造した後の評価試験）および不良品の解析に有効である。なお、第２試験モード時に、供給される外部試験パターンは、パターン選択回路４０を介してメモリチップ１４に供給される。このため、メモリチップ１４の端子に、外部端子EXTの負荷が直接影響することはない。
【００４４】
以上、本実施形態では、ロジックチップ１２内にメモリチップ１４を試験する内部試験パターンを発生するパターン発生回路３８を形成した。このため、試験に必要な外部端子の数を最小限にして、パッケージに実装されたメモリチップ１４を試験でき、同時に、ロジックチップ１２とメモリチップ１４との接続を試験できる。
【００４５】
パターン選択回路４０は、パターン発生回路３８が発生する内部試験パターンまたは外部から供給される外部試験パターンを、外部から供給されるモード信号MODEに応じて選択した。このため、メモリチップ１４の端子をSIPの外部端子EXTに直接接続することなく、メモリチップ１４を詳細に試験できる。したがって、外部試験パターンによる評価時にも、メモリチップ１４の端子に、外部端子EXTの負荷が直接影響することはない。
【００４６】
メモリチップ１４の端子が外部端子EXTに直接接続されないため、メモリチップ１４をSIPのシステム基板１０に搭載する場合、システム基板１０に形成される配線の数を減らすことができ、パッケージコストを下げることができる。配線数が減ることでシステム基板１０の面積を小さくできる場合、パッケージサイズを小さくでき、最終製品のコストを下げることができる。通常動作に不要な配線が、メモリチップに接続されないため、余分な負荷による信号遅延、特性低下等を防止できる。
【００４７】
図７は、本発明の半導体装置の第２の実施形態を示している。この実施形態は、請求項１ないし請求項３、および請求項１０に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、システム基板１０Ａ上に、ロジックチップ１２Ａおよびメモリチップ１４が搭載されSIPが形成されている。ロジックチップ１２Ａにおいて、第１の実施形態のメモリ試験回路２４およびメモリ試験インタフェース３２の代わりに、メモリ試験回路２４Ａおよびメモリ試験インタフェース３２Ａが形成されている。メモリ試験回路２４Ａおよびメモリ試験インタフェース３２Ａは、２ビットのモード信号MODE0、1（MODE）を受信する。その他の構成は、第１の実施形態と同じである。
【００４８】
メモリ試験回路２４Ａの状態は、SIPの外部から供給されるモード信号MODE0、1に応じて、第１試験モードまたは第２試験モードになる。具体的には、モード信号MODE0、1のレベルが"H,H"または"L,L"のとき、第１試験モードになり、モード信号MODE0、1のレベルが"H, L"のとき、第２試験モードになる。
図８は、図７に示したメモリ試験回路２４Ａの詳細を示している。メモリ試験回路２４Ａにおいて、モード信号MODE0、1を受けるモード設定回路３６Ａ、およびモード設定信号MDSET1-3を受けるパターン発生回路３８Ａ、パターン選択回路４０Ａ、データ切替回路４２Ａが、第１の実施形態のモード設定回路３６、パターン発生回路３８、パターン選択回路４０、データ切替回路４２と相違している。その他の構成は、第１の実施形態と同じである。
【００４９】
モード設定回路３６Ａは、２ビットのモード信号MODE0、1のレベルが"H,H"、"L,L"、"H, L"のとき、それぞれ、モード設定信号MDSET1、MDSET2、MDSET3を活性化する。モード設定信号MDSET12は、モード設定信号MDSET1、2のオア論理であり、モード設定信号MDSET12の活性化は、第１試験モードを示す。
パターン発生回路３８Ａは、モード設定信号MDSET1の活性化時に内部試験パターン（第１試験パターン）としてコマンド信号PCMD1、アドレス信号PADD1、データ信号PWDT1を出力する。パターン発生回路３８Ａは、モード設定信号MDSET2の活性化時に内部試験パターン（第２試験パターン）としてコマンド信号PCMD2、アドレス信号PADD2、データ信号PWDT2を出力する。このように、モード信号MODE0、1（モード信号MODE）は、後述するように、内部試験パターンを選択するパターン選択信号として機能し、モード信号MODEを受けるモード端子は、パターン選択端子として機能する。
【００５０】
パターン選択回路４０Ａは、モード設定信号MDSET1の活性化時に第１試験パターンを選択し、モード設定信号MDSET2の活性化時に第２試験パターンを選択し、モード設定信号MDSET3の活性化時に外部試験パターン（コマンド信号DCMD、アドレス信号DADD、および書き込みデータ信号DWDT）を選択し、選択した信号をコマンド信号CMD、アドレス信号ADD、およびデータ信号DTとして出力する。すなわち、この実施形態では、３つの試験パターンのいずれかがメモリチップ１４に供給される。
【００５１】
データ切替回路４２Ａは、モード設定信号MDSET1またはMDSET2の活性化時に、メモリチップ１４から読み出されるデータ信号BDTを読み出しデータ信号CRDTとして出力し、モード設定信号MDSET3の活性化時に、データ信号BDTを読み出しデータ信号DRDTとして出力する。すなわち、データ切替回路４２Ａは、第１の実施形態と同様に、メモリチップ１４からデータ信号BDTを、第１試験モード時にデータ比較回路４４に伝達し、第２試験モード時に図７の外部インタフェース３０に伝達する。
【００５２】
図９は、図８に示したモード設定回路３６Ａの詳細を示している。モード設定回路３６Ａは、第１の実施形態と同じフリップフロップF/F、モード信号MODE0、1からモード設定信号MDSET1-3を生成するデコーダ、メモリ試験信号MTESTをゲートで受ける３つnMOSトランジスタ、メモリ試験信号MTESTの低レベル時にモード設定信号MDSET1-3を低レベルにリセットする３つのnMOSトランジスタ、およびモード設定信号MDSET1、2からモード設定信号MDSET12を生成するOR回路とを有している。
【００５３】
図１０は、図８に示したパターン発生回路３８Ａおよびパターン選択回路４０Ａの詳細を示している。
パターン発生回路３８Ａは、第１パターン発生回路３９ａおよび第２パターン発生回路３９ｂを有している。第１パターン発生回路３９ａは、高レベルのモード設定信号MDSET1（第１試験モード）に応じて活性化され、クロック信号CLKに同期して第１試験パターン（内部試験パターン）を発生する。発生した内部試験パターンは、コマンド信号PCMD1、アドレス信号PADD1、およびデータ信号PWDT1（書き込みデータ）として出力される。第2パターン発生回路３９bは、高レベルのモード設定信号MDSET2（第１試験モード）に応じて活性化され、クロック信号CLKに同期して第２試験パターン（内部試験パターン）を発生する。発生した内部試験パターンは、コマンド信号PCMD2、アドレス信号PADD2、およびデータ信号PWDT2（書き込みデータ）として出力される。
【００５４】
ここで、第２試験パターンは、第１試験パターンに別の試験パターンを加えて構成されている。換言すれば、第１試験パターンは、第２試験パターンに含まれている。
パターン選択回路４０Ａは、第１パターン発生回路３９ａからの内部試験パターン、第２パターン発生回路３９ｂからの内部試験パターン、および外部試験パターンのいずれかを、モード設定信号MDSET1-3に応じて選択するための複数のnMOSトランジスタ、およびダイレクト供給回路４１ａを有している。パターン選択回路４０Ａは、選択した試験パターンを、コマンド信号CMD、アドレス信号ADD、およびデータ信号DTとして出力する。ダイレクト供給回路４１ａは、高レベルのモード設定信号MDSET3（第２試験モード）に応じて活性化され、クロック信号CLKに同期して、コマンド信号DCMD、アドレス信号DADD、および書き込みデータ信号DWDTを取り込む。
【００５５】
図１１は、図８に示したデータ切替回路４２Ａの詳細を示している。データ切替回路４２Ａは、モード設定信号MDSET3の活性化時にオンし、データ信号BDTを読み出しデータ信号DRDTとして伝達するnMOSトランジスタと、モード設定信号MDSET1またはMDSET2の活性化時にオンし、データ信号BDTを読み出しデータ信号CRDTとして伝達するnMOSトランジスタとを有している。
【００５６】
この実施形態の半導体装置では、第１の実施形態と同様に、第１試験モードを使用して半導体装置の組み立て後の最終試験が行われ、第２試験モードを使用してメモリチップ１４の詳細な評価が行われる。さらに、本実施形態では、最終試験において、不良率が高い量産の初期に、詳細な第２試験パターンで試験を行われ、不良率が下がる量産の安定期に、簡易な第１試験パターン（不良検出率の高い試験パターン）で試験を行われる。このように、量産後の所定の時期に試験パターンを簡略化することで、試験時間が短縮される。
【００５７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、モード信号MODEに応じて、第１試験パターンまたは第２試験パターンのいずれかをメモリチップ１４に出力した。このため、例えば、量産の初期と量産の安定期とで内部試験パターンを容易に変えることで、試験時間を短縮できる。
【００５８】
図１２は、本発明の半導体装置の第３の実施形態におけるメモリ試験回路２４Ｂを示している。この実施形態は、請求項１、請求項２、請求項５、および請求項１０に対応している。第１および第２の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
この実施形態では、第１の実施形態のメモリ試験回路２４およびメモリ試験インタフェース３２の代わりに、メモリ試験回路２４Ｂおよびメモリ試験インタフェース（図示せず）が形成されている。メモリ試験回路２４Ｂおよびメモリ試験インタフェース以外の構成は、第１および第２の実施形態と同じである。
メモリ試験回路２４Ｂにおいて、モード信号MODE0-2を受けるモード設定回路３６Ｂ、およびモード設定信号MDSET1-4を受けるパターン発生回路３８Ｂが、第２の実施形態のモード設定回路３６Ａおよびパターン発生回路３８Ａと相違している。その他の構成は、第１および第２の実施形態と同じである。なお、モード信号MODE2は、タイミング選択信号に対応し、外部から供給されるモード信号MODE2（MODE）を受けるモード端子は、タイミング選択端子に対応する。
【００６０】
モード設定回路３６Ｂは、モード信号MODE0、1のレベルが"H,H"、"L,L"、"H, L"のとき、それぞれ、モード設定信号MDSET1、MDSET2、MDSET3を活性化する。また、モード設定回路３６Ｂは、モード信号MODE2をモード設定信号MDSET4として出力する。モード設定信号MDSET12は、第２の実施形態と同様に、モード設定信号MDSET1、2のオア論理であり、モード設定信号MDSET12の活性化は、第１試験モードを示す。
【００６１】
パターン発生回路３８Ｂは、モード設定信号MDSET1の活性化時に内部試験パターン（第１試験パターン）としてコマンド信号PCMD1、アドレス信号PADD1、データ信号PWDT1を出力する。パターン発生回路３８Ｂは、モード設定信号MDSET2の活性化時に内部試験パターン（第２試験パターン）としてコマンド信号PCMD2、アドレス信号PADD2、データ信号PWDT2を出力する。さらに、パターン発生回路３８Ｂは、モード設定信号MDSET4のレベルに応じて、出力する試験パターンのタイミングを変更する。具体的には、モード設定信号MDSET4に応じて、信号のエッジを生成する基準クロック信号が切り換えることで、タイミングの異なるコマンド信号PCMD1等が生成される。
【００６２】
図１３は、図１２に示したモード設定回路３６Ｂの詳細を示している。モード設定回路３６Ｂは、第２の実施形態のモード設定回路３６Ａ（図９）にモード信号MODE2を受け、受けた信号をモード設定信号MDSET4として出力するバッファ（２つのインバータ）およびnMOSトランジスタを加えて構成されている。nMOSトランジスタは、メモリ試験信号MTESTの高レベル時に、モード設定信号MDSET4を出力する。
【００６３】
図１４は、図１２に示したパターン発生回路３８Ｂおよびパターン選択回路４０Ａの詳細を示している。パターン発生回路３８Ｂは、第１パターン発生回路３９ｃ、第２パターン発生回路３９ｄ、およびプリチャージ制御回路３９ｅを有している。第１パターン発生回路３９ｃは、高レベルのモード設定信号MDSET1（第１試験モード）に応じて活性化され、クロック信号CLKに同期して第１試験パターン（内部試験パターン）を発生する。発生した内部試験パターンは、コマンド信号PCMD1、アドレス信号PADD1、およびデータ信号PWDT1（書き込みデータ）として出力される。第2パターン発生回路３９ｄは、高レベルのモード設定信号MDSET2（第１試験モード）に応じて活性化され、クロック信号CLKに同期して第２試験パターン（内部試験パターン）を発生する。発生した内部試験パターンは、コマンド信号PCMD2、アドレス信号PADD2、およびデータ信号PWDT2（書き込みデータ）として出力される。
【００６４】
プリチャージ制御回路３９ｅは、モード設定信号MDSET4に応じて、第１パターン発生回路３９ｃおよび第２パターン発生回路３９ｄにタイミング制御信号TCONを出力する。第１パターン発生回路３９ｃおよび第２パターン発生回路３９ｄは、高レベルのタイミング制御信号TCONを受けたとき、最後の書き込みデータの出力からビット線のプリチャージを開始するまでの期間を延ばす。具体的には、最後の書き込みデータの出力後、プリチャージコマンドが供給されるまでに所定数のNOP（No Operation）コマンドが挿入される。
【００６５】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、SIPの組み立て後においても、外部からのモード信号MODE2に応じて、ビット線のプリチャージタイミングを容易に変えることができる。
図１５は、本発明の半導体装置の第４の実施形態におけるパターン発生回路３８Ｃおよびパターン選択回路４０Ａを示している。パターン発生回路３８Ｃを除く構成は、第３の実施形態と同じである。この実施形態は、請求項１、請求項２、請求項６、および請求項１０に対応している。第１ないし第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６６】
パターン発生回路３８Ｃは、第１パターン発生回路３９ｆ、第２パターン発生回路３９ｇ、およびリフレッシュ制御回路３９ｈを有している。第１パターン発生回路３９ｆは、高レベルのモード設定信号MDSET1（第１試験モード）に応じて活性化され、クロック信号CLKに同期して第１試験パターン（内部試験パターン）を発生する。発生した内部試験パターンは、コマンド信号PCMD1、アドレス信号PADD1、およびデータ信号PWDT1（書き込みデータ）として出力される。第2パターン発生回路３９ｇは、高レベルのモード設定信号MDSET2（第１試験モード）に応じて活性化され、クロック信号CLKに同期して第２試験パターン（内部試験パターン）を発生する。発生した内部試験パターンは、コマンド信号PCMD2、アドレス信号PADD2、およびデータ信号PWDT2（書き込みデータ）として出力される。
【００６７】
リフレッシュ制御回路３９ｈは、モード設定信号MDSET4に応じて、第１パターン発生回路３９ｆおよび第２パターン発生回路３９ｇにタイミング制御信号TCON2を出力する。第１パターン発生回路３９ｆおよび第２パターン発生回路３９ｇは、高レベルのタイミング制御信号TCON2を受けたとき、メモリセルのリフレッシュ動作の実行間隔（リフレッシュ要求間隔）を延ばす。具体的には、リフレッシュ要求の間に、所定数のNOPコマンドが挿入される。
【００６８】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、外部からのモード信号MODE2に応じて、リフレッシュ要求間隔を変えることで、パッケージの組み立て後においてもメモリセルのリフレッシュ特性（データ保持特性）を詳細に試験できる。
図１６は、本発明の半導体装置の第５の実施形態を示している。この実施形態は、請求項１、請求項７、請求項８、および請求項１０に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６９】
この実施形態では、システム基板１０Ｄ上に、ロジックチップ１２Ｄおよびメモリチップ１４が搭載されSIPが形成されている。ロジックチップ１２Ｄにおいて、第１の実施形態のメモリ試験回路２４およびメモリ試験インタフェース３２の代わりに、メモリ試験回路２４Ｄおよびメモリ試験インタフェース３２Ｄが形成されている。メモリ試験インタフェース３２Ｄは、フェイルモード端子を介してフェイルモード信号FMODEを受信し、受信した信号をフェイルモード信号FMDとしてメモリ試験回路２４Ｄに出力する。外部端子EXTの一部は、通常動作時に通常の端子として使用され、第２試験モード時に試験端子として使用される第１兼用端子であり、第１試験モード時に試験項目（後述する試験項目信号TITEM）を出力する試験項目端子として使用される第２兼用端子である。その他の構成は、第１の実施形態と同じである。
【００７０】
図１７は、図１６に示したメモリ試験回路２４Ｄの詳細を示している。メモリ試験回路２４Ｄにおいて、モード設定信号MDSETを受けるパターン発生回路３８Ｄが、第１の実施形態のパターン発生回路３８と相違している。また、データ出力回路５４が、新たに形成されている。その他の構成は、第１の実施形態と同じである。パターン発生回路３８Ｄおよびデータ比較回路４４は、第１試験モード時に、フェイルモード信号FMODEに応じて、最初のフェイル後に試験を中断するか、フェイルにかかわらず全ての試験を実行するかを選択するフェイルモード選択回路として動作する。
【００７１】
パターン発生回路３８Ｄは、高レベルのモード設定信号MDSET（第１試験モード）に応じて活性化され、内部試験パターンを発生する。発生した内部試験パターンは、コマンド信号PCMD、アドレス信号PADD、およびデータ信号PWDT（書き込みデータ）として出力される。パターン発生回路３８Ｄは、フェイルモード信号FMDが低レベルのとき、最初のフェイルで動作を停止する。また、パターン発生回路３８Ｄは、フェイルモード信号FMDが高レベルのとき、データ比較回路４４での比較結果が異なるときも、試験パターンを引き続き発生する。さらに、パターン発生回路３８Ｄは、内部試験パターンにより順次実行される試験の項目を、試験項目信号TITEMとして出力する。
【００７２】
データ出力回路５４は、メモリ試験信号MTESTが高レベルのときに活性化される。データ出力回路５４は、フェイルモード信号FMDが低レベルのとき、データ切替回路４２からの読み出しデータ信号DRDT1（第２試験モード時）を読み出しデータDRDTとして出力する。データ出力回路５４は、フェイルモード信号FMDが高レベルのとき、パターン発生回路３８Ｄからの試験項目信号TITEM（第１試験モード時）を読み出しデータDRDTとして出力する。試験項目信号TITEMは、試験結果出力回路５２からの試験結果信号RSLT1に同期して出力される。
【００７３】
図１８は、図１７に示したデータ出力回路５４の詳細を示している。データ出力回路５４は、フェイルモード信号FMDが低レベルのときにオンし、読み出しデータ信号DRDT1を読み出しデータ信号DRDTとして出力するnMOSトランジスタと、フェイルモード信号FMDが高レベルのときにオンし、試験項目信号TITEMを読み出しデータ信号DRDTとして出力するnMOSトランジスタとを有している。
【００７４】
この実施形態の半導体装置では、第１試験モード中に、高レベルのフェイルモード信号FMODE（FMD）が供給されたとき、パターン発生回路３８Ｄは、フェイルにかかわらず全ての内部試験パターンを発生し、メモリチップ１４の試験を行う。そして、ロジックチップ１２Ｄは、比較結果信号RSLT（RSLT1）とともに、試験項目信号TITEMを出力する。このため、フェイルモード信号FMODEに応じて、最初のフェイル後に試験を中断するか、フェイルにかかわらず全ての試験を実行するかを選択できる。
【００７５】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、例えば、SIPの組み立て後の最終試験時にフェイルモード信号FMODEを低レベルに設定し、最初のフェイル後に試験を中断することで、良品を迅速に選別できる。また、不良のメモリチップ１４の解析時にフェイルモード信号FMODEを高レベルに設定することで、フェイルにかかわらず全ての試験を実行でき、メモリチップの不良原因を容易に推定できる。
【００７６】
あるいは、不良率が高い量産の初期には、フェイルモード信号FMODEを高レベルに設定し、フェイルにかかわらず全ての試験を実行し、不良率が下がる量産の安定期には、フェイルモード信号FMODEを低レベルに設定し、最初のフェイル後に試験を中断することで、量産が安定した後の試験時間を短縮できる。
フェイルモード信号FMODEが高レベルのときに、内部試験パターンにより順次実行される試験の項目（試験項目信号TITEM）が、試験項目端子から出力されるため、SIPを評価するLSIテスタ等は、フェイルした試験項目を容易に認識できる。
【００７７】
図１９は、本発明の半導体装置の第６の実施形態におけるメモリ試験回路２４Ｅを示している。この実施形態は、請求項１、請求項９、および請求項１０に対応している。第１、第２、および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７８】
メモリ試験回路２４Eは、第３の実施形態と同じモード設定回路３６Ｂ、第２の実施形態と同じパターン発生回路３８Ａ、パターン選択回路４０Ａ、データ切替回路４２Ａ、第１の実施形態と同じデータ比較回路４４、コマンド供給回路４６、アドレス供給回路４８、データ供給回路５０、試験結果出力回路５２、および新たな回路としてパターン発生回路３８Ａからの期待値データEDTを受けるパターン変更回路５６を有している。
【００７９】
図２０は、パターン変更回路５６の詳細を示している。パターン変更回路５６は、低レベルのモード設定信号MDSET4を受けてオンし、期待値データEDTを期待値データEDT1として出力するnMOSトランジスタと、高レベルのモード設定信号MDSET4を受けてオンし、期待値データEDTの反転レベルを期待値データEDT1として出力するnMOSトランジスタとを有している。モード設定信号MDSET4は、第３の実施形態と同様に、モード信号MODE2に対応して変化する。モード信号MODE2は、後述する期待値データを反転するパターン変更信号として機能し、モード信号MODE2（MODE）を受信するモード端子は、パターン変更端子として機能する。期待値データEDT1は、データ比較回路４４に伝達され、データ切替回路４２Ａからの読み出しデータ信号 CRDTと比較される。
【００８０】
この実施形態では、モード設定信号MDSET4が高レベルのときに、データ比較回路４４は、期待値データEDTの反転レベルと読み出しデータ信号 CRDTとを比較する。このとき、メモリチップ１４が正しく動作しても、常に全ての試験がフェイルする。この結果、第１試験モードで動作するロジックチップ内の回路が故障し、比較結果が常にパスする場合にも（例えば、データ比較回路４４から出力される比較結果信号CMPの０スタック故障）、その故障を検出できる。具体的には、モード設定信号MDSET4を順次低レベルおよび高レベルにして、第１試験モードを使用してメモリチップ１４の試験を行い、ともにパスした場合には、ロジックチップの不良が検出される。
【００８１】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリチップ１４の不良だけでなく、ロジックチップの不良も検出できる。
なお、上述した第１の実施形態では、システム基板１０上にロジックチップ１２およびメモリチップ１４を実装することでSIPを構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロジックチップとメモリチップとをバンプを介して直接接続することでSIPを構成してもよい。
【００８２】
上述した第１の実施形態では、第１試験パターンと、第１試験パターンに別の試験パターンを加えた第２試験パターンのいずれかをメモリチップ１４に出力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリチップ１４内の着目するメモリセルに隣接するメモリセルにデータを書き込むダミーライトパターンを含まない第１試験パターンと、ダミーライトパターンを含む第２試験パターンのいずれかをメモリチップ１４に出力してもよい。この場合には、ダミーライトパターンにより、隣接するメモリセル間の干渉をチェックできる。このため、例えば、製造条件が変動したときには、ダミーライトパターンを含む第２試験パターンで試験を行い、製造条件が安定しているときには、第１試験パターンで試験を行うことで、最終試験にかかるコストを最小限にできる。
【００８３】
上述した第２の実施形態では、試験時間を短縮するために、第１試験パターンを含む第２試験パターンを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、SIPの仕様により異なる容量のメモリチップが実装される場合、それぞれのメモリチップ毎に第１および第２試験パターンを形成してもよい。さらに、異種のメモリチップが実装される場合にも、それぞれのメモリチップ毎に第１および第２試験パターンを形成してもよい。
【００８４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００８５】
【発明の効果】
請求項１および請求項１０の半導体装置では、第１試験モードにより、メモリチップの詳細な試験だけでなく、ロジックチップとメモリチップとのインタフェースも試験できる。メモリチップ等をシステム基板に搭載するSIPまたはMCMにおいて、システム基板に形成される配線の数を減らすことができ、パッケージコストを下げることができる。通常動作（出荷後の製品としての動作）に不要な配線が、メモリチップに接続されないため、余分な負荷による信号遅延、特性低下等を防止できる。第２試験モードにより、外部から供給される外部試験パターンを使用して、メモリチップを詳細に評価できる。
【００８６】
請求項２の半導体装置では、半導体装置の仕様に応じて内部試験パターンを容易に変えることができる。
請求項３の半導体装置では、不良率が下がる量産の安定期には、簡易かつ不良検出率の高い第１試験パターンで試験を行うことで、量産が安定した後の試験時間を短縮できる。
【００８７】
請求項４の半導体装置では、第１試験パターンと第２試験パターンとを使い分けることで、最終試験にかかるコストを最小限にできる。
請求項５の半導体装置では、パッケージの組み立て後にも、外部から供給されるタイミング選択信号に応じて、試験パターンのタイミングを容易に変えることができる。
【００８８】
請求項６の半導体装置では、外部から供給されるタイミング選択信号に応じて、リフレッシュ要求間隔を変えることで、パッケージの組み立て後にもメモリセルのリフレッシュ特性を容易に試験できる。
請求項７の半導体装置では、不良率が高い量産の初期には、フェイルにかかわらず全ての試験を実行し、不良率が下がる量産の安定期には、最初のフェイル後に試験を中断することで、量産が安定した後の試験時間を短縮できる。
【００８９】
請求項８の半導体装置では、第１試験モード時に、SIPを評価するLSIテスタ等は、フェイルした試験項目を容易に認識できる。
請求項９の半導体装置では、メモリチップの不良だけでなく、ロジックチップの不良も検出できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したメモリ試験回路の詳細を示すブロック図である。
【図３】図２に示したモード設定回路の詳細を示す回路図である。
【図４】図２に示したパターン選択回路の詳細を示す回路図である。
【図５】図２に示したデータ切替回路の詳細を示す回路図である。
【図６】図２に示したコマンド供給回路、アドレス供給回路、およびデータ供給回路の詳細を示す回路図である。
【図７】本発明の第２の実施形態を示すブロック図である。
【図８】図７に示したメモリ試験回路の詳細を示すブロック図である。
【図９】図８に示したモード設定回路の詳細を示す回路図である。
【図１０】図８に示したパターン発生回路およびパターン選択回路の詳細を示すブロック図である。
【図１１】図８に示したデータ切替回路の詳細を示す回路図である。
【図１２】本発明の第３の実施形態を示すブロック図である。
【図１３】図１２に示したモード設定回路の詳細を示す回路図である。
【図１４】図１２に示したパターン発生回路およびパターン選択回路の詳細を示すブロック図である。
【図１５】本発明の第４の実施形態におけるパターン発生回路およびパターン選択回路の詳細を示すブロック図である。
【図１６】本発明の第５の実施形態を示すブロック図である。
【図１７】図１６に示したメモリ試験回路の詳細を示すブロック図である。
【図１８】図１７に示したデータ出力回路の詳細を示す回路図である。
【図１９】本発明の第６の実施形態におけるメモリ試験回路の詳細を示すブロック図である。
【図２０】図１９に示したパターン変更回路の詳細を示す回路図である。
【符号の説明】
１０、１０Ａ、１０Ｄ システム基板
１２、１２Ａ、１２Ｄ ロジックチップ
１２ メモリチップ
１６ ロジック回路
１８ メモリコントローラ
２０、２２ メモリインタフェース
２４、２４Ａ、２４Ｂ、２４Ｄ、２４Ｅ メモリ試験回路
２６ エントリ回路
２８、３０ 外部インタフェース
３２、３２Ａ、３２Ｄ メモリ試験インタフェース
３４ スイッチ
３６、３６Ａ、３６Ｂ モード設定回路
３８、３８Ａ、３８Ｂ、３８Ｃ、３８Ｄ パターン発生回路
３９ａ 第１パターン発生回路
３９ｂ 第２パターン発生回路
３９ｃ、３９ｆ 第１パターン発生回路
３９ｄ、３９ｇ 第２パターン発生回路
３９ｅ プリチャージ制御回路
３９ｈ リフレッシュ制御回路
４０、４０Ａ、 パターン選択回路
４１ａ ダイレクト供給回路
４２、４２Ａ データ切替回路
４４ データ比較回路
４６ コマンド供給回路
４８ アドレス供給回路
５０ データ供給回路
５２ 試験結果出力回路
５４ データ出力回路
５６ パターン変更回路
ADD アドレス信号
BADD アドレス信号
BCMD コマンド信号
BDT データ信号
CLK クロック信号
CMD コマンド信号
CMP 比較結果信号
CMPEN 比較イネーブル信号
CRDT 読み出しデータ信号
DQSEL データ選択信号
DRDT 読み出しデータ信号
DT データ信号
DWDT 書き込みデータ信号
EDT、EDT1 期待値データ
ENT エントリ信号
EXT 外部端子
FMD フェイルモード信号
FMODE フェイルモード信号
MADD アドレス信号
MCMD コマンド信号
MDSET、MDSET12、MDSET1-4 モード設定信号
MDT データ信号
MODE、MODE0-2 モード信号
MTEST メモリ試験信号
RDDT 読み出しデータ信号
PADD アドレス信号
PCMD コマンド信号
PWDT データ信号
RSLT、RSLT1 試験結果信号
SIP システム・イン・パッケージ
TCON、TCON2 タイミング制御信号

Claims (10)

1. ロジックチップと、該ロジックチップによってアクセスされるメモリチップとが、１つのパッケージに実装された半導体装置であって、
   前記ロジックチップは、
   前記メモリチップを試験するための第１試験モードまたは第２試験モードを選択するモード選択信号を受信するモード選択端子と、
   前記第１試験モード時に動作し、前記メモリチップ用の内部試験パターンを発生するパターン発生回路と、
   前記内部試験パターンにより実行された試験結果を出力する試験結果端子と、
   前記第２試験モード時に試験端子として機能し、通常動作時に通常端子として機能する第１兼用端子と、
   前記第１試験モード時に、前記パターン発生回路から出力される前記内部試験パターンを選択し、前記第２試験モード時に、前記試験端子を介して供給される外部試験パターンを選択し、選択した試験パターンを前記メモリチップに出力するパターン選択回路とを備え、
   前記半導体装置は、前記第１および第２試験モード中に前記内部試験パターンおよび前記外部試験パターンを前記ロジックチップから前記メモリチップに伝達するとともに、通常動作中に前記ロジックチップ内のロジック回路が前記メモリチップをアクセスするために出力する信号を前記メモリチップに伝達するために、前記ロジックチップと前記メモリチップとの間に配線された共通の信号線を備えていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記ロジックチップは、パターン選択信号を受信するパターン選択端子を備え、
   前記パターン発生回路は、複数の前記内部試験パターンを発生する機能を有し、前記パターン選択信号に応じて、前記内部試験パターンのいずれかを出力することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記内部試験パターンのうち２つは、第１試験パターンと、該第１試験パターンに別の試験パターンを加えて構成された第２試験パターンとであることを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記内部試験パターンのうち２つは、前記メモリチップ内の着目するメモリセルに隣接するメモリセルにデータを書き込むダミーライトパターンを含まない第１試験パターンと、前記ダミーライトパターンを含む第２試験パターンとであることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記ロジックチップは、タイミング選択信号を受信するタイミング選択端子を備え、
   前記メモリチップは、メモリセルと、前記メモリセルにデータを入出力するビット線とを備え、
   前記パターン発生回路は、前記メモリセルへのデータの書き込み後に前記ビット線のプリチャージを開始するまでの時間を、前記タイミング選択信号に応じて変化させるプリチャージ制御回路を備えていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記ロジックチップは、タイミング選択信号を受信するタイミング選択端子を備え、
   前記メモリチップは、データを保持するキャパシタを有する揮発性のメモリセルを備え、
   前記パターン発生回路は、前記メモリセルのリフレッシュ動作の実行間隔を、前記タイミング選択信号に応じて変化させるリフレッシュ制御回路を備えていることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記ロジックチップは、フェイルモード信号を受信するフェイルモード端子と、
   前記第１試験モード時に、前記フェイルモード信号に応じて、最初のフェイル後に試験を中断するか、フェイルにかかわらず全ての試験を実行するかを選択するフェイルモード選択回路とを備えていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１試験モード時に、前記内部試験パターンにより順次実行される試験の項目を出力する試験項目端子として機能し、通常動作時に通常端子として機能する第２兼用端子を備えていることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記ロジックチップは、パターン変更信号を受信するパターン変更端子と、
   前記パターン変更信号に応じて、期待値データを変更するパターン変更回路と、
   前記パターン変更信号に応じて、前記パターン変更回路から出力される正しい期待値データまたは誤った期待値データを受信し、受信したデータを前記メモリチップからの読み出しデータと比較し、比較結果を前記試験結果として出力するデータ比較回路とを備えていることを特徴とする半導体装置。
10. 同一のパッケージ内に実装されるメモリチップの端子に接続されるメモリ接続端子と、
    前記メモリチップを試験するための第１試験モードまたは第２試験モードを選択するモード選択信号を受信するモード選択端子と、
    前記第１試験モード時に動作し、前記メモリチップ用の内部試験パターンを発生するパターン発生回路と、
    前記内部試験パターンにより実行された試験結果を出力する試験結果端子と、
    前記第２試験モード時に試験端子として機能し、通常動作時に通常の端子として機能する兼用端子と、
    前記第１試験モード時に、前記パターン発生回路から出力される前記内部試験パターンを選択し、前記第２試験モード時に、前記試験端子を介して供給される外部試験パターンを選択し、選択した試験パターンを前記メモリチップに出力するパターン選択回路と、
    通常動作中に前記メモリチップをアクセスするための信号を出力するロジック回路と、
    前記第１および第２試験モード中に前記内部試験パターンおよび前記外部試験パターンを前記メモリチップに伝達するとともに、前記通常動作中に前記ロジック回路が出力する信号を前記メモリチップに伝達するための共通の信号線とを備えていることを特徴とする半導体装置。

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