JP2006162510A - 組込み型自己検査回路、ｌｓｉ、半導体装置、及びシステムボード - Google Patents

Abstract

【課題】 初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施すること。
【解決手段】 ＢＩＳＴ回路１０７の外部デバイス１０２の出力応答を読み出すためのクロックに、クロックの位相を自動調整するクロック位相調整部１１０を具備する。クロック位相調整部１１０がＢＩＳＴ回路１０７による外部デバイス１０２の検査の前に、ＣＬＫ生成部１０３からのクロックの位相を自動調整して位相を設定することで、最適なクロックの位相を設定することが可能となる。これにより、検査初期におけるＢＩＳＴ回路１０７による外部デバイス１０２の的確な検査を可能にする。
【選択図】 図１

Description

本発明は、ＬＳＩの外部デバイスの検査を行うための組込み型自己検査（以下、適宜、ＢＩＳＴと略す）回路、あるいはかかる自己検査機能を有するＬＳＩ、半導体装置、及びシステムボードに関するものである。

従来のＬＳＩ中の外部デバイスを検査するためのＢＩＳＴ回路は、外部デバイスの出力応答の読み出し回路のクロックを最適な位相に調整するクロック位相調整部がなかった（例えば、特許文献１参照。）。
特開２００３−７７２９６号公報

ところで、外部デバイスの出力応答を読み出すには、ＬＳＩから外部デバイスまでの遅延と外部デバイスの応答時間、外部デバイスからＬＳＩ内部までの遅延時間等がかかるため、ＬＳＩの他のブロックを動作させるクロックの位相よりも遅れた位相のクロックが必要となるため、クロックの位相調整が必要となる。

しかし、前述の従来の外部デバイス検査用のＢＩＳＴ回路には、外部デバイスの出力応答の読み出し回路のクロックを自動的に最適な位相に調整するクロック位相調整部が設けられていないため、まだ位相の調整が行われていない初期段階での外部デバイスの検査時は、外部デバイスの出力応答の読み出しがうまく行えず、そのままでは、外部デバイスの検査を的確に実施できない、という課題があった。

そこで、本発明は、初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施することができる組込み型自己検査回路、ＬＳＩ、半導体装置、及びシステムボードを提供することを目的とする。

上記従来の課題を解決するために、本発明の組込み型自己検査回路では、外部デバイスの出力応答読み出し用のクロックを入力して前記外部デバイスを検査する組込み型自己検査回路において、前記外部デバイスの出力応答読み出し用のクロックの位相を調整するクロック位相調整部を有する構成を採る。これにより、組込み型自己検査回路の外部デバイスの出力応答読み出し用のクロックに、クロックの位相を自動調整するクロック位相調整部があるため、組込み型自己検査回路による外部デバイスの検査の前にクロックの位相を自動調整して位相を設定することで、検査初期における組込み型自己検査回路による外部デバイスの検査が可能となる。

特に、前記組込み型自己検査回路において、前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用し、検査時に決定した位相調整値を、通常使用の立ち上げ時に外部から設定することで、通常使用時にも前記外部デバイスの出力応答読み出し用のクロックに対し前記位相調整値を設定する構成を採る。これにより、組込み型自己検査回路の外部デバイス出力応答読み出し部と、通常動作使用の外部デバイス出力応答読み出し部とを共通にし、組込み型自己検査回路による検査で決定した位相調整値を、ＬＳＩの通常使用時の立ち上げ時に外部から設定することで、通常使用時にも適正な位相を設定することが可能となる。

また、前記組込み型自己検査回路において、前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用し、検査時に決定した位相調整値を、検査時にＬＳＩ内部に具備された不揮発性メモリーに記憶させ、通常使用の立ち上げ時には、前記不揮発性メモリーに記憶させた前記位相調整値を読み出し、前記外部デバイスの出力応答読み出し用のクロックに対し前記位相調整値を設定する構成を採る。これにより、検査時に決定した位相調整値をＬＳＩ内部に具備した不揮発性メモリーに記憶させ、ＬＳＩの通常使用の立ち上げ時に前記不揮発性メモリーに記憶させた値を読み出して適正な位相を設定することが可能となる。

また、前記組込み型自己検査回路において、前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用し、検査時に決定した位相調整値を、検査時にＬＳＩ外部の不揮発性メモリーに記憶させ、通常使用の立ち上げ時には、前記ＬＳＩ外部の不揮発性メモリーに記憶させた前記位相調整値を読み出し、前記外部デバイスの出力応答読み出し用のクロックに対し前記位相調整値を設定する構成を採る。これにより、検査時に決定した位相調整値をＬＳＩ外部の不揮発性メモリーに記憶させ、ＬＳＩの通常使用の立ち上げ時に前記不揮発性メモリーに記憶させた値を読み出して適正な位相を設定することが可能となる。

また、前記組込み型自己検査回路において、前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用するとともに、ＬＳＩの電源投入時ごとに検査を行い、前記外部デバイスの出力応答読み出し用のクロックの位相を調整する構成を採る。これにより、ＬＳＩの電源投入時ごとに検査を行うことで、クロックの位相を自動調整することが可能となる。

また、前記組込み型自己検査回路において、前記外部デバイスは、メモリーである、構成を採る。これにより、メモリーの組込み型自己検査回路は広く一般に用いられており、本発明により、ＬＳＩ外部のメモリーの組込み型自己検査回路を用いた検査を容易に実施することが可能となる。

また、本発明のＬＳＩは、前記組込み型自己検査回路を有する構成を採る。これにより、前記組込み型自己検査回路と同等の効果が得られる。

また、本発明の半導体装置は、前記組込み型自己検査回路を有するＬＳＩと、外部デバイスとを一つのパッケージに搭載する構成を採る。これにより、ＬＳＩと外部デバイスとを一つのパッケージに搭載することで、半導体装置中のＬＳＩから同一の半導体装置に搭載された外部デバイスの検査を容易に実施することが可能となる。

また、本発明の半導体装置は、前記組込み型自己検査回路を有するＬＳＩと、検査時に決定した位相調整値を検査時に書き込まれて記憶し、通常使用の立ち上げ時には位相の設定のため前記位相調整値が読み出される不揮発性メモリーと、外部デバイスとを一つのパッケージに搭載する構成を採る。これにより、ＬＳＩと外部デバイスと位相調整値を記憶することが可能な不揮発性メモリーを同一の半導体装置に搭載することになるので、外部デバイスの検査を容易に実施することを可能とすると共に、通常使用時でも最適な位相値を設定することが可能となる。

また、本発明のシステムボードは、前記組込み型自己検査回路を有するＬＳＩと、外部デバイスとを一つのボードに搭載し、前記ＬＳＩからその外部デバイスを検査する構成を採る。これにより、システムボードにＬＳＩと外部デバイスとを搭載することになるので、システムボードにおいても、外部デバイスを検査する際の最適な位相値および通常動作時の最適な位相値の実現が可能となる。

また、本発明のシステムボードは、前記組込み型自己検査回路を有するＬＳＩと、外部デバイスと、検査時に決定した位相調整値を検査時に書き込まれて記憶し、通常使用の立ち上げ時には位相の設定のため前記位相調整値が読み出される不揮発性メモリーと、を一つのボードに搭載し、ＬＳＩからその外部デバイスを検査する構成を採る。これにより、システムボードにＬＳＩと外部デバイスと位相調整値を記憶することが可能な不揮発性メモリーを搭載することになるので、システムボードにおいても、外部デバイスを検査する際の最適な位相値および通常動作時の最適な位相値の実現が可能となる。

本発明は、外部デバイスの出力応答読み出し用のクロックの位相を調整する位相調整部を有するので、組込み型自己検査回路（ＢＩＳＴ回路）による外部デバイスの検査の前にそのクロックの位相を適正に調整して位相を設定することになり、初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施することが可能である。

以下、本発明の実施の形態を、図面を参照しながら説明する。

実施の形態１.
図１は、本発明の実施の形態１の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図である。

図１において、外部デバイス１０２が接続される半導体装置であるＬＳＩ１０１は、クロック（ＣＬＫ）生成部１０３、通常データ処理部１０４、通常データ処理における外部デバイス１０２からの出力応答読み出し用のクロックの位相を調整する第一のクロック位相調整部１０５、通常データ処理における外部デバイス１０２の出力応答を読み出す第一の出力応答読み出し部１０６、組込み型自己検査回路（ＢＩＳＴ回路）１０７を有している。

ＢＩＳＴ回路１０７は、ＢＩＳＴコントローラー（BIST Controller）１０８、外部デバイス１０２の出力応答を読み出す第二の出力応答読み出し部１０９、第二の出力応答読み出し部１０９のクロックの位相を調整するための第二のクロック位相調整部１１０、第二のクロック位相調整部１１０の位相調整値を設定するための第二のレジスタ部（Reg）１１１、位相演算部１１２を有している。

また、図１において、ＬＳＩ１０１は、外部デバイス１０２への通常データ処理部１０４からの制御信号と、ＢＩＳＴ回路１０７からの制御信号を選択するための第一のセレクタ１１３、外部デバイス１０２への通常データ処理部１０４からのアドレス信号とＢＩＳＴ回路１０７からのアドレス信号とを選択するための第二のセレクタ１１４、外部デバイス１０２に書き込むための通常データ処理部１０４からのデータとＢＩＳＴ回路１０７からのデータとを選択するための第三のセレクタ１１５、ＬＳＩ１０１のクロック入力ポート１１６、ＬＳＩ１０１のテストモード端子１１７、外部デバイス１０２への制御信号出力端子１１８、外部デバイス１０２へのアドレス出力端子１１９、外部デバイス１０２へのデータ端子１２０、外部デバイス１０２へのクロック出力端子１２１、ＢＩＳＴ回路１０７の判定信号出力端子１２２、ＢＩＳＴ回路１０７の結果出力タイミング信号出力端子１２３を有している。

次に、動作を説明する。

ＢＩＳＴ回路１０７では、ＢＩＳＴコントローラー１０８は、テストモード端子１１７からの入力信号がテストモードであることを示した後、ＢＩＳＴコントローラー１０８の動作がスタートする。

次に、ＢＩＳＴコントローラー１０８は、第二のレジスタ部（Reg）１１１のレジスタの値を任意に設定した後、外部デバイス１０２へのデータの書き込み及び読み出しを行うように外部デバイス１０２への制御信号、アドレス信号、データ信号を変化させ、その各信号は制御信号出力端子１１８、アドレス出力端子１１９、データ端子１２０を介して外部デバイス１０２へと伝わり、データが外部デバイス１０２に書き込まれる。

続いて、ＢＩＳＴコントローラー１０８は、制御信号、アドレス信号を変化させて、外部デバイス１０２の任意の出力応答を読み出し、読み出した出力応答を、その出力応答の期待値と比較して、本レジスタ設定値でのパス／フェイルを判定する。

次に、ＢＩＳＴコントローラー１０８は、第二のレジスタ部（Reg）１１１のレジスタ値を異なる値に設定して、同様の検査を行い、パス／フェイルを判定する。

以下、同様に、第二のレジスタ部（Reg）１１１のレジスタ値の取り得る値の数だけ、検査を繰り返し、各々のレジスタ値でのパス／フェイルの結果から、位相演算部１１２は、第二のレジスタ部（Reg）１１１のレジスタにおける最適なレジスタ値を決定する。

位相演算部１１２が第二のレジスタ部（Reg）１１１における最適なレジスタ値を決定すると、ＢＩＳＴコントローラー１０８によりレジスタ部（Reg）１１１のレジスタ値が設定される。

第二のレジスタ部（Reg）１１１のレジスタ値を設定した後は、ＢＩＳＴコントローラー１０８は、通常の外部デバイス１０２の検査の動作を行う。

なお、図１において、第二のクロック位相調整部１１０へのクロック入力は、ＣＬＫ生成部１０３の出力から来るように記載されているが、ＣＬＫ生成部１０３からのクロックの周期と同周期のクロックであれば、他のブロックやＬＳＩ１０１外部からのクロックを第二のクロック位相調整部１１０へのクロック入力としてもよい。

また、図１ではテストモード端子１１７は、1ビットの信号端子としているが、複数ビットの信号入力から、ＬＳＩ１０１内部でテストモード信号を発生させてもよい。

また、制御信号出力端子１１８、アドレス出力端子１１９、データ端子１２０、クロック出力端子１２１等は、外部デバイス１０２を制御したり、外部デバイス１０２とデータのやり取りを行うための端子であり、その信号やビット数は外部デバイス１０２によるものとなる。

図２は、本発明の実施の形態１に用いられるクロック位相調整部１１０の一例を示す回路図である。

図２において、クロック位相調整部１１０は、遅延素子２０１〜２０４と、セレクタ２０５〜２０８とを有している。遅延素子２０１〜２０４の遅延値は、設計時にあらかじめ決定した任意の値となる。レジスタ部（Reg）１１１中のレジスタの値が、端子REGＯＵＴ０とREGＯＵＴ１として入力され、レジスタ２０５〜２０８までのセレクタが設定されることで、出力応答読み出し部１０９に対して、任意のクロック位相を設定することが可能となる。

なお、本実施の形態１では、レジスタ部（Reg）１１１中のレジスタが２ビットのものを想定して、REGＯＵＴ０と、REGＯＵＴ１との２信号の入力としているが、レジスタ部（Reg）１１１のビット数は何ビットでもよく、そのビット数に応じて図２のREGＯＵＴのビットが変化することはいうまでもない。

また、図２では、クロック位相調整部１１０の一例を示したのみであり、同様の機能を満たす回路であれば、その構成は、図２に示すクロック位相調整部１１０と同一でなくても良いことはいうまでもない。

図３は、本発明における実施の形態１のＢＩＳＴ回路の検査手順を示すフローチャートである。

ＢＩＳＴ検査がスタートした後、まずレジスタ部（Reg）１１１のレジスタの値を順に変えて書き込みおよび読み出しの検査を行い（ステップ３０１）、各々のレジスタ値におけるパス／フェイルを見る（ステップ３０２）。

ここで、パスするレジスタ値がなければ、フェイル（ＦＡＩＬ）出力を行い、検査は終了する（ステップ３０７）。

これに対し、パスするレジスタ値があれば、最適なレジスタ値を決定し、設定する（ステップ３０３）。

その後、通常の外部デバイス１０２の検査を実施する（ステップ３０４）。

そして、通常の外部デバイス１０２の検査の結果によりパス／フェイルを判断して（ステップ３０５）、フェイルすれば、ＦＡＩＬ出力をして終了する一方（ステップ３０７）、パスの場合は、パス（ＰＡＳＳ）出力を行う（ステップ３０６）。

図４は、本発明における実施の形態１のＢＩＳＴ回路１０７の動作シーケンスを占めるタイミングチャートである。

ＢＩＳＴ回路１０７の動作がイネーブルとなるＴＥＳＴ信号がＨとなると、パス領域の確認、クロックの位相調整値を決定し設定を行った後、通常のＢＩＳＴ動作を実施、最後の結果出力の動作では、結果の出力タイミングであるＯＵＴＴＩＭがアクティブになり、それとともに、検査結果信号ＲＥＳＵＬＴがＰＡＳＳまたはＦＡＩＬを示すように出力される。

このように、本実施の形態１によれば、外部デバイス１０２の検査時だけでなく、ＬＳＩ１０１の通常使用時の初期化シーケンスで、クロックの位相を調整し設定するので、常に最適な位相に設定した状態での動作が可能となる。

実施の形態２．
図５は、本発明における実施の形態２の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図である。

図５に示す本実施の形態２のＬＳＩ１０１では、図１に示す実施の形態１のＬＳＩ１０１から第一のクロック位相調整部１０５と、出力応答読み出し部１０６とを省略し、第二の出力応答読み出し部１０９が通常データ処理部１０４の出力応答読み出し部も兼ね、かつ、通常データ処理部１０４が制御信号線５０１，５０２を介してＢＩＳＴコントローラー１０８を制御するようにしたものである。

制御信号線５０１，５０２は、それぞれ、ＬＳＩ１０１の通常使用時の初期化フェーズで、クロックの位相を調整するレジスタ部（Reg）１１１のレジスタ値を設定するための制御およびデータ信号である。なお、その他の構成は、図１に示す実施の形態１の構成とほぼ同じであるので、同一符号を付して説明を省略する。

図６は、本発明における実施の形態２のＢＩＳＴ回路１０７の検査手順を示すフローチャートである。

図３に示す実施の形態１のＢＩＳＴ回路１０７の検査手順と異なるところは、本実施の形態２の場合、ステップ３０４において通常の外部デバイス１０２の検査をして、ステップ３０５にてパス／フェイルを判定した際、このステップ３０５にてＰＡＳＳと判断した場合、ステップ６０６により、ＰＡＳＳであることを出力すると共に、検査時に設定していた位相調整のための第二のレジスタ部（REG）１１１のレジスタ値を出力するところにある。

検査時に出力された第二のレジスタ部（Reg）１１１のレジスタ値を、例えば、ＬＳＩ１０１のテスターのログ出力に出力させ、ＬＳＩ１０１の出荷時のそのＬＳＩ１０１の情報とする。

検査時に出力された第二のレジスタ部（Reg）１１１のレジスタ値は、ＬＳＩ１０１の出荷後、通常に使用される際のＬＳＩ１０１の初期化の際に、通常データ処理部１０４から制御信号線５０１，５０２を介しＢＩＳＴコントローラー１０８に出力され、ＢＩＳＴコントローラー１０８が第二のレジスタ部（Reg）１１１に設定する。これにより、ＬＳＩ１０１の通常使用時も出力応答読み出し部１０９のクロックは、最適な位相を設定することができる。

このように、本実施の形態２によれば、外部デバイス１０２の検査時だけでなく、ＬＳＩ１０１の通常使用時の初期化シーケンスで、クロックの位相を調整し設定するので、初期段階での外部デバイス１０２の検査時だけでなく、外部デバイス１０２の通常使用時でも、常に最適な位相に設定した状態での動作が可能となる。

実施の形態３．
図７は、本発明における実施の形態３の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図である。

図７において、７０１は、ＢＩＳＴ検査時に設定したレジスタ部（Reg）１１１のレジスタ値を記憶するための不揮発性メモリーである。図７では、内蔵不揮発性メモリー７０１への信号線が２本しか表示していないが、内蔵不揮発性メモリー７０１を制御させるための信号線全てが接続されることは言うまでもない。なお、その他の構成は、図１に示す実施の形態１等の構成とほぼ同じであるので、同一符号を付して説明を省略する。

図８は、本発明における実施の形態３のＢＩＳＴ回路１０７の検査手順を示すフローチャートである。

通常の外部デバイス１０２の検査をし（ステップ３０４）、続くステップ３０５によりＰＡＳＳ／ＦＡＩＬを判定した際、ＰＡＳＳとなった場合、ＰＡＳＳであることを出力すると共に、内蔵不揮発性メモリー７０１の任意のアドレスに、検査時に設定した第二のレジスタ部（Reg）１１１のレジスタ値を書き込む（ステップ８０６）。

ＬＳＩ１０１が通常使用される際は、ＬＳＩ１０１の初期化の際に内蔵不揮発性メモリー７０１に記憶されている値を、レジスタ部（Reg）１１１のレジスタに設定することで、ＬＳＩ１０１の通常使用時も、出力応答読み出し部１０９のクロックは、最適な位相を設定することができる。

このように、本実施の形態３によれば、通常の外部デバイス１０２の検査をし、ＰＡＳＳ／ＦＡＩＬを判定した際、ＰＡＳＳとなった場合、ＰＡＳＳであることを出力すると共に、内蔵不揮発性メモリー７０１の任意のアドレスに、検査時に設定した第二のレジスタ部（Reg）１１１のレジスタ値を書き込むようにしたので、ＬＳＩ１０１の通常使用時も、出力応答読み出し部１０９のクロックは最適な位相を設定することができ、初期段階での外部デバイス１０２の検査時だけでなく、外部デバイス１０２の通常使用時でも、外部デバイス１０２の検査を的確に実施することができる。

実施の形態４．
図９は，本発明における実施の形態４の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図である。

図９において、９０１はＢＩＳＴ検査時に設定したレジスタ部（Reg）１１１のレジスタ値を記憶するためのＬＳＩ１０１外部の外部不揮発性メモリーである。なお、その他の構成は、図１に示す実施の形態１等の構成とほぼ同じであるので、同一符号を付して説明を省略する。

次に動作を説明すると、本実施の形態４の場合、図８に示す実施の形態３のフローチャートと同様の検査手順で、ステップ３０１〜３０４までの処理を行い、出力応答読み出し部１０９のクロックを調整するためレジスタの値を決定して第二のレジスタ部（Reg）１１１に設定して、通常の外部デバイス１０２の検査を行い、続いてステップ３０５によりＰＡＳＳ／ＦＡＩＬを判断する。

そして、ＰＡＳＳとなった場合は、ＰＡＳＳであることを出力すると共に、外部不揮発性メモリー９０１の任意のアドレスに、検査時に設定した第二のレジスタ部（Reg）１１１のレジスタ値を書き込む。

ＬＳＩ１０１が通常使用される際は、ＬＳＩ１０１の初期化の際に外部の不揮発性メモリー９０１に記憶されている値を、レジスタ部（Reg）１１１のレジスタに設定することで、ＬＳＩ１０１の通常使用時も出力応答読み出し部１０９のクロックは、最適な位相を設定することができる。

なお、図９では、ＬＳＩ１０１と外部不揮発性メモリー９０１との接続信号は２本しか記載していないが、ＬＳＩ１０１から外部不揮発性メモリー９０１を制御するに必要な信号全てが接続されることは言うまでもない。

このように、本実施の形態４によれば、通常の外部デバイス１０２の検査をし、ＰＡＳＳ／ＦＡＩＬを判定した際、ＰＡＳＳとなった場合、ＰＡＳＳであることを出力すると共に、外部不揮発性メモリー９０１の任意のアドレスに、検査時に設定した第二のレジスタ部（Reg）１１１のレジスタ値を書き込み、ＬＳＩ１０１が通常使用される際、その値を出力応答読み出し部１０９のクロックに設定するようにしたので、初期段階での外部デバイス１０２の検査でも、ＬＳＩ１０１の通常使用時でも、外部デバイス１０２の検査を的確に実施することができる。

実施の形態５．
図１０は、本発明における実施の形態５の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図である。

図１０において、１００１は、本ＬＳＩ１０１が通常動作の初期化シーケンスにあることを示すタイミング信号である。その他の構成は、図１に示す実施の形態１の構成とほぼ同じであるので、同一符号を付して説明を省略する。

図１１は、本発明の実施の形態５のＢＩＳＴ回路１０７の検査手順を示すフローチャートである。

次に動作を説明すると、本実施の形態５の場合、図８に示す実施の形態３のフローチャートと同様の検査手順で、ステップ３０１〜３０３までの処理を行い、出力応答読み出し部１０９のクロックを調整するためレジスタの値を決定して、第二のレジスタ部（Reg）１１１に設定する。

そして、本実施の形態５の場合、続くステップ１１０１により、外部デバイス１０２の通常動作を行うか、外部デバイス１０２のテスト（検査）動作を行うかを判断する。この判断は、タイミング信号１００１、またはテストモード端子１１７へ入力するテスト信号がアクティブになった時にテスト（検査）動作をスタートする。

つまり、そのタイミング信号１００１、またはテストモード端子１１７へ入力するテスト信号がアクティブでない場合は、通常動作の初期化シーケンスであるので、ステップ１１０２により外部デバイス１０２の通常動作を行う一方、そのタイミング信号１００１、またはテストモード端子１１７へ入力するテスト信号がアクティブでなった場合は、通常の外部デバイス１０２のテスト（検査）をする（ステップ３０４）。

そして。このステップ３０４の通常の外部デバイス１０２のテスト（検査）をする場合は、図３に示す実施の形態３の処理と同様に、続くステップ３０５によりＰＡＳＳ／ＦＡＩＬを判断し、ＰＡＳＳとなった場合は、ＰＡＳＳであることを出力する一方（ステップ３０６）、ＦＡＩＬとなった場合は、ＦＡＩＬ出力を行う（ステップ３０７）。

このように、本実施の形態５によれば、タイミング信号１００１、またはテストモード端子１１７へ入力するテスト信号がアクティブになった時にテスト（検査）動作をスタートする場合でも、外部デバイス１０２の検査時だけでなく、ＬＳＩ１０１の通常使用時の初期化シーケンスで、クロックの位相を調整し設定することで、常に最適な位相に設定した状態での動作が可能となる。

なお、本実施の形態５では、実施の形態２の位相調整レジスタ値の出力や、実施の形態３，４の位相調整レジスタ値の内蔵不揮発性メモリー７０１または外部不揮発性メモリー９０１への書き込みおよび読み出しについては何ら触れられていないが、本実施の形態５のタイミング信号１００１、またはテストモード端子１１７へ入力するテスト信号がアクティブになった時にテスト（検査）動作をスタートすることを、実施の形態２〜４に適用しても勿論良い。

実施の形態６．
図１２は、本発明の実施の形態６の半導体装置を示すブロック図である。

図１２において、本実施の形態６では、ＬＳＩ１０１と、外部デバイス１０２とを一つのパッケージに搭載した半導体装置１２０１を示している。その他の構成は、図１に示す実施の形態１の構成とほぼ同じであるので、同一符号を付して説明を省略する。

これは、近年、システムインパッケージ（ＳｉＰ）やマルチチップモジュール（ＭＣＰ）などといった、複数のチップを一つのパッケージの中に搭載する半導体装置が開発されている。ＢＩＳＴ回路１０７の動作制御や、結果出力等に必要な端子を半導体装置の外部に接続することで、半導体装置の外部から、ＢＩＳＴ回路１０７をコントロールでき、検査の結果も把握することが可能となる。これにより、ＳｉＰ等の半導体装置において、各々適切な位相調整が可能となる。

なお、本実施の形態６では、ＬＳＩ１０１と、外部デバイス１０２とを一つのパッケージに搭載した半導体装置を示している。これとは別に、システムボード上にＬＳＩ１０１と、外部デバイス１０２とを搭載し接続させ、ＬＳＩ１０１のコントロール端子をシステムボード外部から制御できるようにすることで、適切な位相調整が可能なシステムボードを実現できる。

このように、本実施の形態６では、図１に示す実施の形態１等のものと同様のＬＳＩ１０１と、外部デバイス１０２とを一つのパッケージに搭載した半導体装置を構成しているので、実施の形態１等と同様に、外部デバイス１０２の検査時だけでなく、ＬＳＩ１０１の通常使用時の初期化シーケンスで、クロックの位相を調整し設定することができ、常に最適な位相に設定した状態での動作が可能となる。

実施の形態７．
図１３は、本発明の実施の形態７の半導体装置１３０１を示すブロック図である。

図１３に示す本実施の形態７の構成は、図７に示す実施の形態３の構成を全て半導体装置に搭載した形であり、ＳｉＰやＭＣＰといった半導体装置中に、ＬＳＩ１０１と、外部デバイス１０２と、外部不揮発性メモリー９０１とを実装し接続して構成している。

図１３において、外部不揮発性メモリー９０１は、図７に示す内蔵不揮発性メモリー７０１と同様に、ＢＩＳＴ検査時に設定したレジスタ部（Reg）１１１のレジスタ値を記憶するためのものである。

本実施の形態７のように、ＳｉＰやＭＣＰといった半導体装置中に、ＬＳＩ１０１と、外部デバイス１０２と、外部不揮発性メモリー９０１とを実装し接続することで、半導体装置単体で位相調整値の決定と、外部不揮発性メモリー９０１への前記位相調整値の書き込みと、半導体装置の通常使用時の初期化段階での位相調整のための位相調整値読み出しと、位相調整値設定とが可能となる。

なお、本実施の形態では、ＬＳＩ１０１と、外部デバイス１０２と、外部不揮発性メモリー９０１とを一つのパッケージに搭載した半導体装置を示している。これとは別に、システムボード上にＬＳＩ１０１と、外部デバイス１０２と、外部不揮発性メモリー９０１とを搭載し接続させ、ＬＳＩ１０１のコントロール端子をシステムボード外部から制御できるようにすることで、適切な位相調整が可能なシステムボードを実現できる。

このように、本実施の形態７では、図７に示す実施の形態３等のものと同様のＬＳＩ１０１と、外部デバイス１０２と、外部不揮発性メモリー９０１とを一つのパッケージに搭載した半導体装置を構成しているので、実施の形態３等と同様に、外部デバイス１０２の検査時だけでなく、ＬＳＩ１０１の通常使用時の初期化シーケンスで、クロックの位相を調整し設定することができ、常に最適な位相に設定した状態での動作が可能となる。

本発明にかかる組込み型自己検査回路、ＬＳＩ、半導体装置、及びシステムボードでは、初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施することができる、という有利な効果を有し、検査時に自動で外部デバイスの出力応答読み出し部のクロックの位相を調整するクロック位相調整部を有し、プロセスのばらつき等でクロックの位相が変化してしまう場合でも、外部デバイスのＢＩＳＴ検査を行うのに有用である。特に、本ＢＩＳＴ回路を搭載したＬＳＩと、外部デバイスとのシステムインパッケージ（ＳｉＰ）やマルチチップモジュール（ＭＣＭ）といった、複数のチップを一つのパッケージに搭載した半導体集積回路や、システムボードでの外部デバイスの検査にとって非常に有用である。

本発明の実施の形態１の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図 本発明の実施の形態１に用いられるクロック位相調整部の一例を示す回路図 本発明における実施の形態１のＢＩＳＴ回路の検査手順を示すフローチャート 本発明における実施の形態１のＢＩＳＴ回路の動作シーケンスを占めるタイミングチャート 本発明における実施の形態２の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図 本発明における実施の形態２のＢＩＳＴ回路の検査手順を示すフローチャート 本発明における実施の形態３の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図 本発明における実施の形態３のＢＩＳＴ回路の検査手順を示すフローチャート 本発明における実施の形態４の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図 本発明における実施の形態５の組込み型自己検査回路（ＢＩＳＴ回路）を示すブロック図 本発明の実施の形態５のＢＩＳＴ回路の検査手順を示すフローチャート 本発明の実施の形態６の半導体装置を示すブロック図 本発明の実施の形態７の半導体装置を示すブロック図

符号の説明

１０１ ＬＳＩ
１０２ 外部デバイス
１０３ クロック（ＣＬＫ）生成部
１０４ 通常データ処理部
１０７ 組込み型自己検査回路（ＢＩＳＴ回路）
１０８ ＢＩＳＴコントローラー
１０９ 出力応答読み出し部
１１０ クロック位相調整部
１１２ 位相演算部
１１３〜１１５ セレクタ
２０１〜２０４ 遅延素子
２０５〜２０８ セレクタ
７０１ 内蔵不揮発性メモリー
９０１ 外部不揮発性メモリー

Claims (11)

1. 外部デバイスの出力応答読み出し用のクロックを入力して前記外部デバイスを検査する組込み型自己検査回路において、
   前記外部デバイスの出力応答読み出し用のクロックの位相を調整するクロック位相調整部を有する、ことを特徴とする組込み型自己検査回路。
2. 請求項１記載の組込み型自己検査回路において、
   前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用し、検査時に決定した位相調整値を、通常使用の立ち上げ時に外部から設定することで、通常使用時にも前記外部デバイスの出力応答読み出し用のクロックに対し前記位相調整値を設定する、ことを特徴とする組込み型自己検査回路。
3. 請求項１記載の組込み型自己検査回路において、
   前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用し、検査時に決定した位相調整値を、検査時にＬＳＩ内部に具備された不揮発性メモリーに記憶させ、通常使用の立ち上げ時には、前記不揮発性メモリーに記憶させた前記位相調整値を読み出し、前記外部デバイスの出力応答読み出し用のクロックに対し前記位相調整値を設定する、ことを特徴とする組込み型自己検査回路。
4. 請求項１記載の組込み型自己検査回路において、
   前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部を使用し、検査時に決定した位相調整値を、検査時にＬＳＩ外部の不揮発性メモリーに記憶させ、通常使用の立ち上げ時には、前記ＬＳＩ外部の不揮発性メモリーに記憶させた前記位相調整値を読み出し、前記外部デバイスの出力応答読み出し用のクロックに対し前記位相調整値を設定する、ことを特徴とする組込み型自己検査回路。
5. 請求項１記載の組込み型自己検査回路において、
   前記クロック位相調整部は、検査時および通常使用時の外部デバイスの出力応答を読み出す出力応答読み出し部も使用するとともに、ＬＳＩの電源投入時ごとに検査を行い、前記外部デバイスの出力応答読み出し用のクロックの位相を調整する、ことを特徴とする組込み型自己検査回路。
6. 請求項１から請求項５いずれか一の請求項に記載の組込み型自己検査回路において、前記外部デバイスは、メモリーである、ことを特徴とする組込み型自己検査回路。
7. 請求項１記載から請求項５いずれか一の請求項に記載の組込み型自己検査回路を有する、ことを特徴とするＬＳＩ。
8. 請求項１、請求項２、請求項３、または請求項５いずれか一の請求項に記載の組込み型自己検査回路を有するＬＳＩと、外部デバイスとを一つのパッケージに搭載する、ことを特徴とする半導体装置。
9. 請求項４記載の組込み型自己検査回路を有するＬＳＩと、検査時に決定した位相調整値を検査時に書き込まれて記憶し、通常使用の立ち上げ時には位相の設定のため前記位相調整値が読み出される不揮発性メモリーと、外部デバイスとを一つのパッケージに搭載する、ことを特徴とする半導体装置。
10. 請求項１、請求項２、請求項３、または請求項５いずれか一の請求項に記載の組込み型自己検査回路を有するＬＳＩと、外部デバイスとを一つのボードに搭載し、前記ＬＳＩからその外部デバイスを検査する、ことを特徴とするシステムボード。
11. 請求項４記載の組込み型自己検査回路を有するＬＳＩと、
    外部デバイスと、
    検査時に決定した位相調整値を検査時に書き込まれて記憶し、通常使用の立ち上げ時には位相の設定のため前記位相調整値が読み出される不揮発性メモリーと、を一つのボードに搭載し、ＬＳＩからその外部デバイスを検査する、ことを特徴とするシステムボード。

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