JP2005106619A - 半導体装置およびその試験方法 - Google Patents

Abstract

【課題】１つのパッケージ内に複数の半導体チップが混載される装置として、簡易な構成でありながら、その動作試験についてもこれをより効率的に行う。
【解決手段】この半導体装置は、１つのパッケージ１１内に、複数の半導体チップとして、データの処理機能を有するロジックチップ１２および該ロジックチップ１２が処理した、もしくは処理すべきデータを記憶するメモリチップ１３を混載している。そして、この半導体装置では、外部からの指令に基づきメモリ回路１５へのデータ書き込みを自動的に行う自動書換え回路１６と、前記メモリ回路１５に対する該自動書換え回路１６によるアクセスとロジック回路１４によるアクセスとを選択的に切り替えるセレクタ１８とを備えている。そして、ロジックテスタとしての外部の試験装置１７は、上記自動書換え回路１６に試験開始指令を出力した後、ロジック回路１４の動作試験を開始する。
【選択図】 図１

Description

この発明は、１つのパッケージ内に複数の半導体チップが混載される、いわゆるＭＣＰ（マルチチップパッケージ）化された半導体装置およびその試験方法に関する。

従来、この種の半導体装置としては、例えば特許文献１に見られるような半導体装置が知られている。

すなわち、この半導体装置は、１つのパッケージ内に、例えば、データの処理機能を有するロジックチップ（ロジックＬＳＩ）や、該ロジックチップが処理した、もしくは処理すべきデータを記憶するメモリチップ（メモリＬＳＩ）等を備えて構成される。すなわち、ロジックチップを構成する例えばＤＳＰ（デジタルシグナルプロセッサ）に所定のデータが入力されると、そのデータは一旦、該ロジック回路によって適宜に処理される。そして通常、この処理されたデータは上記メモリチップに入力され、該メモリチップを構成する例えばフラッシュメモリ等からなるメモリ回路に書き込まれて記憶されることとなる。また逆に、上記ロジック回路が処理すべきデータが上記メモリ回路に予め書き込まれて記憶されることもある。半導体装置としてこのような構造を採用することで、パッケージコストの低減が図られるとともに、上記パッケージ内に混載するＬＳＩ等の組み合わせも任意に選択可能であるため、システムＬＳＩとしての開発リスクや開発コストの低減も併せて図られるようになる。
特開２００３−７７２９６号公報

ところで、このような半導体装置も、その出荷前には、上記各チップごとにその良否を判定するための試験が行われる。ロジックチップとメモリチップのＭＣＰ化された半導体装置は一般的にピン数が多い。そのため、ピン数の少ないパッケージしか試験できないメモリテスタでは試験できず、ピン数の多いパッケージでも試験できるロジックテスタで試験することとなる。ここで、ロジックテスタはメモリテスタよりも複雑な試験用の信号を発生させたり、判定したりできる反面、ピン数の多いパッケージに対応するため、同時測定できるパッケージの個数が少ない。しかし、ＭＣＰ化された半導体装置のメモリチップとして特に、フラッシュメモリ等の電気的に書き換え可能な不揮発性メモリが採用される場合には、データの書き込みに自ずと長い時間を要し、同時測定できるパッケージの個数が少ないロジックテスタによる試験では試験コストが高価なものとなる。

この発明は、こうした実情に鑑みてなされたものであり、１つのパッケージ内に複数の半導体チップが混載される装置として、簡易な構成でありながら、その動作試験についてもこれをより効率的に行うことのできる半導体装置およびその試験方法を提供することを目的とする。

こうした目的を達成するため、この発明にかかる半導体装置では、１つのパッケージ内に、所定のデータを処理するロジック回路を有するロジックチップおよび該ロジック回路が処理した、もしくは処理すべきデータを記憶する電気的に書き換え可能な不揮発性メモリからなるメモリ回路を有するメモリチップを含む複数の半導体チップが混載されてなる半導体装置として、外部からの指令に基づき前記メモリ回路に自動的に試験データを書き込む自動書換え回路と、前記メモリ回路に対する該自動書換え回路によるアクセスと前記
ロジック回路によるアクセスとを選択的に切り替える切替え回路とを備えることで、簡易な構成でありながら、その動作試験についてもこれをより効率的に行うことを可能としている。

一方、この発明にかかる半導体装置の試験方法では、１つのパッケージ内に、所定のデータを処理するロジック回路を有するロジックチップおよび該ロジック回路が処理した、もしくは処理すべきデータを記憶する電気的に書き換え可能な不揮発性メモリからなるメモリ回路を有するメモリチップを含む複数の半導体チップが混載されるとともに、外部からの指令に基づき前記メモリ回路に自動的に試験データを書き込む自動書換え回路と、前記メモリ回路に対する該自動書換え回路によるアクセスと前記ロジック回路によるアクセスとを選択的に切り替える切替え回路とを備えてなる半導体装置の試験方法として、
前記自動書換え回路による前記メモリ回路への試験データの自動書き込みと並行して、外部の試験装置による前記ロジック回路の動作試験を行うこととすることで、やはり半導体装置としては簡易な構成でありながら、その動作試験についてもこれをより効率的に行うことを可能としている。

この発明にかかる半導体装置では、データを記憶する電気的に書き換え可能な不揮発性メモリなどからなるメモリ回路に対して、外部からの指令に基づき、内蔵する切替え回路を介して自動的に試験データを書き換えることとした。これにより、簡易な構成でありながら、その動作試験についてもこれをより効率的に行うことが可能となる。

一方、この発明にかかる半導体装置の試験方法では、外部からの指令に基づいて行われる自動書換え回路によるメモリ回路への試験データの自動書き換えと並行して、外部の試験装置によるロジック回路の動作試験を行うこととした。これにより、やはり半導体装置としては簡易な構成でありながら、その動作試験についてもこれをより効率的に行うことを可能としている。

（第１の実施の形態）
以下、この発明にかかる半導体装置およびその試験方法の第１の実施の形態について、図１〜図３および図５〜図７を参照して詳細に説明する。

図１に示されるように、この実施の形態にかかる半導体装置は、１つのパッケージ１１内に複数の半導体チップが混載される、いわゆるＭＣＰ（マルチチップパッケージ）化された装置として構成されている。そして、この半導体装置では、上記複数の半導体チップとして、データの処理機能を有するロジックチップ１２（ロジックＬＳＩ）、および該ロジックチップ１２が処理した、もしくは処理すべきデータを記憶するメモリチップ１３（メモリＬＳＩ）を搭載している。

ここで、上記ロジックチップ１２は、例えばＤＳＰ（デジタルシグナルプロセッサ）からなるロジック回路１４を備え、このロジック回路１４が、端子１２ａ（便宜上、一部のみ図示）を介して入力されるデータを適宜に処理する構成となっている。そして通常、この処理されたデータＤＴは上記メモリチップ１３に入力され、該メモリチップ１３を構成するメモリ回路１５に書き込まれて記憶されることとなる。また逆に、このロジック回路１４が処理すべきデータＤＴが上記メモリ回路１５に予め書き込まれて記憶されており、このロジック回路１４を通じて処理されたデータが上記端子１２ａを介して外部に出力されることもある。なお、この実施の形態において、上記メモリ回路１５は、フラッシュメモリからなる回路である。

この実施の形態の半導体装置では、ロジックチップ１２として、上記メモリ回路１５へのデータのイレーズ（消去）及びプログラム（書き込み）を行うデータの書き換えの動作試験を自動的に行う自動書換え回路１６を備えることとしている。これにより、上記メモリ回路１５の書き換えの動作試験としてこれを、ロジック回路１４の試験を行う時間を利用して、すなわちロジック回路１４の試験と独立に並行して行うことができるようになる。

ちなみに、フラッシュメモリからなる上記メモリ回路１５は、イレーズ（消去）、プログラム（書き込み）及びリード（読み出し）の３つの動作を有するが、よく知られているように、特にイレーズおよびプログラムの２つの動作に関してはその動作速度が遅い。このため、上記メモリ回路１５に対するイレーズ及びプログラムのデータの書き換えの動作試験を、ロジック回路１４の動作試験と並行して行うこととすることで、該メモリ回路１５へのデータ書き換え試験の多くが、上記ロジック回路１４の動作試験と並行して行われるようになり、ひいてはそれら試験に要する時間も短縮されるようになる。

一方、メモリ回路１５からのデータ読み出しの動作については、その動作速度が速いため、メモリ回路１５とロジック回路１４とを個別に動作試験を行ってもＭＣＰパッケージ１１の全体としての動作試験を行う上での遅延の要因とはなりにくい。そこで、上記ロジックチップ１２に搭載する自動書換え回路１６としては、一般的な内蔵自動テスト回路には必須である判定回路等、メモリ回路１５の動作試験を行う上で遅延の要因とはなりにくい機能についてはこれを省略する構成としている。これにより、該自動書換え回路１６の回路規模を小さく抑えることができるようになり、半導体装置としての小型化の要求にも好適に対応することができるようになる。

ここで、フラッシュメモリの一般的なコマンド体系を図５に、タイミング図を図６、図７に示す。フラッシュメモリでは、消去、書き込み及び読み出しの動作を行うのに先立って、図５に示すような、所定のアドレス及びデータをコマンドとして数サイクル入力する。

例えば、消去動作の場合には、図６に記載の６バスサイクルについて消去用のコマンドアドレスとコマンドデータを順次入力する。そして、６バス目に入力された消去アドレス（セクタアドレス）及びデータ３０ｈに従って消去動作が開始される。

同様に、書き込み動作の場合でも、図７に記載の４バスサイクルについて書き込み用のコマンドアドレスとコマンドデータを順次入力する。そして４バス目に入力された書き込みアドレス及び書き込みデータに基づいて書き込み動作が開始される。

上記自動書換え回路１６は、上記ロジック回路１４の動作試験を併せて行う外部の試験装置１７（ロジックテスタ）から試験開始指令ＳＳ及び動作モード設定信号ＡＭ（例えば数ビットの信号）が入力されることにより、これをトリガとしてデータ書き換えにかかる動作試験を開始する。ここで、動作モード設定信号ＡＭは、プログラム動作やイレーズ動作の動作モードとともにプログラム動作におけるデータパターン（全面プログラム、チェッカーボードプログラム等）の情報を含むものである。そして、この試験装置１７は、自動書換え回路１６による上記データ書き換えが終了すると、メモリチップ１３に対してデータ読み出し指令ＲＳを発し、これに応じてメモリ回路１５から読み出されるデータＲＤＴを取り込んで、試験装置１７が内蔵する判定回路によりその良否の判定を行う。

なお、図１において、ロジックチップ１２内にあるセレクタ１８（切替え回路）は、試験装置１７によるアクセスも含め、メモリチップ１３（メモリ回路１５）に対する自動書換え回路１６によるアクセスと、通常使用時におけるロジック回路１４によるアクセスと
を切り替える回路である。また、この実施の形態では、上記自動書換え回路１６およびセレクタ１８は、いずれも上記ロジックチップ１２に内蔵されているため、メモリチップ１３自体の回路構成が変更されることはない。

次に、図２を参照して、この実施の形態における主に上記自動書換え回路１６の回路構成について説明する。

自動書換え回路１６は、図２にその回路構成をブロック図として示すように、上記試験装置１７から試験開始指令ＳＳを入力することに基づいて、書き換えコントロール信号を所定の周期ごとに発生する書換えコントロール回路１６ａを備えている。また、この自動書換え回路１６は、上記発生される書き換えコントロール信号に同期してカウント動作するカウンタ回路１６ｂおよび該カウント値に対応する書き換えアドレスを発生するアドレス発生回路１６ｃを備えている。さらに、この自動書換え回路１６は、動作モード設定信号ＡＭに応じた書き換えデータを発生するデータパタン発生回路１６ｄ、および同動作モード設定信号ＡＭに応じたコマンドを発生するプログラム／イレーズコマンド発生回路１６ｅを備えている。

そして、これら書き換えコントロール信号、書き換えアドレス、書き換えデータ、プログラム／イレーズコマンドは、上記セレクタ１８を介して上記メモリチップ１３に入力される。これらの各信号やコマンド等が入力されたメモリチップ１３では、その内容に基づき、以下に説明する態様でメモリ回路１５へのデータ書き換えを実行する。

すなわち、まず、上記書き換えコントロール信号、例えばチップイネーブル信号ＣＥ＃、出力イネーブル信号ＯＥ＃、ライトイネーブル信号ＷＥ＃は、メモリチップ１３のコントロール信号入力部１３ａを介してコントロールロジック１３ｂに入力される。

一方、プログラム／イレーズコマンドは、上記プログラム／イレーズコマンド発生回路１６ｅにより、コマンドアドレス信号およびコマンドデータ信号の２つの信号として生成されている。このうち、コマンドアドレス信号は、メモリチップ１３のアドレス入力部１３ｃを介して、アドレスバッファ・ラッチ１３ｄに入力されてラッチされた後、コントロールロジック１３ｂに入力される。他方、コマンドデータ信号は、メモリチップ１３のデータ入出力部１３ｅを介して、入出力バッファ・データラッチ１３ｆに入力されてラッチされた後、コントロールロジック１３ｂに入力される。

そして、アドレス発生回路１６ｃで生成された上記書き換えアドレスをアドレス入力部１３ｃ、アドレスバッファ・ラッチ１３ｄを介してコントロールロジック１３ｂに入力すると共に、ローデコーダ１３ｇおよびカラムデコーダ１３ｈに入力する。また、データパタン発生回路１６ｄで生成された書き換えデータについてはこれを、データ入出力部１３ｅ、入出力バッファ・データラッチ１３ｆを介してコントロールロジック１３ｂに入力すると共にカラムデコーダ１３ｈに入力する。

そして、コントロールロジック１３ｂは、上記プログラム／イレーズコマンドとしてのコマンドアドレス信号およびコマンドデータ信号の組み合わせに基づいて、プログラムおよびイレーズのいずれの動作であるかを認識するとともに、該認識した動作に対応する動作モードとなる。

そして、プログラムやイレーズの動作モードに従い、メモリ回路１５にデータを書き換えるのに必要な時間が経過した後、書換えコントロール回路１６ａは、次の書き換えアドレス用の書き換えコントロール信号を発生させる。なお、便宜上図示は割愛しているが、このコントロールロジック１３ｂは、メモリ回路１５に印加する電圧を調整する電圧調整回路と電気的に接続されており、該メモリ回路１５に印加する電圧の制御を併せて行って
いる。

書換えコントロール回路１６ａは、メモリ回路１５のメモリ容量に合わせて、メモリセル全面の書き換えが終了すると、自動的に書き換えコントロール信号を出力しないようにしている。また、アドレス発生回路１６ｃは動作モード設定信号ＡＭに応じて、アドレスの発生の仕方を変える。例えば、セクタイレーズの場合、セクタ単位に応じたアドレス分だけインクリメントし、チェッカーボードにデータを書き込むデータパターンの書き込みの場合、アドレスを＋２インクリメント等する。そして次に、以下に説明する態様で、上記書き換えられた試験データの読み出しおよびその良否の判定が行われる。

試験装置１７は、読み出しコントロール信号および読み出しアドレスを、上記読み出し指令ＲＳとして出力する。

このうち、読み出しコントロール信号は、メモリチップ１３のコントロール信号入力部１３ａを介してコントロールロジック１３ｂに入力される。また、読み出しアドレスは、メモリチップ１３のアドレス入力部１３ｃを介して、アドレスバッファ・ラッチ１３ｄに入力されてラッチされた後、コントロールロジック１３ｂに入力され、ローデコーダ１３ｇおよびカラムデコーダ１３ｈに入力される。

これにより、上記メモリ回路１５は、デコーダ１３ｇおよび１３ｈに入力された読み出しアドレスに対応するメモリセルにて、該セルに記憶される試験データの読み出しが行われることとなる。この結果、読み出された試験データは、カラムデコーダ１３ｈを介して入出力バッファ・データラッチ１３ｆに入力されてラッチされた後、データ入出力部１３ｅを介してメモリチップ１３の外部に出力され、セレクタ１８を介して試験装置１７に取り込まれることとなる。

そして次に、この試験装置１７は、上記試験データを取り込むと、該試験データに基づいてメモリチップ１３の良否の判定を行う。

すなわち、試験装置１７は、その内部回路として、上記読み出しコントロール信号に同期して良否判定用データを発生する期待データパタン発生回路を備えている。良否判定用データはメモリ回路１５に書き込まれたデータに応じて作成される測定プログラムにより発生される。そして、上記試験装置１７は、読み込んだ試験データを該良否判定用データと比較することによりメモリチップ１３の良否の判定を行う。

次に、図３を参照して、この実施の形態にかかる半導体装置の試験手順の一例を説明する。

この試験に際し、試験装置１７は、ステップＳ１の処理として、自動書換え回路１６に試験開始指令ＳＳ及び動作モード設定信号ＡＭを出力し、その後、ステップＳ２〜Ｓ４の処理として上記ロジック回路１４に対する一連の試験を実行する。一方、自動書換え回路１６に対して上記試験開始指令ＳＳが出力されたことで（ステップＳ１）、自動書換え回路１６では、ステップＳ５の処理として、メモリ回路１５に対する上述したデータの自動書き換えを開始する。そして、該メモリ回路１５へのデータ書き換えが終了する（ステップＳ６）。これにより、試験装置１７は、上記ロジック回路１４に対する所定項目（ｎ）分の試験を終えていることを条件に、ステップＳ７の処理として、メモリ回路１５に書き換えられた試験データの読み出しを開始する。そして、その読み出した試験データを上記良否判定用データと比較することにより該メモリ回路１５の良否の判定を行う。

その後、試験装置１７は、ロジック回路１４の動作試験またはメモリ回路１５の動作試験についてその全ての試験を終えるまで、再度上記ステップＳ１〜Ｓ７の処理を繰り返し実行する（ステップＳ８）。

以上説明したように、この実施の形態にかかる半導体装置およびその試験方法によれば、以下に記載するような優れた効果が得られるようになる。

（１）この半導体装置では、ロジックチップ１２として、上記メモリ回路１５へのデータ書き換えについてこれを自動的に行う自動書換え回路１６を備えることとした。このため、上記メモリ回路１５の書き換えの動作試験を、ロジック回路１４の試験と独立に並行して行うことができるようになるため、半導体装置として、その動作試験が効率的に行われるようになり、ひいては当該半導体装置の試験全体にかかる時間も短縮されるようになる。また、自動書換え回路１６としての規模は小さく、前述の小型化の要求に反することもない。

（２）自動書換え回路１６を上記ロジックチップ１２に内蔵することとしたため、半導体装置として、上記自動書換え回路１６を備えることとしても、メモリチップ１３自体の回路構成（構造）が変更されることはない。

（３）上記自動書換え回路１６として、メモリ回路１５へのデータのプログラム又はイレーズの一方のみの機能を備えるとすることもできる。これにより、自動書換え回路１６の規模をさらに小さくすることができる。

（第２の実施の形態）
次に、この発明にかかる半導体装置およびその試験方法の第２の実施の形態について、図４を参照しつつ説明する。

この半導体装置も、１つのパッケージ２１内に複数の半導体チップが混載される、いわゆるＭＣＰ化された装置として構成されている。そして、この半導体装置でも同様に、上記複数の半導体チップとして、データの処理機能を有するロジックチップ２２（ロジックＬＳＩ）および該ロジックチップ２２が処理した、もしくは処理すべきデータを記憶するメモリチップ２３（メモリＬＳＩ）を混載している。

ここで、ロジックチップ２２は、先の実施の形態と同様、例えばＤＳＰとして動作するロジック回路２４を備え、このロジック回路２４が、該ロジックチップ２２の端子２２ａから入力される所定のデータを適宜に処理する構成とされている。そして通常、この処理されたデータＤＴは上記メモリチップ２３に入力され、該メモリチップ２３を構成するメモリ回路２５に書き込まれて記憶されることとなる。また逆に、ロジック回路２４が処理すべきデータＤＴが上記メモリ回路２５に予め書き込まれて記憶されることもある。そしてこの場合には、ロジック回路２４を通じて処理されたデータが、上記端子２２ａを介して外部に出力されることもある。また、この実施の形態においても、上記メモリ回路２５はフラッシュメモリからなる回路である。

ただし、この半導体装置では、メモリチップ２３内に、上記メモリ回路２５へのデータ書き換えを自動的に行う自動書換え回路２６を備えることとしている。このため、この実施の形態では、試験装置２７によるアクセスも含め、メモリ回路２５に対する自動書換え回路２６によるアクセスと、通常使用時におけるロジック回路２４によるアクセスとを選択的に切り替えるセレクタ２８としてもこれを、メモリチップ２３内に設けることとしている。

メモリチップ２３としてのこのような構成であっても、上記メモリ回路２５へのデータ書き換えを、ロジック回路２４に対する動作試験を行う時間を利用して、すなわちロジック回路２４の動作試験と独立に並行して行うことができるようになる。すなわち、半導体装置として、その動作試験が効率的に行われるようになり、ひいては当該試験の全体にかかる時間も短縮されるようになる。

ここで、自動書換え回路２６も、先の第１の実施の形態と同様、上記ロジック回路２４の動作試験を併せて行う外部の試験装置２７（ロジックテスタ）から試験開始指令ＳＳ及び動作モード設定信号ＡＭを入力することにより、データの書き換えを開始する構成となっている。一方、先の第１の実施の形態と異なる点は、上記自動書換え回路２６によるメモリ回路２５へのデータ書き換えの終了についてこれを、上記メモリチップ２３から終了信号ＥＤを試験装置２７に出力する点である。そして、この試験装置２７は、自動書換え回路２６による上記データ書き換えの終了を認識すると、メモリチップ２３に対してアクセスし、該メモリ回路２５が記憶する試験データを読み出してこれを取り込むとともに、内蔵する判定回路によりその良否の判定を行う。

また、この実施の形態の自動書換え回路２６の回路構成も、先の図２にブロック図として示したものとほぼ同じであり、その回路構成に基づく動作についても先の実施の形態とほぼ同様である。ただし、コントロールロジック１３ｂは、最終の書き換えアドレスが入力され、該アドレスのデータ書き換えが終了すると、試験装置１７に書き換え終了信号ＥＤを出力する。

さらに、この半導体装置の試験手順も、先の図３にフローチャートとして示した通りである。

従って、この第２の実施の形態によっても、先の第１の実施の形態の前記（１）、（３）の効果と同様、あるいはそれに準じた効果を得ることができるとともに、前記（２）の効果に準じた効果として、次の効果を得ることができる。

（２’）自動書換え回路２６を上記メモリチップ２３に内蔵することとしたため、半導体装置として、上記自動書換え回路２６を備えることとしても、ロジックチップ２２自体の回路構成（構造）が変更されることはない。

（他の実施の形態）
なお、上記各実施の形態は、以下のように変更して実施することもできる。
・上記各実施の形態では、メモリ回路（１５、２５）を、フラッシュメモリとして設けたが、他にも例えば、ＥＥＰＲＯＭ等、電気的に書き換え可能な不揮発性メモリを採用することができる。

この発明にかかる半導体装置の第１の実施形態についてその構造を示すブロック図。 同第１の実施形態の半導体装置の主に自動書換え回路の回路構成を示すブロック図。 同第１の実施形態の半導体装置の試験手順を示すフローチャート。 この発明にかかる半導体装置の第２の実施形態についてその構造を示すブロック図。 フラッシュメモリのデータ書き換え及び読み出しのコマンドを示す図。 フラッシュメモリのイレーズ動作のタイミング図。 フラッシュメモリのプログラム動作のタイミング図。

符号の説明

１１、２１…パッケージ、１２、２２…ロジックチップ、１２ａ、２２ａ…端子、１３、２３…メモリチップ、１３ａ…コントロール信号入力部、１３ｂ…コントロールロジック、１３ｃ…アドレス入力部、１３ｄ…アドレスバッファ・ラッチ、１３ｅ…データ入出力部、１３ｆ…入出力バッファ・データラッチ、１３ｇ…ローデコーダ、１３ｈ…カラム
デコーダ、１３ｉ…コントロール信号出力部、１４、２４…ロジック回路、１５、２５…メモリ回路、１６、２６…自動書換え回路、１６ａ…書換えコントロール回路、１６ｂ…カウンタ回路、１６ｃ…アドレス発生回路、１６ｄ…データパタン発生回路、１６ｅ…プログラム／イレーズコマンド発生回路、１７、２７…試験装置、１８、２８…セレクタ。

Claims (5)

1. １つのパッケージ内に、所定のデータを処理するロジック回路を有するロジックチップおよび該ロジック回路が処理した、もしくは処理すべきデータを記憶する電気的に書き換え可能な不揮発性メモリからなるメモリ回路を有するメモリチップを含む複数の半導体チップが混載されてなる半導体装置であって、
   外部からの指令に基づき前記メモリ回路に自動的に試験データを書き込む自動書換え回路と、前記メモリ回路に対する該自動書換え回路によるアクセスと前記ロジック回路によるアクセスとを選択的に切り替える切替え回路とを備える
   ことを特徴とする半導体装置。
2. 前記自動書換え回路および前記切替え回路が、前記ロジックチップに内蔵されてなる
   請求項１に記載の半導体装置。
3. 前記自動書換え回路および前記切替え回路が、前記メモリチップに内蔵されてなる
   請求項１に記載の半導体装置。
4. 前記自動書換え回路は、前記メモリ回路に書き込んだ試験データを消去するための消去信号を併せて出力する
   請求項１〜３のいずれか一項に記載の半導体装置。
5. １つのパッケージ内に、所定のデータを処理するロジック回路を有するロジックチップおよび該ロジック回路が処理した、もしくは処理すべきデータを記憶する電気的に書き換え可能な不揮発性メモリからなるメモリ回路を有するメモリチップを含む複数の半導体チップが混載されるとともに、外部からの指令に基づき前記メモリ回路に自動的に試験データを書き込む自動書換え回路と、前記メモリ回路に対する該自動書換え回路によるアクセスと前記ロジック回路によるアクセスとを選択的に切り替える切替え回路とを備えてなる半導体装置の試験方法であって、
   前記自動書換え回路による前記メモリ回路への試験データの自動書き込みと並行して、外部の試験装置による前記ロジック回路の動作試験を行う
   ことを特徴とする半導体装置の試験方法。

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