JP7330825B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
一般的に、パッケージ内に封止した半導体チップについての各種端子（ピン）の短絡、ボンディング不良や断線等の接続に関する良不良を検出する接続状態検査は、パッケージの外部端子を利用して実施される。
例えば、単体のＮＡＮＤメモリチップがパッケージ内に封止されている場合には、ＮＡＮＤメモリチップの制御端子やＩ／Ｏ端子等の各種端子が接続されたパッケージの外部端子にテスタを接続することで、ＮＡＮＤメモリチップの接続状態検査が実施される。
しかしながら、パッケージ内に、複数の単体ＮＡＮＤメモリチップが積層されて配置される構造では、各ＮＡＮＤメモリチップの同一機能の端子同士は数珠つなぎに共通接続されて、パッケージの外部端子に接続されることがある。この場合には、いずれのＮＡＮＤメモリチップにおいて接続不良が生じているかを判定することは困難である。
また、パッケージ内にコントローラが搭載されたＮＡＮＤメモリチップが封止されることもある。この構成では、コントローラとＮＡＮＤメモリチップとの接続箇所はチップ内に封止されていることから、ＮＡＮＤメモリチップの各種端子の接続状態検査の実施は困難である。
特開２００６－２６８９３５号公報
本実施形態は、コマンド入力を必要とすることなく、接続状態を自己判定することができる半導体装置を提供することを目的とする。
実施形態の半導体装置は、半導体チップ上の端子の接続状態を監視可能な半導体装置であって、検査パターンが入力される前記半導体チップ上の複数の端子のそれぞれの端子レベルを、検出信号に基づいて取得するセレクタと、前記セレクタに接続され、前記半導体チップを識別するチップアドレスと前記複数の端子に対応する複数の前記端子レベルとに基づくラッチデータを、前記検出信号に基づいて記憶するメモリと、前記検査パターンに対応した複数のラッチデータを、前記検出信号に基づいて前記メモリから読み出し、前記検査パターンに対応する複数の期待値と前記複数のラッチデータの各値とを比較して前記接続状態を判定する回路に出力する出力回路と、検査モード時に入力されるクロックのエッジを検出することで前記検出信号を発生して、前記セレクタ、メモリ及び出力回路を活性化するタイミング制御回路とを具備する。
検査対象の不揮発性メモリチップを含むメモリシステムの構成例を示すブロック図。 不揮発性メモリチップ２の構成例を示すブロック図。 接続状態検査回路４０の具体的な構成の一例を示すブロック図。 具体的な検査パターンの一例を示す説明図。 端子に接続不良が生じていない場合においてＦＩＦＯ４３に記憶されるラッチデータ、即ち、期待値を示す図表。 監視結果の出力の一例を示す説明図。
以下、図面を参照して本発明の一実施の形態について詳細に説明する。
本実施の形態は、各端子（ピン）の値と半導体チップを識別する値とを記憶するメモリを有し、このメモリに記憶された値をＩ／Ｏ端子から出力する接続状態検査回路を設け、この接続状態検査回路を、クロックを供給して活性化させることで、各端子に与えた値に応じた期待値とＩ／Ｏ端子の出力との比較によって、接続状態を判定可能にするものである。
なお、本実施の形態においては、不揮発性の半導体記憶装置であるＮＡＮＤフラッシュメモリを例に説明するが、記憶装置に限らず各種半導体装置の端子の接続状態の検査に用いることが可能である。
（メモリシステムの構成）
図１は、検査対象の不揮発性メモリチップを含むメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ群２ａとを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
不揮発性メモリ群２ａは、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリ等の複数の不揮発性メモリチップ２（図２）を備えている。不揮発性メモリ群２ａは、複数の不揮発性メモリチップ２が積層されて構成されていてもよい。
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ群２ａへのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ群２ａからのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ群２ａから読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ群２ａへ書き込む処理および不揮発性メモリ群２ａから読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ群２ａへのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ群２ａからのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ群２ａ上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。
プロセッサ１２は、書き込み先の不揮発性メモリ群２ａの各不揮発性メモリチップ２上のメモリ領域を決定する。不揮発性メモリチップ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリチップ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ群２ａから読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ群２ａへ記憶するまでに一時格納したり、不揮発性メモリ群２ａから読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ群２ａに内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ群２ａに書き込む。
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ群２ａから読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
（不揮発性メモリの構成）
図２は不揮発性メモリチップ２の構成例を示すブロック図である。不揮発性メモリチップ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、制御回路２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号ＷＰに対応する複数の端子（パッド）を備えている。
信号ＣＥは、不揮発性メモリチップ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。ライトプロテクト信号ＷＰは、書き込み及び消去を禁止する信号であり、通常の使用時には、ハイレベル（以下、Ｈレベルという）又はローレベル（以下、Ｌレベルという）に固定される信号である。
信号Ｒ／Ｂは、不揮発性メモリチップ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリチップ２の状態を知ることができる。
電源入力用端子群３５は、外部から不揮発性メモリチップ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリチップ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。
ロジック制御回路２１及び入出力回路２２は、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。ロジック制御回路２１は、メモリコントローラ１から、外部制御信号（例えば、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号ＷＰ）を受信する。信号名に付記された“／”は、アクティブ・ローを示す。また、ロジック制御回路２１は、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリチップ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
制御回路２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリチップ２を制御する。
電圧生成回路２８は、不揮発性メモリチップ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプ２４は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ２４は、データの書き込み時には、書き込みデータをビット線に転送する。
センスアンプ２４は、データレジスタ２４ａを有しており、データレジスタ２４ａは、データの読み出し時には、センスアンプ２４により検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４ａは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプ２４へ転送する。データレジスタ２４ａは、ＳＲＡＭなどで構成される。
本実施の形態においては、例えば、テスト装置５０によって、後述する検査パターンがロジック制御用パッド群３４の各端子等に供給される。
なお、メモリコントローラ１と不揮発性メモリ群２ａとは、同一パッケージ内に封止される場合もあり、また、相互に異なるパッケージ内に封止される場合もある。相互に異なるパッケージ内に封止される場合には、入出力用パッド群３２及びロジック制御用パッド群３４の各端子は、テスト装置５０の端子を接続可能なパッケージの外部端子に接続される。また、メモリコントローラ１と不揮発性メモリ群２ａとが同一パッケージ内に封止される場合においては、図２の入出力用パッド群３２及びロジック制御用パッド群３４に対応する各端子がメモリコントローラ１側に設けられて、テスト装置５０の端子を接続可能なパッケージの外部端子に接続される。従って、いずれの場合においても、テスト装置５０と入出力用パッド群３２及びロジック制御用パッド群３４の各端子との間で信号の送受が可能である。
（接続状態検査回路）
本実施の形態においては、ロジック制御回路２１には、接続状態検査回路４０が設けられている。接続状態検査回路４０は、不揮発性メモリチップ２の各端子の接続状態の検査のために、検査対象の端子の接続状態を監視し、監視結果を出力する。
なお、図２では、接続状態検査回路４０をロジック制御回路２１に設けて、ロジック制御用パッド群３４の各端子を監視する例を説明するが、接続状態検査回路４０に入出力用パッド群３２の各端子の出力を与えることで、入出力用パッド群３２の各端子についての接続状態を監視し、監視結果を出力するように構成してもよい。なお、入出力用パッド群３２の各端子については、出力がＨレベル又はＬレベルに固定されているか否かによって、接続状態が不良であるか否かを判定することも可能である。
図３は接続状態検査回路４０の具体的な構成の一例を示すブロック図である。接続状態検査回路４０は、セレクタ４１、タイミング制御回路４２、ＦＩＦＯ４３及び監視結果出力回路４４により構成される。
セレクタ４１は、接続状態の検査対象の端子に接続されて、当該検査対象の端子からの信号を取り込む。なお、図３では、セレクタ４１は、不揮発性メモリチップ２の各端子のうちチップイネーブル信号ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥが入力される端子（以下、これらの端子をそれぞれＣＥ端子、ＡＬＥ端子、ＣＬＥ端子、／ＷＥ端子、ＲＥ端子又は／ＲＥ端子という）からの信号を取り込む例を示しているが、その他の端子からの信号を取り込んで接続状態を監視するように構成してもよい。
タイミング制御回路４２には、ロジック制御用パッド群３４中のライトプロテクト信号ＷＰが入力される端子（以下、ＷＰ端子という）からの信号（以下、信号ＷＰという）が与えられる。タイミング制御回路４２は、入力された信号ＷＰのエッジを検出して、エッジ検出タイミングでセレクタ４１、ＦＩＦＯ４３及び監視結果出力回路４４を制御する検出信号を出力するように構成される。
ライトプロテクト信号ＷＰは、通常の使用時には、Ｈレベル又はＬレベルに固定されている。従って、通常の使用時には、タイミング制御回路４２には固定レベルの信号が入力され、エッジは検出されない。本実施の形態においては、端子の接続状態の検査を行う検査モードにおいては、信号ＷＰとしてクロックを発生させてタイミング制御回路４２に供給する。
従って、検査モードでは、タイミング制御回路４２は、クロックのエッジを検出して、検出信号をセレクタ４１、ＦＩＦＯ４３及び監視結果出力回路４４に与える。セレクタ４１、ＦＩＦＯ４３及び監視結果出力回路４４は、タイミング制御回路４２から検出信号が与えられると、検査モードを実行する回路として活性化する。
即ち、セレクタ４１は、不揮発性メモリチップ２の通常の使用状態では、タイミング制御回路４２から検出信号が与えられず、入力された信号をそのまま制御回路２７に出力する。一方、セレクタ４１は、タイミング制御回路４２から検出信号が与えられると、検出信号の入力タイミングで、各端子を介して入力された信号を取り込んでＦＩＦＯ４３に出力する。
ＦＩＦＯ４３は、先入れ先出しメモリであり、入力されたデータを記憶すると共に、記憶したデータを入力順に出力する記憶装置である。なお、この記憶装置として先入れ先出しメモリ以外のメモリを採用してもよい。ＦＩＦＯ４３には、チップアドレスＣＡＤＤも入力される。チップアドレスＣＡＤＤは、各不揮発性メモリチップ２をそれぞれ識別する値に設定される。接続状態検査回路４０は、例えば、電源入力用端子群３５の電源電圧Ｖｃｃや接地電圧Ｖｓｓを用いて、自己のチップに固有のチップアドレスＣＡＤＤを発生してＦＩＦＯ４３に与える。例えば、不揮発性メモリチップ２の総数が４個の場合には、２ビットのチップアドレスＣＡＤＤにて各不揮発性メモリチップ２を識別可能である。図３はこの場合の例を示しており、ＣＡＤＤ（ａ，ｂ）は、チップアドレスＣＡＤＤの上位ビットがｂ（ＣＡＤＤ（ｂ））、下位ビットがａ（ＣＡＤＤ（ａ））であることを示している。
なお、チップアドレスＣＡＤＤは、不揮発性メモリ群２ａに設けられる不揮発性メモリチップ２の数に対応したビット数に設定される。例えば、不揮発性メモリチップ２のチップ数が８の場合には、３ビットのチップアドレスＣＡＤＤが用いられる。
ＦＩＦＯ４３は、セレクタ４１の検査対象の端子数とチップアドレスＣＡＤＤのビット数との和のビット数のデータを、複数保持可能なメモリ容量を有している。本実施の形態においては、検査モード時には、検査対象の端子には、Ｈレベル又はＬレベル、即ち、論理値“１”又は“０”のデータが入力されるようになっている。ＦＩＦＯ４３は、例えば、セレクタ４１から各端子に対応した各データを下位ビットとし、チップアドレスＣＡＤＤのビットを上位ビットとして、これらのビットからなるデータをラッチデータとして保持する。図３の例では、ラッチデータは、検査対象の各端子のデータに基づく６ビットと、チップアドレスＣＡＤＤの２ビットとの計８ビットのデータである。
検査対象の各端子に供給される検査パターンは、信号ＷＰの周期で変化すると共に、検査対象の端子の数に対応したパターン数だけ変化する。ＦＩＦＯ４３には、検査パターンの各パターン毎にラッチデータが順次記憶される。即ち、ＦＩＦＯ４３には、検査対象の端子数に対応した数のラッチデータが記憶される。
ＦＩＦＯ４３の書き込み及び読み出しは、タイミング制御回路４２によって制御される。タイミング制御回路４２は、検査パターンの開始から検査パターンの終了までは、検出信号によりセレクタ４１の出力及びチップアドレスＣＡＤＤをＦＩＦＯ４３に書き込み、検査パターンの終了後に、ＦＩＦＯ４３に保持された複数のラッチデータを、検出信号により監視結果出力回路４４に出力させる制御を行う。
ＦＩＦＯ４３は、検出信号により、全検査パターンによるラッチデータを保持し、検査パターン終了後に、検出信号によって保持したラッチデータを書き込み順に監視結果出力回路４４に順次出力する。
監視結果出力回路４４は、ＦＩＦＯ４３からのラッチデータの各ビットを信号ＤＱ０～ＤＱ７がそれぞれ入力される各Ｉ／Ｏ端子（以下、それぞれＩ／Ｏ０～Ｉ／Ｏ７端子という）に割り当て、ラッチデータを監視結果として、タイミング制御回路４２からの検出信号により、割り当てたＩ／Ｏ端子に出力する。本実施の形態においては、監視結果出力回路４４は、ラッチデータ中のチップアドレスＣＡＤＤに基づいて、Ｉ／Ｏ０～Ｉ／Ｏ７端子中のいずれのＩ／Ｏ端子にラッチデータを出力するかを決定する。
例えば、図３では、Ｉ／Ｏ端子数が８で、不揮発性メモリチップ２のチップ数が４であるので、１チップ当たり２つのＩ／Ｏ端子を用いて監視結果の出力が可能である。例えば、図３では、チップアドレスＣＡＤＤがＣＡＤＤ（０，０）である不揮発性メモリチップ２中の監視結果出力回路４４は、監視結果をＩ／Ｏ０端子及びＩ／Ｏ１端子に出力し、ＣＡＤＤ（０，１）である不揮発性メモリチップ２中の監視結果出力回路４４は、監視結果をＩ／Ｏ２端子及びＩ／Ｏ３端子に出力し、ＣＡＤＤ（１，０）である不揮発性メモリチップ２中の監視結果出力回路４４は、監視結果をＩ／Ｏ４端子及びＩ／Ｏ５端子に出力し、ＣＡＤＤ（１，１）である不揮発性メモリチップ２中の監視結果出力回路４４は、監視結果をＩ／Ｏ６端子及びＩ／Ｏ７端子に出力する。
例えば、検査パターンのパターン数が６の場合には、各不揮発性メモリチップ２において、ＦＩＦＯ４３には、検査パターン終了時において８ビットのラッチデータが６回分記憶される。各不揮発性メモリチップ２についての監視結果は、２つのＩ／Ｏ端子を用いて出力されるので、１回で２ビットずつの４回で１ラッチデータを出力でき、６回分のラッチデータは、４×６の合計２４回で出力可能となる。
例えば、テスト装置５０により、検査パターンをＣＥ端子、ＡＬＥ端子、ＣＬＥ端子、／ＷＥ端子、ＲＥ端子及び／ＲＥ端子に供給し、監視結果をＩ／Ｏ０端子～Ｉ／Ｏ７端子から出力してテスト装置５０に取り込む。全ての不揮発性メモリチップ２において、検査対象の端子が全て正常であれば、Ｉ／Ｏ０端子～Ｉ／Ｏ７端子からは検査パターンに対応した期待値の監視結果が得られる。また、いずれかの不揮発性メモリチップ２の検査対象の端子について接続不良が生じている場合には、当該不揮発性メモリチップ２に対応したＩ／Ｏ端子からの監視結果は、期待値と異なるものとなる。更に、検査パターンを適宜設定することにより、監視結果と期待値との比較によって、各不揮発性メモリチップ２のいずれの端子に接続不良が生じているかを判断することが可能である。
なお、監視結果の出力に必要な回数は一例であり、検査対象の端子数及びチップアドレスＣＡＤＤのビット数に基づくラッチデータのビット数と、検査パターンのパターン数との積が、各不揮発性メモリチップ２が出力する監視結果の総データ量であり、この総データ量と不揮発性メモリ群２ａ内の不揮発性メモリチップ２のチップ数とＩ／Ｏ端子数とに基づいて、監視結果を何回で出力可能であるかが決定される。
また、セレクタ４１の出力とチップアドレスＣＡＤＤとに基づくラッチデータの構成の仕方は上記例に限らない。例えば、チップアドレスＣＡＤＤをラッチデータの下位ビット側に配置し、セレクタ４１の出力をラッチデータの上位ビット側に配置してもよい。また、検査パターンについても、１種類に限定されるものではなく、適宜の検査パターンを設定可能である。
次に、このように構成された実施の形態の動作について図４から図６を参照して説明する。図４は具体的な検査パターンの一例を示す説明図であり、図５は端子に接続不良が生じていない場合においてＦＩＦＯ４３に記憶されるラッチデータ、即ち、期待値を示す図表であり、図６は監視結果の出力の一例を示す説明図である。
通常の使用状態においては、ＷＰ端子に入力されるライトプロテクト信号ＷＰは、Ｈレベル又はＬレベルに固定されており、タイミング制御回路４２は検出信号を出力しない。セレクタ４１は、ロジック制御用パッド群３４の各端子を介して入力される信号を制御回路２７に出力する。
検査モードにおいては、テスト装置５０により、ライトプロテクト信号ＷＰに代えて、所定周期のクロックを信号ＷＰとしてＷＰ端子に供給する。タイミング制御回路４２は、クロックのエッジの検出タイミングで、検出信号を発生してセレクタ４１、ＦＩＦＯ４３及び監視結果出力回路４４に与える。この検出信号によって、セレクタ４１、４３及び監視結果出力回路４４は、端子の接続不良の検査モードを実行する回路として活性化する。
この状態で、テスト装置５０により、検査対象の端子に所定の検査パターンを与える。図４に示すように、検査パターンは、信号ＷＰに同期しており、信号ＷＰのエッジにおいて、検査対象の端子のいずれか１つのみがＬレベルとなる信号を与えるものである。図４の例では、信号ＷＰは、サイクル数２，４，６，…のタイミングにおいてエッジを有し、ＣＥ端子、ＣＬＥ端子、ＡＬＥ端子、ＷＥ端子、ＲＥ端子及び／ＲＥ端子は、それぞれサイクル数２，４，６，８，１０，１２のタイミングでＬレベルである。
なお、図４の例は検査対象の端子に接続不良が生じていない場合の例であり、接続不良が生じている場合には、検査パターンに拘わらず、接続不良の端子はＨレベル又はＬレベルに固定されるものと考えられる。
セレクタ４１は、タイミング制御回路４２からの検出信号のタイミングで、検査対象の端子に現れる検査パターンのレベルに対応したデータをＦＩＦＯ４３に出力する。また、ＦＩＦＯ４３には、チップアドレスＣＡＤＤも与えられる。ＦＩＦＯ４３は、検査対象の端子に現れるＨレベル又はＬレベルに対応するビットとチップアドレスＣＡＤＤのビットとによるラッチデータを保持する。なお、図４では検査対象の端子に現れるＨレベルに対応するビットを“０”とし、Ｌレベルに対応するビットを“１”とする。
例えば、図４では、ＣＥ端子のビットを最下位ビットとし、ＣＬＥ端子、ＡＬＥ端子、ＷＥ端子、ＲＥ端子、／ＲＥ端子及びＣＡＤＤ（ａ）の各ビットを上位側に向かって配置し、最上位ビットをＣＡＤＤ（ｂ）のビットとする。チップアドレスＣＡＤＤがＣＡＤＤ（ａ，ｂ）の不揮発性メモリチップ２をチップ（ａ，ｂ）と表記するものとすると、チップ（０，０）のＦＩＦＯ４３において、サイクル数２のタイミングで保持される８ビットのラッチデータは、“１０００００００”＝０１ｈとなる。また、例えば、チップ（０，０）のＦＩＦＯ４３において、サイクル数４のタイミングで保持される８ビットのラッチデータは、“０１００００００”＝０２ｈとなる。
図５は検査対象の端子に接続不良が生じていないものとして、図４の検査パターンを入力した場合におけるラッチデータの期待値を示している。なお、図５ではチップ（０，０）とチップ（０，１）のみを示しているが、チップ（１，０）及びチップ（１，１）についても、ＣＡＤＤ（ａ），ＣＡＤＤ（ｂ）が異なるのみで同様のラッチデータの期待値が得られる。
図４の例では、検査対象の端子数が６であり、検出信号が６回出力されるサイクル数１２において、全ての不揮発性メモリチップ２の全ての検査対象の端子についてのラッチデータが各不揮発性メモリチップ２のＦＩＦＯ４３に保持される。
これらのラッチデータは、例えば、図６のサイクル数１４のタイミングからＩ／Ｏ端子を介して出力される。図６の例では、チップ（０，０）はＩ／Ｏ０端子及びＩ／Ｏ１端子を介して、チップ（０，１）はＩ／Ｏ２端子及びＩ／Ｏ３端子を介して、チップ（１，０）はＩ／Ｏ４端子及びＩ／Ｏ５端子を介して、チップ（１，１）はＩ／Ｏ６端子及びＩ／Ｏ７端子を介してラッチデータを出力する。
図６の例では、８ビットのラッチデータを出力する２つのＩ／Ｏ端子のうち一方は、上位ビットから１番目、３番目、５番目、７番目の各ビットをサイクル毎に順次出力し、他方は、上位ビットから２番目、４番目、６番目、８番目の各ビットをサイクル毎に順次出力する。なお、図６では、同一チップのＦＩＦＯ４３から同じサイクル数のタイミングで出力される２つのＩ／Ｏ端子のビットを、ｘｘｂで表している。
例えば、チップ（０，０）のＦＩＦＯ４３に図５の期待値通りのラッチデータ（０１ｈ）が記憶されているものとすると、図６の斜線部に示すように、サイクル数１４において、Ｉ／Ｏ０端子から最上位ビットの“０”が出力され、Ｉ／Ｏ１端子から２番目のビットの“０”が出力される。次に、サイクル数１６において、Ｉ／Ｏ０端子から３番目のビットの“０”が出力され、Ｉ／Ｏ１端子から４番目のビットの“０”が出力される。次に、サイクル数１８において、Ｉ／Ｏ０端子から５番目のビットの“０”が出力され、Ｉ／Ｏ１端子から６番目のビットの“０”が出力される。次に、サイクル数２０において、Ｉ／Ｏ０端子から７番目のビットの“０”が出力され、Ｉ／Ｏ１端子から最下位ビットの“１”が出力される。
同様に、例えば、図４のサイクル数２で取得されたチップ（０，１）のラッチデータ（８１ｈ）は、Ｉ／Ｏ２及びＩ／Ｏ３端子を用いて、サイクル数１４において、最上位ビットの“１”及び２番目のビットの“０”が出力され、サイクル数１６において、３番目のビットの“０”及び４番目のビットの“０”が出力され、サイクル数１８において、５番目のビットの“０”及び６番目のビットの“０”が出力され、サイクル数２０において、７番目のビットの“０”及び最下位ビットの“１”が出力される。
他のチップについても同様であり、サイクル数２で取得された各不揮発性メモリチップ２のラッチデータは、サイクル数１４，１６，１８，２０において、それぞれ２つのＩ／Ｏ端子を用いて出力される。
また、同様に、図４のサイクル数４で取得された各不揮発性メモリチップ２のラッチデータは、サイクル数２２，２４，２６，２８において、それぞれ２つのＩ／Ｏ端子を用いて出力される。例えば、図６の斜線部に示すチップ（０，１）のラッチデータ（８２ｈ）は、サイクル数２２において、Ｉ／Ｏ２端子から最上位ビットの“１”が出力され、Ｉ／Ｏ３端子から２番目のビットの“０”が出力される。次に、サイクル数２４において、Ｉ／Ｏ２端子から３番目のビットの“０”が出力され、Ｉ／Ｏ３端子から４番目のビットの“０”が出力される。次に、サイクル数２６において、Ｉ／Ｏ２端子から５番目のビットの“０”が出力され、Ｉ／Ｏ３端子から６番目のビットの“０”が出力される。次に、サイクル数２８において、Ｉ／Ｏ２端子から７番目のビットの“１”が出力され、Ｉ／Ｏ３端子から最下位ビットの“０”が出力される。
同様にして、図４のサイクル数６において各不揮発性メモリチップ２のＦＩＦＯ４３に記憶されたラッチデータは、サイクル数３０，３２，３４，３６において、それぞれ２つのＩ／Ｏ端子を用いて出力される。また、図４のサイクル数８において各不揮発性メモリチップ２のＦＩＦＯ４３に記憶されたラッチデータは、サイクル数３８，４０，４２，４４において、それぞれ２つのＩ／Ｏ端子を用いて出力される。また、図４のサイクル数１０において各不揮発性メモリチップ２のＦＩＦＯ４３に記憶されたラッチデータは、サイクル数４６，４８，５０，５２において、それぞれ２つのＩ／Ｏ端子を用いて出力される。また、図４のサイクル数１２において各不揮発性メモリチップ２のＦＩＦＯ４３に記憶されたラッチデータは、サイクル数５４，５６，５８，６０において、それぞれ２つのＩ／Ｏ端子を用いて出力される。
なお、ラッチデータの上位ビットから下位ビットに向かって、各ビットを２つのＩ／Ｏ端子に交互に切替えながら与えてラッチデータを出力する例を示したが、他の出力方法を採用してもよい。例えば、２つのＩ／Ｏ端子の一方からラッチデータの上位４ビットを出力させ、他方からラッチデータの下位４ビットを出力させるようにしてもよい。
テスト装置５０により、各Ｉ／Ｏ端子の出力を検出する。そして、各Ｉ／Ｏ端子の出力値と期待値との比較によって、検出対象の各端子の接続不良を、不揮発性メモリチップ２毎に判定する。例えば、Ｉ／Ｏ２端子及びＩ／Ｏ３端子の出力が、図５に示すチップ（０，１）の期待値と一致している場合には、チップ（０，１）の不揮発性メモリチップ２の検出対象の全ての端子の接続は正常であると判定することができる。このように、不揮発性メモリチップ２に対応したＩ／Ｏ端子の出力を期待値と比較することで、不揮発性メモリチップ２毎に端子の良不良を判定することができる。
例えば、チップ（０，０）のＣＬＥ端子に不良が生じているものとする。この場合には、検査パターンに拘わらず、ＣＬＥ端子は全期間に亘ってＨレベルになるか又はＬレベルとなると考えられる。例えば、ＣＬＥ端子がＨレベルに固定されるものとすると、サイクル数４において、チップ（０，０）のＦＩＦＯ４３に記憶されるラッチデータは、“００００００００”＝００ｈとなる。従って、チップ（０，０）のＦＩＦＯ４３には、０１ｈ，００ｈ，０４ｈ，０８ｈ，１０ｈ，２０ｈのラッチデータが格納されることになる。この場合には、図６の例では、サイクル数２８におけるＩ／Ｏ０端子の出力は“０”となる。ＣＬＥ端子が正常であれば、図６に示すように、サイクル数２８におけるＩ／Ｏ０端子の出力は期待値“１”であり、テスト装置５０は、Ｉ／Ｏ端子を監視することで、チップ（０，０）のＣＬＥ端子に不良が生じていることを検出することができる。
このように本実施の形態においては、各端子の値と半導体チップを識別する値とを記憶するメモリを有し、このメモリに記憶された値をＩ／Ｏ端子から出力する接続状態検査回路を設ける。接続状態検査回路は、各端子に与えた検査パターン及び半導体チップを識別する値に応じた出力をＩ／Ｏ端子から出力する。テスト装置により、各端子に与えた検査パターンに応じた期待値とＩ／Ｏ端子の出力との比較を行うことで、半導体チップ毎に各端子の接続状態を判定することができる。これにより、複数の半導体チップが積層されて各半導体チップの端子同士が共通接続されている場合においても、確実に端子の接続状態を判定することができる。また、接続状態検査回路は、通常の使用状態においてプルアップ又はプルダウンされた端子にクロックを供給することで活性化されるようになっており、コマンド等を与える必要は無く、極めて簡単な構成で正確な接続状態の判定が可能である。
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１ メモリコントローラ、２ 不揮発性メモリ、１１ ＲＡＭ、１２ プロセッサ、１３ ホストインターフェイス、１４ ＥＣＣ回路、１５ メモリインターフェイス、２１ ロジック制御回路、２２ 入出力回路、２３ メモリセルアレイ、２４ センスアンプ、２５ ロウデコーダ、２６ レジスタ、２７ 制御回路、２８ 電圧生成回路、４０ 接続状態検査回路、４１ セレクタ、４２ タイミング制御回路、４３ ＦＩＦＯ、４４ 監視結果出力回路。

Claims (9)

  1. 半導体チップ上の端子の接続状態を監視可能な半導体装置であって、
    検査パターンが入力される前記半導体チップ上の複数の端子のそれぞれの端子レベルを、検出信号に基づいて取得するセレクタと、
    前記セレクタに接続され、前記半導体チップを識別するチップアドレスと前記複数の端子に対応する複数の前記端子レベルとに基づくラッチデータを、前記検出信号に基づいて記憶するメモリと、
    前記検査パターンに対応した複数のラッチデータを、前記検出信号に基づいて前記メモリから読み出し、前記検査パターンに対応する複数の期待値と前記複数のラッチデータの各値とを比較して前記接続状態を判定する回路に出力する出力回路と、
    検査モード時に入力されるクロックのエッジを検出することで前記検出信号を発生して、前記セレクタ、メモリ及び出力回路を活性化するタイミング制御回路とを具備する半導体装置。
  2. 前記セレクタは、前記複数の端子として制御端子の端子レベルを取得する請求項１に記載の半導体装置。
  3. 前記タイミング制御回路は、前記検査モード時以外にはハイレベル又はローレベルに固定された端子を介して前記クロックを取り込む請求項１に記載の半導体装置。
  4. 前記出力回路は、前記複数のラッチデータを前記半導体チップ上の入出力端子を介して出力する請求項１に記載の半導体装置。
  5. 前記メモリは、前記セレクタが端子レベルを取得する端子数と同数の前記ラッチデータを記憶する請求項１に記載の半導体装置。
  6. 前記ラッチデータのビット数は、前記セレクタが端子レベルを検出する端子数と前記チップアドレスのビット数との和である請求項１に記載の半導体装置。
  7. 前記出力回路は、前記検査パターンに対応した全てのラッチデータが前記メモリに記憶された後、前記メモリに記憶されたラッチデータを順次出力するように構成される請求項１に記載の半導体装置。
  8. 前記半導体チップを複数備え、
    異なる半導体チップ上の端子同士は、共通接続されている請求項１に記載の半導体装置。
  9. 前記異なる半導体チップ上の入出力端子同士は、共通接続されており、
    前記出力回路は、前記複数のラッチデータを前記半導体チップ上の入出力端子を介して出力するものであって、前記半導体チップ毎に、前記ラッチデータを出力する前記入出力端子を設定する請求項８に記載の半導体装置。
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