JP2003309183A - 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】複数の半導体チップが相互接続された半導体シ
ステムにおいて、半導体チップ間の配線の接続不良の発
生率を低下させることを目的とする。 【解決手段】親チップ１０上に子チップ２０を第１グル
ープの配線３０−１〜３０−ｊと冗長用の第２グループ
の配線３０−ｒで相互接続して搭載する。各チップ１
０，２０には、チップ内の主要回路１１，２１の他に接
続リアレンジ配線部１２が設けられている。接続リアレ
ンジ配線部は、第１グループの配線によるチップ間の配
線の接続テストを行う接続テスト回路４０Ａ−１〜４０
Ａ−ｊ，４０Ａ−ｒと、第１グループの配線に接続不良
が検知されたときに、不良が発生した第１グループの配
線を不使用にし、前記第２グループの配線を使用してチ
ップ間の配線の接続のリアレンジを行うことにより不良
を救済する接続リアレンジ回路４１Ａ−１〜４１Ａ−
ｊ，４１Ａ−ｒとを備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体システ
ム、半導体システムの接続テスト方法及び半導体システ
ムの製造方法に関するもので、特に複数の半導体チップ
を１つのパッケージに収めた半導体システムにおける複
数の半導体チップ間、半導体チップと配線基板間、ある
いは半導体チップとＴＡＢテープ間の配線の接続不良を
救済するための故障修正技術に関する。

【０００２】

【従来の技術】高いバンド幅によるデータ処理を実現す
るためには、複数の半導体チップを１つのパッケージに
収めた半導体システム（モジュール）が有効である。こ
のような半導体システムでは、例えばフリップチップ技
術を用いて半導体チップ間の電気的な接続を行った後
に、各々の半導体チップの機能テストと各半導体チップ
間の接続テストを行う必要がある。

【０００３】この種の半導体システムでは、半導体チッ
プは外部Ｉ／Ｏを持つ半導体チップ（以下、これを親チ
ップと呼ぶ）と外部Ｉ／Ｏを持たない半導体チップ（以
下、これを子チップと呼ぶ）とに分けられる。

【０００４】図４３は、親チップ１００と子チップ２０
０の主表面（素子形成面）１００ａ，２００ａを対向し
て配置し、これらチップの素子形成面１００ａ，２００
ａに設けた電極を配線（バンプ）３００で電気的に接続
した半導体システムの一例である。

【０００５】上記のような構成の半導体システムでは、
外部Ｉ／Ｏを持たない子チップ２００に対して、テスト
信号を外部から直接送ることはできない。このため、テ
スト信号を親チップ１００と子チップ２００との間で送
受信するための回路と、チップ間でテスト信号の授受を
行うための配線が設けられている。

【０００６】ところで、従来は、上記のような半導体シ
ステムにおいて、チップ間の接続テストの結果、接続不
良が発生していると判定された製品は不良品として扱わ
れている。しかし、今後、半導体製品のシステム化がさ
らに進み、それに伴い半導体チップ数やチップ間の配線
数が増大すると、チップ間の接続不良が発生する可能性
が高くなる。このため、チップ間の接続不良が製品の歩
留まりを下げる大きな要因となる恐れがある。

【０００７】

【発明が解決しようとする課題】上記のように従来の半
導体システムは、半導体製品のシステム化が進み、半導
体チップ数やチップ間の配線数が増大すると、チップ間
の接続不良が発生する可能性が高くなり、製品の歩留ま
りを下げる大きな要因となる、という問題があった。

【０００８】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、不良発生率を低
下させることができる半導体システムを提供することに
ある。

【０００９】また、この発明の他の目的は、システム自
身で接続の良否を判定できる半導体システムの接続テス
ト方法を提供することにある。

【００１０】更に、この発明の別の目的は、不良発生率
を低下させ、製造歩留まりを向上できる半導体システム
の製造方法を提供することにある。

【００１１】

【課題を解決するための手段】この発明の第１の半導体
システムは、複数の半導体チップと、前記複数の半導体
チップを相互接続する第１グループの配線と、前記複数
の半導体チップを相互接続する冗長用の第２グループの
配線と、前記第１グループの配線による複数の半導体チ
ップ間の接続テストを行う接続テスト回路と、前記接続
テスト回路により、前記第１グループの配線に接続不良
が検知されたときに、不良が発生した第１グループの配
線を不使用にし、前記第２グループの配線を使用して前
記半導体チップ間の接続のリアレンジを行う接続リアレ
ンジ回路とを備える接続リアレンジ配線部とを具備する
ことを特徴としている。

【００１２】上記のような構成によれば、複数の半導体
チップが相互接続された半導体システムにおいて、半導
体チップ間を接続する配線の接続テストを行い、不良が
検知されたときに冗長配線を利用して半導体チップ間の
接続のリアレンジを行うことにより、配線の接続を修正
することが可能となる。従って、従来は不良品として扱
われた半導体システムを救済し、不良発生率を低下させ
ることができる。

【００１３】また、この発明の第２の半導体システム
は、少なくとも１つの半導体チップと、前記半導体チッ
プに電気的に接続される第１グループの配線と、前記半
導体チップに電気的に接続される冗長用の第２グループ
の配線とを備え、前記少なくとも１つの半導体チップが
実装される配線基板と、前記第１グループの配線による
前記少なくとも１つの半導体チップと前記配線基板との
接続テストを行う接続テスト回路と、前記接続テスト回
路により、前記第１グループの配線に接続不良が検知さ
れたときに、不良が発生した第１グループの配線を不使
用にし、前記第２グループの配線を使用して前記半導体
チップと前記配線基板との間の接続のリアレンジを行う
接続リアレンジ回路とを有する接続リアレンジ配線部と
を具備することを特徴としている。

【００１４】上記のような構成によれば、少なくとも１
つの半導体チップが配線基板に実装された半導体システ
ムにおいて、半導体チップと配線基板間を接続する配線
の接続テストを行い、不良が検知されたときに冗長配線
を利用して半導体チップと配線基板間の接続のリアレン
ジを行うことにより、配線の接続の修正を行うことが可
能となる。従って、従来は不良品として扱われた半導体
システムを救済し、不良発生率を低下させることができ
る。

【００１５】更に、この発明の第３の半導体システム
は、少なくとも１つの半導体チップと、前記半導体チッ
プに電気的に接続される第１グループの配線と、前記半
導体チップに電気的に接続される冗長用の第２グループ
の配線とを備え、前記少なくとも１つの半導体チップが
実装されるＴＡＢテープと、前記第１グループの配線に
よる前記少なくとも１つの半導体チップと前記配線基板
との接続テストを行う接続テスト回路と、前記接続テス
ト回路により、前記第１グループの配線に接続不良が検
知されたときに、不良が発生した第１グループの配線を
不使用にし、前記第２グループの配線を使用して前記半
導体チップと前記ＴＡＢテープとの間の接続のリアレン
ジを行う接続リアレンジ回路とを有する接続リアレンジ
配線部とを具備することを特徴としている。

【００１６】上記のような構成によれば、少なくとも１
つの半導体チップがＴＡＢテープにされた半導体システ
ムにおいて、半導体チップとＴＡＢテープの配線間の接
続テストを行い、不良が検知されたときに冗長配線を利
用して半導体チップとＴＡＢテープの配線間の接続のリ
アレンジを行うことにより、配線の接続の修正を行うこ
とが可能となる。従って、従来は不良品として扱われた
半導体システムを救済し、不良発生率を低下させること
ができる。

【００１７】この発明の半導体システムの接続テスト方
法は、複数の半導体チップが配線により相互接続された
半導体システムであって、前記複数の半導体チップは、
接続テスト回路と接続リアレンジ回路とをそれぞれ含む
複数のブロックから形成された接続リアレンジ配線部
と、テストデータを生成するテストデータ生成回路と、
接続不良が存在するか否かを検知するための一致判定回
路とを含む接続テスト制御回路とを備え、前記接続テス
ト回路は、テストデータを記憶するテストデータ記憶素
子とテスト結果を記憶するテスト結果記憶素子とを備
え、前記接続テスト制御回路の制御により、ブート時に
前記配線の接続テストを行う半導体システムの接続テス
ト方法において、前記接続テスト回路内のテスト結果記
憶素子を初期化する第１のステップと、前記テストデー
タ生成回路によってテストデータを生成し、スキャンパ
スを通じて接続された前記テストデータ記憶素子に前記
テストデータを書き込む第２のステップと、前記複数の
半導体チップのテストデータ記憶素子間で、各半導体チ
ップ間の配線を通じてテストデータの書き込みを行う第
３のステップと、前記複数の半導体チップの各ブロック
中に設けられたテストデータ記憶素子の値を前記スキャ
ンパスで順に読み出し、前記一致判定回路で一致判定を
行った結果をテストデータ記憶素子に順次書き込む第４
のステップと、前記テストデータ記憶素子に記録された
接続テストの結果を各ブロック中のテスト結果記憶素子
に記録する第５のステップと、必要なテストパターンに
対して、前記第２のステップ乃至前記第５のステップの
動作を繰り返す第６のステップと、前記テストデータ記
憶素子の値を各ブロック中のテスト結果記憶素子に書き
込む第７のステップと、前記テスト結果記憶素子に書き
込まれたテスト結果をスキャンパスを通じて前記接続テ
スト制御回路に送り、接続の良否判定を行う第８のステ
ップとを具備することを特徴としている。

【００１８】上記のようなテスト方法によれば、複数の
半導体チップが相互接続された半導体システムにおい
て、システム自身で接続の良否を判定できる。

【００１９】この発明の第１の半導体システムの製造方
法は、第１のウェーハ中に第１の半導体素子を形成する
工程と、前記第１のウェーハを個片化して複数の第１の
半導体チップを形成する工程と、第２のウェーハ中に第
２の半導体素子を形成する工程と、前記第２のウェーハ
を個片化して複数の第２の半導体チップを形成する工程
と、前記第１及び第２の半導体チップを第１グループの
配線及び冗長用の第２グループの配線で相互接続し、第
１の半導体チップ上に第２の半導体チップを搭載する工
程と、前記第１及び第２の半導体チップ間を接続する第
１グループの配線の接続テストを行う工程と、前記接続
テストによって前記第１グループの配線に接続不良が検
知されたときに、不良が発生した第１グループの配線を
不使用にし、前記第２グループの配線を使用して前記半
導体チップ間の接続のリアレンジを行う工程とを具備す
ることを特徴としている。

【００２０】また、この発明の第２の半導体システムの
製造方法は、ウェーハ中に半導体素子を形成する工程
と、前記ウェーハを個片化して複数の半導体チップを形
成する工程と、形成された少なくとも１つの半導体チッ
プを配線基板の第１グループの配線及び冗長用の第２グ
ループの配線に接続して実装する工程と、前記半導体チ
ップと配線基板間を接続する第１グループの配線の接続
テストを行う工程と、前記接続テストによって前記第１
グループの配線に接続不良が検知されたときに、不良が
発生した第１グループの配線を不使用にし、前記第２グ
ループの配線を使用して前記半導体チップと前記配線基
板間の接続のリアレンジを行う工程とを具備することを
特徴としている。

【００２１】更に、この発明の第３の半導体システムの
製造方法は、ウェーハ中に半導体素子を形成する工程
と、前記ウェーハを個片化して複数の半導体チップを形
成する工程と、形成された少なくとも１つの半導体チッ
プをＴＡＢテープの第１グループの配線及び冗長用の第
２グループの配線に接続して実装する工程と、前記半導
体チップとＴＡＢテープの第１グループの配線間の接続
テストを行う工程と、前記接続テストによって前記第１
グループの配線に接続不良が検知されたときに、不良が
発生した第１グループの配線を不使用にし、前記第２グ
ループの配線を使用して前記半導体チップと前記ＴＡＢ
テープ間の接続のリアレンジを行う工程とを具備するこ
とを特徴としている。

【００２２】上記第１乃至第３の半導体システムの製造
方法によれば、従来は半導体チップが正常に機能する良
品であっても、実装時に発生した接続不良により不良品
として扱われていた半導体システムを救済できる。よっ
て、不良発生率を低減して製造歩留まりを向上できる。

【００２３】

【発明の実施の形態】この発明は、複数の半導体チッ
プ、少なくとも１つの半導体チップと配線基板、あるい
は少なくとも１つの半導体チップとＴＡＢテープを相互
接続した半導体システムにおいて、相互接続のためのバ
ンプ、ボンディングワイヤ、及びＴＡＢテープのリード
等の配線の接続不良を救済するために、冗長用の配線と
接続不良を修正する回路を設けたものである。複数の半
導体チップを用いる際には、各半導体チップ間で同一の
情報を用いて接続のリアレンジを行い、接続不良を修正
する。そのために、半導体システム内の複数の半導体チ
ップが協調動作をして（複数の半導体チップで同じテス
ト結果を用いて）接続の良／不良を判定する回路、複数
の半導体チップにおいて共通のリアレンジ情報を得るた
めの回路、及びリアレンジ情報を用いて配線の接続をリ
アレンジする回路等を設けている。

【００２４】以下、この発明の実施の形態について図面
を参照して詳しく説明する。

【００２５】図１乃至図１２はそれぞれ、この発明の実
施の形態に係る半導体システムについて説明するための
もので、２つの半導体チップを積層して実装した半導体
モジュールを例にとって示している。図１は概略構成を
示す回路図、図２は上記図１に示した回路における接続
リアレンジ配線部の１つのブロックの構成例を示す回路
図、図３は上記図２に示した回路における接続テスト回
路と接続リアレンジ回路の具体的な構成例を示す回路
図、図４は上記図２に示した回路における冗長配線用の
接続テスト回路と接続リアレンジ回路の具体的な構成例
を示す回路図である。また、図５は上記図１乃至図４に
示した回路で行う接続テストの概略的な動作を説明する
ためのフローチャート、図６は上記図１乃至図４に示し
た回路で行う接続テストの具体的な動作を説明するため
のフローチャートである。更に、図７乃至図１２はそれ
ぞれ上記図３及び図４に示した回路におけるコントロー
ラの動作について説明するための各信号のタイミングチ
ャートである。

【００２６】図１に示す如く、この半導体システムは、
親チップ１０と子チップ２０の２つの半導体チップを備
えており、親チップ１０と子チップ２０の主表面（素子
形成面）が対向して配置され、これらチップの素子形成
面に設けられた電極が複数の配線３０で接続されてい
る。この配線３０としては、バンプやボンディングワイ
ヤ等が用いられる。

【００２７】上記親チップ１０内には、チップ内の主要
回路１１の他に、接続リアレンジ配線部１２を形成する
ブロック１２−１〜１２−ｎの一部１２Ａ−１〜１２Ａ
−ｎ、外部Ｉ／Ｏ端子１３、及び接続テスト制御回路１
４等が設けられている。上記接続テスト制御回路１４中
には、テストデータを生成するテストデータ生成回路１
５、接続テストの書き込み動作後に良／不良（Ｐａｓｓ
／Ｆａｉｌ）を判定するための一致判定回路（例えばエ
クスクルーシブオア回路）１６、上記テストデータ生成
回路１５の出力信号と上記一致判定回路１６の出力信号
を選択するためのセレクタ１７，１８等が含まれてい
る。

【００２８】一方、子チップ２０内には、チップ内の主
要回路２１の他に、上記親チップ１０のブロックの一部
１２Ａ−１〜１２Ａ−ｎに対応するブロックの残りの部
分１２Ｂ−１〜１２Ｂ−ｎが設けられている。

【００２９】親チップ１０と子チップ２０の間には、通
常動作時に用いられ、接続テストの対象となる配線３０
の他に、接続テストの制御やテストデータの転送を行う
ための配線３１，３２，３３が必要なビット数設けられ
ている。上記配線３１は親チップ１０中の接続テスト制
御回路１４から子チップ２０中の接続リアレンジ配線部
のブロックの一部１２Ｂ−１〜１２Ｂ−ｎにテスト制御
信号ＴＣ（test_control）を転送するものであり、上記
配線３２はテストスキャン入力信号ＴＳＩ（test_scan_
in）を転送するものである。また、上記配線３３は接続
リアレンジ配線部のブロックの一部１２Ｂ−１〜１２Ｂ
−ｎから親チップ１０中の接続テスト制御回路１４へテ
ストスキャン出力信号ＴＳＯ（test_scan_out）を転送
するものである。これらの配線３１，３２，３３は、接
続テスト専用に設けても良いが、通常動作時に用いる配
線３０と共用し、切り替えて使用しても良い。

【００３０】図２は、上述した接続リアレンジ配線部１
２を形成するブロック１２−ｉ（ｉ＝１〜ｎ）の具体的
な構成例を示している。親チップ１０と子チップ２０間
は配線３０−１〜３０−ｊと１本の冗長配線３０−ｒで
接続されている。上記親チップ１０中には、それぞれの
配線３０−１〜３０−ｊ，３０−ｒ毎に接続テストを行
うための接続テスト回路４０Ａ−１〜４０Ａ−ｊ，４０
Ａ−ｒと、接続のリアレンジを行うための接続リアレン
ジ回路４１Ａ−１〜４１Ａ−ｊ，４１Ａ−ｒが設けられ
ている。また、上記子チップ２０中には、それぞれの配
線３０−１〜３０−ｊ，３０−ｒ毎に接続テスト回路４
０Ｂ−１〜４０Ｂ−ｊ，４０Ｂ−ｒと、接続リアレンジ
回路４１Ｂ−１〜４１Ｂ−ｊ，４１Ｂ−ｒが設けられて
いる。

【００３１】上記親チップ１０中の各接続テスト回路４
０Ａ−１〜４０Ａ−ｊ，４０Ａ−ｒ中にはそれぞれ、テ
ストデータ記憶素子４２Ａ−１〜４２Ａ−ｊ，４２Ａ−
ｒと、テスト結果記憶素子４３Ａ−１〜４３Ａ−ｊ，４
３Ａ−ｒが設けられている。また、上記子チップ２０中
の各接続テスト回路４０Ｂ−１〜４０Ｂ−ｊ，４０Ｂ−
ｒ中にはそれぞれ、テストデータ記憶素子４２Ｂ−１〜
４２Ｂ−ｊ，４２Ｂ−ｒと、テスト結果記憶素子４３Ｂ
−１〜４３Ｂ−ｊ，４３Ｂ−ｒが設けられている。

【００３２】上記各テストデータ記憶素子４２Ａ−ｉ
（ｉ＝１〜ｊ，ｒ）は、隣接する配線に接続されている
テストデータ記憶素子４２Ａ−（ｉ＋１）とスキャンパ
ス４４Ａ−１〜４４Ａ−ｊで接続されており、上記各テ
ストデータ記憶素子４２Ｂ−ｉ（ｉ＝１〜ｊ，ｒ）は、
隣接する配線に接続されているテストデータ記憶素子４
２Ｂ−（ｉ＋１）とスキャンパス４４Ｂ−１〜４４Ｂ−
ｊで接続されている。そして、上記各テストデータ記憶
素子４２Ａ−ｉ（ｉ＝１〜ｊ，ｒ），４２Ｂ−ｉ（ｉ＝
１〜ｊ，ｒ）は、親チップ１０内の接続テスト制御回路
１４とのデータの受け渡しができるようになっている。

【００３３】他のブロックも同様に構成されており、親
チップ１０と子チップ２０中の各接続リアレンジ配線部
１２を形成する各ブロック１２−１〜１２−ｎの一部１
２Ａ−１〜１２Ａ−ｎ、及び残りの部分１２Ｂ−１〜１
２Ｂ−ｎ間がそれぞれスキャンパスで接続されている。

【００３４】図２では、説明を簡単にするために、接続
リアレンジ配線部１２を形成するｎ個のブロック１２−
１〜１２−ｎに対してそれぞれ１つの冗長配線３０−ｒ
を設けた例を示しており、配線のリアレンジは、隣接す
る配線に対してのみ許される。よって、接続リアレンジ
配線部１２を形成する各ブロック１２−１〜１２−ｎは
それぞれ１つの配線に対する接続不良の修正（不良救
済）が可能である。

【００３５】なお、以降は、説明している接続テスト回
路と接続リアレンジ回路から成るブロックを自段、スキ
ャンパス上で前にあるブロックを前段、後にあるブロッ
クを後段と呼ぶ。最後段のブロックが冗長配線のブロッ
クである。

【００３６】図３は、上記図２に示した接続リアレンジ
配線部１２のブロック１２Ｂ−ｉ（ｉ＝１〜ｎ）におけ
る接続テスト回路４０Ｂ−ｋ（ｋ＝１〜ｊ）と接続リア
レンジ回路４１Ｂ−ｋ（ｋ＝１〜ｊ）の具体的な構成例
を示している。この回路は、子チップ２０内の主要回路
２１と双方向に接続され、入力信号ＩＰ（input）、出
力信号ＯＰ（output）及び出力イネーブル信号ＯＥ（ou
tput_enable）の授受を行うようになっており、チップ
間配線３０−ｋも双方向接続となっている。

【００３７】上記接続テスト回路４０Ｂ−ｋは、コント
ローラ５０、セレクタ５１，５２，５３、オアゲート５
４及びフリップフロップ（Ｆ／Ｆ）５５，５６等を含ん
で構成されている。上記コントローラ５０は、親チップ
１０の接続テスト制御回路１４から出力されるテスト制
御信号ＴＣ（test_control）を受け、制御信号ＣＳ１〜
ＣＳ６を生成して出力端子ｃ１〜ｃ６から出力すること
により、接続テスト回路４０Ｂ−ｋと接続リアレンジ回
路４１Ｂ−ｋの動作を制御する。制御信号ＣＳ１は、図
２に示した回路におけるテスト結果記憶素子４３Ｂ−ｉ
として働くフリップフロップ５６への書き込みを制御す
る信号である。制御信号ＣＳ２は、接続テストが実行中
であるか否かを示す信号である。制御信号ＣＳ３は、接
続テスト時にチップ間配線３０−ｋへの出力を制御する
出力イネーブル信号である。制御信号ＣＳ４は、図２の
テストデータ記憶素子４２Ｂ−ｉとして働くフリップフ
ロップ５５への書き込みを制御する信号である。制御信
号ＣＳ５は、セレクタ５１のセレクト制御信号である。
制御信号ＣＳ６は、上記フリップフロップ５６のリセッ
ト信号である。

【００３８】セレクタ５１は、フリップフロップ５５に
対する入力セレクタである。このフリップフロップ５５
は、接続テスト時に、テストデータの保持、チップ間配
線３０−ｋからの入力データの保持、及びフリップフロ
ップ５６の値の保持に用いられる。このフリップフロッ
プ５５は、前段と後段の接続テスト回路４０Ｂ−（ｋ−
１），４０Ｂ−（ｋ＋１）とスキャンパス４４Ｂ−（ｋ
−１），４４Ｂ−（ｋ＋１）で接続されている。前段の
接続テスト回路４０Ｂ−（ｋ−１）からスキャンパス４
４Ｂ−（ｋ−１）とセレクタ５１を介してテストスキャ
ン入力信号ＴＳＩ（test_scan_in）が入力され、後段の
接続テスト回路４０Ｂ−（ｋ＋１）にスキャンパス４４
Ｂ−（ｋ＋１）を介してテストスキャン出力信号ＴＳＯ
（test_scan_out）が出力される。

【００３９】オアゲート５４は、フリップフロップ５５
からフリップフロップ５６へテスト結果を書き込む際
に、不良を示す情報であるフェイル（Ｆａｉｌ）が一度
でも書き込まれた場合、その後、フリップフロップ５６
を常にフェイル（Ｆａｉｌ）状態に維持する回路であ
る。

【００４０】上記セレクタ５２は、出力用バッファ６４
に対するチップ間配線３０−ｋへの出力イネーブル信号
を、テスト動作時には制御信号ＣＳ３に、通常動作時に
はチップ内の主要回路２１からの出力イネーブル信号Ｏ
Ｅに切り替える回路である。

【００４１】上記セレクタ５３は、チップ間配線３０−
ｋへの出力を、テスト動作時にはフリップフロップ５５
からの出力に、通常動作時にはチップ内の主要回路２１
からの出力ＯＰに切り替える回路である。このセレクタ
５３の出力信号は、出力バッファ６４の入力端子に供給
されるとともに、出力信号ＯＴＮ（output_to_neighbo
r）として後段の接続リアレンジ回路４１Ｂ−（ｋ＋
１）へ供給される。

【００４２】一方、上記接続リアレンジ回路４１Ｂ−ｋ
は、オアゲート６０、セレクタ６１，６２、及び出力バ
ッファ（トライステートバッファ）６３，６４等を含ん
で構成されている。オアゲート６０は、接続のリアレン
ジを行うか否かを示す信号を生成する回路である。この
オアゲート６０は、シフト制御入力信号ＳＣＩ（shift_
control_in）により、前段の接続リアレンジ回路４１Ｂ
−（ｋ−１）でリアレンジを行うことが示された場合、
または上記フリップフロップ５６に不良を示す情報であ
るフェイル（Ｆａｉｌ）が書き込まれ、自段がリアレン
ジを行うことが示された場合に、接続のリアレンジを行
うことを示す信号を発生する。なお、接続リアレンジ回
路の初段４１Ｂ−１には、このオアゲート６０は不要で
あり、フリップフロップ５６の値のみが接続のリアレン
ジを行うか否かを示す信号になる。

【００４３】上記セレクタ６１は、フリップフロップ５
６またはオアゲート６０の出力を受けて、接続リアレン
ジを行う場合と行わない場合とで、セレクタ５２の出力
先を切り替える回路である。接続リアレンジを行わない
ときは、自段の出力バッファ６４にセレクタ５２による
選択値を出力し、後段の接続リアレンジ回路４１Ｂ−
（ｋ＋１）中の出力バッファ６３には、出力イネーブル
信号ＯＥＴＮ（output_enable_to_neighbor）により出
力不可を指示する。これに対し、接続リアレンジを行う
ときには、自段の出力バッファ６４には出力不可を指示
し、後段の出力バッファ６３に、出力イネーブル信号Ｏ
ＥＴＮによりイネーブル状態を指示する。但し、制御信
号ＣＳ２により接続テストの実行中であることが示され
ているときは、フリップフロップ５６またはオアゲート
６０の出力信号とは無関係にセレクタ５２の出力先は出
力バッファ６４とし、後段の出力バッファ６３には出力
不可を指示する。

【００４４】上記セレクタ６２は、コントローラ５０か
ら出力される制御信号ＣＳ２またはオアゲート６０の出
力を受けて、接続リアレンジを行う場合と行わない場合
とで、チップ内の主要回路２１とフリップフロップ５５
に入力するチップ間配線３０−ｋを切り替える回路であ
る。接続リアレンジを行わないときは、自段のチップ間
配線３０−ｋを選択し、接続リアレンジを行うときは、
後段のチップ間配線３０−（ｋ＋１）からの入力信号Ｉ
ＦＮ（input_from_neighbor）を選択する。

【００４５】上記出力バッファ６３の入力端子には、前
段の接続リアレンジ回路４１Ｂ−（ｋ−１）の出力信号
ＯＦＮ（output_from_neighbor）が供給され、出力制御
端子には前段の接続リアレンジ回路４１Ｂ−（ｋ−１）
からの出力イネーブル信号ＯＥＦＮ（output_enable_fr
om_neighbor）が供給される。

【００４６】なお、親チップ１０の接続リアレンジ配線
部１２のブロック１２Ａ−ｉ（ｉ＝１〜ｎ）における接
続テスト回路４０Ａ−ｋ（ｋ＝１〜ｊ）と接続リアレン
ジ回路４１Ａ−ｋ（ｋ＝１〜ｊ）も、基本的には上記子
チップ２０のブロック１２Ｂ−ｉと同様な回路構成にな
っている。

【００４７】図４は、上記図２に示した回路における冗
長配線３０−ｒに対応する接続テスト回路４０Ｂ−ｒと
接続リアレンジ回路４１Ｂ−ｒの具体的な構成例を示し
ている。この回路は、チップ間配線３０−ｒは双方向接
続となっているが、子チップ２０内の主要回路２１との
接続は持たない。

【００４８】上記接続テスト回路４０Ｂ−ｒは、コント
ローラ７０、セレクタ７１、オアゲート７４及びフリッ
プフロップ７５，７６等を含んで構成されている。上記
コントローラ７０は、親チップ１０の接続テスト制御回
路１４から出力されるテスト制御信号ＴＣ（test_contr
ol）を受け、接続テスト回路４０Ｂ−ｒ及び接続リアレ
ンジ回路４１Ｂ−ｒの動作を制御する。このコントロー
ラ７０は、制御信号ＣＳ１，ＣＳ３〜ＣＳ６を生成す
る。制御信号ＣＳ１はフリップフロップ（テスト結果記
憶素子）７６への書き込みを制御する信号である。制御
信号ＣＳ３は、接続テスト時にチップ間配線３０−ｒへ
の出力を制御する出力イネーブル信号である。制御信号
ＣＳ４は、フリップフロップ（テストデータ記憶素子）
７５への書き込みを制御する信号である。制御信号ＣＳ
５は、セレクタ７１のセレクト制御信号である。制御信
号ＣＳ６は、フリップフロップ７６のリセット信号であ
る。

【００４９】上記セレクタ７１は、上記フリップフロッ
プ７５に対する入力セレクタである。このセレクタ７１
は、前段の接続テスト回路４０Ｂ−ｊとスキャンパス４
４Ｂ−ｊで接続されている。フリップフロップ７５に
は、上記セレクタ７１を介してテストスキャン入力信号
ＴＳＩ（test_scan_in）が入力される。このフリップフ
ロップ７５は、接続テスト時に、テストデータの保持、
チップ間配線３０−ｒからの入力データの保持、及びフ
リップフロップ（テスト結果記憶素子）７６の値の保持
に用いられる。上記フリップフロップ７５の出力信号
は、オアゲート７４の一方の入力端子に供給されるとと
もに、テストスキャン出力信号ＴＳＯ（test_scan_ou
t）として、図１に示した接続テスト制御回路１４中の
一致判定回路１６に供給される。

【００５０】オアゲート７４は、上記フリップフロップ
７５からフリップフロップ７６へテスト結果を書き込む
際に、不良を示す情報であるフェイル（Ｆａｉｌ）が一
度でも書き込まれた場合、その後、フリップフロップ７
６を常にフェイル（Ｆａｉｌ）状態に維持する回路であ
る。

【００５１】また、接続リアレンジ回路４１Ｂ−ｒは、
出力バッファ（トライステートバッファ）８３，８４を
含んで構成されている。接続リアレンジを行ったとき
は、上記出力バッファ８３に、前段の接続リアレンジ回
路４１Ｂ−ｊから出力イネーブル信号ＯＥＴＮ（output
_enable_to_neighbor）が供給される。また、上記出力
バッファ８４の出力制御端子には、上記コントローラ７
０から出力される制御信号ＣＳ３が供給され、入力端子
にはフリップフロップ７５の値が供給されるようになっ
ている。

【００５２】なお、親チップ１０の接続リアレンジ配線
部１２のブロック１２Ａ−ｒにおける接続テスト回路４
０Ａ−ｒと接続リアレンジ回路４１Ａ−ｒも、基本的に
は上記子チップ２０のブロック１２Ｂ−ｉと同様な回路
構成になっている。

【００５３】次に、上記図１乃至図４に示した回路で行
う接続テストの動作について、図５のフローチャートに
より概略的に説明する。本例では、半導体システム内に
設けた接続テスト制御回路１４の制御により、半導体シ
ステムのブート時に毎回接続テストを行う場合を前提に
している。この場合には、接続テストの結果を、フリッ
プフロップ等の揮発性の素子に記憶することができる。

【００５４】但し、ブート時に毎回接続テストを行う場
合は、半導体システムの外部に接続テストのための回路
が必要となる。テスト結果記憶素子として不揮発性の素
子や電気ヒューズ等を用いた場合は、製造時にテストし
た結果を保持しておくことができるので、製造時以降は
接続テストのための回路は不要になる。また、製造時に
テスト結果をＲＯＭに書き込み、ブート時にテスト結果
をＲＯＭから読み出す方法も考えられる。

【００５５】図５に示す如く、まず、接続テスト回路４
０Ａ−１〜４０Ａ−ｊ，４０Ａ−ｒと４０Ｂ−１〜４０
Ｂ−ｊ，４０Ｂ−ｒ内のテスト結果記憶素子４３Ａ−１
〜４３Ａ−ｊ，４３Ａ−ｒ，４３Ｂ−１〜４３Ｂ−ｊ，
４３Ｂ−ｒ（フリップフロップ５６，７６）の値を「Ｐ
ａｓｓ」に設定して初期化する（ＳＴＥＰ１）。

【００５６】次に、テストデータ生成回路１５によって
テストデータを生成し、スキャンパス４４Ａ−１〜４４
Ａ−ｊと４４Ｂ−１〜４４Ｂ−ｊを通じて接続されたテ
ストデータ記憶素子４２Ａ−１〜４２Ａ−ｊ，４２Ａ−
ｒとテストデータ記憶素子４２Ｂ−１〜４２Ｂ−ｊ，４
２Ｂ−ｒにそれぞれ上記テストデータを書き込む（ＳＴ
ＥＰ２）。この際、上記テストデータは親チップ１０と
子チップ２０で反対の値にする。

【００５７】その後、親チップ１０と子チップ２０のテ
ストデータ記憶素子４２Ａ−１〜４２Ａ−ｊ，４２Ａ−
ｒと４２Ｂ−１〜４２Ｂ−ｊ，４２Ｂ−ｒとの間で、チ
ップ間配線３０−１〜３０−ｊ，３０−ｒを通じてテス
トデータの書き込みを行う（ＳＴＥＰ３）。接続不良が
起きていなければ、親チップ１０と子チップ２０のテス
トデータ記憶素子の値が同一になる。

【００５８】次に、親チップ１０と子チップ２０のテス
トデータ記憶素子４２Ａ−１〜４２Ａ−ｊ，４２Ａ−ｒ
と４２Ｂ−１〜４２Ｂ−ｊ，４２Ｂ−ｒの値をスキャン
パス４４Ａ−１〜４４Ａ−ｊと４４Ｂ−１〜４４Ｂ−ｊ
で順に読み出し、一致判定回路１６で一致判定を行った
結果（ＰａｓｓまたはＦａｉｌ）を上記テストデータ記
憶素子に順に書き込む（ＳＴＥＰ４）。この処理によ
り、親チップ１０と子チップ２０のテストデータ記憶素
子４２Ａ−１〜４２Ａ−ｊ，４２Ａ−ｒと４２Ｂ−１〜
４２Ｂ−ｊ，４２Ｂ−ｒにはそれぞれ、接続テストの結
果が書き込まれる。

【００５９】その後、上記テストデータ記憶素子４２Ａ
−１〜４２Ａ−ｊ，４２Ａ−ｒと４２Ｂ−１〜４２Ｂ−
ｊ，４２Ｂ−ｒに記録された接続テストの結果を、各接
続テスト回路４０Ａ−１〜４０Ａ−ｊ，４０Ａ−ｒと４
０Ｂ−１〜４０Ｂ−ｊ，４０Ｂ−ｒ中のテスト結果記憶
素子４３Ａ−１〜４３Ａ−ｊ，４３Ａ−ｒと４３Ｂ−１
〜４３Ｂ−ｊ，４３Ｂ−ｒに記録する（ＳＴＥＰ５）。
但し、テスト結果記憶素子に、既にフェイル（Ｆａｉ
ｌ）が書き込まれている場合は変更しない。従って、一
度、接続テストで一度不良と判定され、不良（Ｆａｉ
ｌ）と判定された配線が良品（Ｐａｓｓ）に戻ることは
ない。

【００６０】次に、終了か否かを判定し（ＳＴＥＰ
６）、必要なテストパターンに対して、上記ＳＴＥＰ２
〜ＳＴＥＰ５の動作を繰り返す。双方向バスの場合は、
書き込み方向を切り替えてさらに繰り返す。

【００６１】最後に、テストデータ記憶素子４２Ａ−１
〜４２Ａ−ｊ，４２Ａ−ｒと４２Ｂ−１〜４２Ｂ−ｊ，
４２Ｂ−ｒの値を各接続テスト回路４０Ａ−１〜４０Ａ
−ｊ，４０Ａ−ｒと４０Ｂ−１〜４０Ｂ−ｊ，４０Ｂ−
ｒ中のテスト結果記憶素子４３Ａ−１〜４３Ａ−ｊ，４
３Ａ−ｒと４３Ｂ−１〜４３Ｂ−ｊ，４３Ｂ−ｒに書き
込む。そして、スキャンパス４４Ａ−１〜４４Ａ−ｊと
４４Ｂ−１〜４４Ｂ−ｊを通じて接続テスト制御回路１
４に送り、一致判定回路１６により接続テストの結果判
定を行う。本構成では、ある接続リアレンジ配線部内に
２つ以上の接続不良が存在した場合には、接続のリアレ
ンジは不可能であるため、その半導体システムは不良品
となる。各接続リアレンジ配線部１２のブロック１２−
１〜１２−ｎ内において、接続不良が存在しない、もし
くは接続不良が１つ存在する場合は、接続のリアレンジ
が可能であるので、その半導体システムは良品となる
（ＳＴＥＰ７）。

【００６２】上述したような接続テスト動作により、そ
の半導体システムが良品と判定され、且つあるブロック
においてテスト結果記憶素子にＦａｉｌが書き込まれて
いる場合、そのブロックとそのブロックの後段にある全
てのブロックは接続のリアレンジを行う。

【００６３】図６は、前述した接続テスト動作のより詳
しいフローチャート、図７乃至図１２はそれぞれコント
ローラ５０（７０）の具体的な動作を説明するためのタ
イミングチャートである。

【００６４】前述したように、テストデータは積層して
実装された２つの半導体チップ１０，２０のうち、入力
側のチップと出力側のチップで反転の値に設定し、例え
ば次のようなテストパターンＡ，Ｂ，Ｃ，Ｄとする。

【００６５】テストパターンＡ 出力側：０００００
…、入力側：１１１１１… テストパターンＢ 出力側：１１１１１…、入力側：０
００００… テストパターンＣ 出力側：０１０１０…、入力側：１
０１０１… テストパターンＤ 出力側：１０１０１…、入力側：０
１０１０… そして、 子チップ２０：出力、親チップ１０：入力がテスト
パターンＡ 子チップ２０：出力、親チップ１０：入力がテスト
パターンＢ 子チップ２０：出力、親チップ１０：入力がテスト
パターンＣ 子チップ２０：出力、親チップ１０：入力がテスト
パターンＤ 子チップ２０：入力、親チップ１０：出力がテスト
パターンＡ 子チップ２０：入力、親チップ１０：出力がテスト
パターンＢ 子チップ２０：入力、親チップ１０：出力がテスト
パターンＣ 子チップ２０：入力、親チップ１０：出力がテスト
パターンＤ とする。

【００６６】上記各接続テスト回路４０Ａ−１〜４０Ａ
−ｊ，４０Ａ−ｒと４０Ｂ−１〜４０Ｂ−ｊ，４０Ｂ−
ｒ中に設けられているコントローラ５０は、接続テスト
制御回路１４から出力されるテスト制御信号ＴＣに応答
して接続テスト回路内の各回路を制御する制御信号ＣＳ
１〜ＣＳ６を生成する。上記テスト制御信号ＴＣは、全
ての接続テスト回路に入力される共通の制御信号であ
り、親チップ１０と子チップ２０に対して別々に生成及
び出力される。このテスト制御信号ＴＣは、複数ビット
（例えば４ビット）構成である。テスト制御信号ＴＣ
［０］（１ビット）は、動作制御のためのクロック信号
であり、テストデータ入力時等に必要に応じてパルスが
出力される。

【００６７】テスト制御信号ＴＣ［３：１］（３ビッ
ト）は、各接続テスト回路の動作モードを決定するため
の信号である。このテスト制御信号ＴＣ［３：１］によ
って、各接続テスト回路は例えば下記のような動作モー
ドに設定される。

【００６８】“０００”：通常動作（非テストモード） “００１”：スキャン（テストデータの取り込み、テス
ト結果の読み出し、比較結果の取り込み） “０１０”：出力側接続テスト “０１１”：入力側接続テスト “１００”：一致判定結果の取り込み “１０１”：全テスト結果の読み出し準備 “１１１”：テストリセット 図７乃至図１２はそれぞれ、上記コントローラ５０とこ
のコントローラ５０によって制御される各回路の動作を
説明するためのタイミングチャートである。図７はテス
トリセット動作、図８はスキャン動作、図９は出力側接
続テスト、図１０は入力側接続テスト、図１１は一致判
定結果の取り込み動作、図１２は全テスト結果の読み出
し準備動作である。

【００６９】上記のようなテストの設定例において、図
７のタイミングチャートに示すように、接続テスト制御
回路１４から出力されるテスト制御信号ＴＣ［３：１］
が“１１１”に設定されると、各接続テスト回路４０Ｂ
−ｋ（ｋ＝１〜ｊ），４０Ｂ−ｒ中のコントローラ５
０，７０により出力側チップと入力側チップ中のフリッ
プフロップ５６，７６が初期値にリセット（テストリセ
ット、不定状態から“０”）される（ＳＴＥＰ１ａ，Ｓ
ＴＥＰ１ｂ）。

【００７０】次に、出力側チップと入力側チップの一回
目のスキャンを行ってテストデータを取り込む（ＳＴＥ
Ｐ２ａ，ＳＴＥＰ２ｂ）。ここでは、スキャンパス４４
Ａ−１〜４４Ａ−ｊと４４Ｂ−１〜４４Ｂ−ｊ上を転送
されるテストスキャン入力信号ＴＳＩとテストスキャン
出力信号ＴＳＯにより、接続テスト制御回路１４から全
ての接続テスト回路４０Ｂ−ｋ，４０Ｂ−ｒ中のフリッ
プフロップ５６，７６にテストデータの転送を行う。す
なわち、図８のタイミングチャートに示すように、接続
テスト制御回路１４から出力されるテスト制御信号ＴＣ
［３：１］が“００１”に設定されると、各接続テスト
回路４０Ｂ−ｋ，４０Ｂ−ｒ中のコントローラ５０，７
０の制御により次のように接続が切り替わる。コントロ
ーラ５０，７０の出力端子ｃ４からはテスト制御信号Ｔ
Ｃ［０］がそのまま出力される。出力端子ｃ５からは
“０１”が出力され、その結果、テストスキャン入力信
号ＴＳＩがフリップフロップ５５，７５に供給される。
この状態で接続テスト制御回路１４がテスト制御信号Ｔ
Ｃ［０］としてクロック信号を出力し、更にこのクロッ
ク信号に同期させてテストデータをテストスキャン入力
ＴＳＩとして順に送り込むことにより、全ての接続テス
ト回路４０Ｂ−ｋ，４０Ｂ−ｒ内のフリップフロップ５
５，７５にテストデータがラッチされる。

【００７１】その後、出力側チップと入力側チップの接
続テストを行う（ＳＴＥＰ３ａ，ＳＴＥＰ３ｂ）。この
際、出力側チップのテスト結果を入力側チップに転送
し、入力側チップのテスト結果を出力側チップに転送す
る。出力側チップにおけるチップ間配線３０−１〜３０
−ｊ，３０−ｒへのテストデータの出力は、図９のタイ
ミングチャートに示すように行われる。接続テスト制御
回路１４が、テスト制御信号ＴＣ［３：１］＝“０１
０”を出力すると、各接続テスト回路４０Ｂ−ｋ，４０
Ｂ−ｒ内のコントローラ５０の出力端子ｃ２から“１”
レベルの制御信号ＣＳ２が出力される。制御信号ＣＳ２
が“１”レベルになると、セレクタ５２，５３，６１に
よって、回路内の接続関係は、制御信号ＣＳ３が出力バ
ッファ６４の出力制御端子へ、フリップフロップ５５の
出力が出力バッファ６４の入力端子と切り換えられる。
また、テスト制御信号ＴＣ［３：１］＝“０１０”の
時、制御信号ＣＳ３は、テスト制御信号ＴＣ［０］の立
ち上がりに同期して、“０”，“１”を交互に繰り返
す。よって、この状態で接続テスト制御回路１４がテス
ト制御信号ＴＣ［０］にパルスを送ることで、制御信号
ＣＳ３が“１”レベルになり、チップ間配線３０−１〜
３０−ｊにフリップフロップ５５のデータが出力され
る。更に、もう一度パルスを送ることにより、制御信号
ＣＳ３が“０”レベルになり、出力動作が完了する。

【００７２】一方、入力側チップにおけるチップ間配線
３０−１〜３０−ｊからのテストデータの入力は、図１
０のタイミングチャートに示すように行われる。接続テ
スト制御回路１４が、テスト制御信号ＴＣ［３：１］＝
“０１１”を出力すると、各接続テスト回路４０Ｂ−
ｋ，４０Ｂ−ｒ内のコントローラ５０の出力端子ｃ２か
ら“１”レベルの制御信号ＣＳ２が出力されるととも
に、出力端子ｃ５から“１０”の制御信号ＣＳ５が出力
される。制御信号ＣＳ２が“１”レベルになると、セレ
クタ６２によってチップ間配線３０−１〜３０−ｊから
の入力が選択され、またテスト制御信号ＳＣ５が“１
０”になったことでセレクタ５１によって入力信号ＩＰ
（input）が選択される。従って、フリップフロップ５
５への入力としてチップ間配線３０−１〜３０−ｊから
の入力信号が選択された状態になる。更に、テスト制御
信号ＴＣ［３：１］＝“０１１”の時、制御信号ＣＳ４
は、テスト制御信号ＴＣ［０］をそのまま出力する。よ
って、この状態で接続テスト制御回路１４がテスト制御
信号ＴＣ［０］にパルスを送ることで、フリップフロッ
プ５５にチップ間配線３０−１〜３０−ｊからの入力が
ラッチされる。

【００７３】次に、二回目のスキャンを行い、出力側チ
ップと入力側チップのテスト結果を比較し、テスト結果
の読み出しと一致判定結果の書き込みを行う（ＳＴＥＰ
４ａ，ＳＴＥＰ４ｂ）。すなわち、スキャンパス４４Ａ
−１〜４４Ａ−ｊと４４Ｂ−１〜４４Ｂ−ｊ上にテスト
スキャン入力信号ＴＳＩとテストスキャン出力信号ＴＳ
Ｏを転送して、全ての接続テスト回路４０Ｂ−ｋ，４０
Ｂ−ｒのフリップフロップ５５，７５からテスト結果を
読み出す。テスト結果は、読み出されると同時に、接続
テスト制御回路１４内の一致判定回路１６において、両
チップ間のデータが一致するか、換言すればデータが正
しく転送されたか否かが判定される。そして、その結果
がテストスキャン入力ＴＳＩから各接続テスト回路４０
Ｂ−ｋ，４０Ｂ−ｒ中のフリップフロップ５５，７５に
書き込まれて行く。フリップフロップ５５，７５には、
一致であれば例えば“０”、不一致であれば“１”が書
き込まれる。

【００７４】従って、二回目のスキャン動作自体は、一
回目のスキャン動作と同じであり、テストデータの代わ
りに一致判定の結果がテストスキャン入力ＴＳＩから入
力される点のみが異なる。

【００７５】引き続き、一致判定結果の取り込みを行う
（ＳＴＥＰ５ａ，ＳＴＥＰ５ｂ）。ここでは、上記ＳＴ
ＥＰ４ａ，ＳＴＥＰ４ｂで各接続テスト回路４０Ｂ−
ｋ，４０Ｂ−ｒ中のフリップフロップ５５，７５に保持
されている一致判定の結果がフリップフロップ５６，７
６に取り込まれる。図１１のタイミングチャートに示す
ように、接続テスト制御回路１４が、テスト制御信号Ｔ
Ｃ［３：１］＝“１００”を出力すると、各接続テスト
回路４０Ｂ−ｋ，４０Ｂ−ｒ内のコントローラ５０，７
０の出力端子ｃ１からテスト制御信号ＴＣ［０］がその
まま出力される。この状態で、接続テスト制御回路１４
がテスト制御信号ＴＣ［０］として働くパルスを送るこ
とで、オアゲート５４によりフリップフロップ５５とフ
リップフロップ５６に保持されている値の論理和が取ら
れ、フリップフロップ５６にラッチされる。

【００７６】その後、テストの設定を変えて上記ＳＴＥ
Ｐ２ａ，ＳＴＥＰ２ｂ〜ＳＴＥＰ５ａ，ＳＴＥＰ５ｂの
動作を必要な回数だけ繰り返す（ＳＴＥＰ６）。例えば
上記〜のように８種類の設定がある場合には、８回
繰り返すことになる。

【００７７】この際、双方向接続でない配線は、対応し
ていない入出力方向のテスト設定時にはテスト動作を行
わないようにすれば良い。換言すれば、対応している配
線のみをテストする。

【００７８】これら一連の動作の制御は、上述した図１
に示した接続テスト制御回路１４と図３に示した接続テ
スト回路４０Ｂ−ｉ（または４０Ａ−ｉ）中のコントロ
ーラ５０が行う。

【００７９】次に、出力側チップと入力側チップの全テ
スト結果の読み出しを準備する（ＳＴＥＰ７ａ，ＳＴＥ
Ｐ７ｂ）。この準備は、全テスト結果を読み出すため
に、フリップフロップ５６に保持されている値を、フリ
ップフロップ５５に読み込むことによって行う。接続テ
スト制御回路１４が、テスト制御信号ＴＣ［３：１］＝
“１０１”を出力すると、各接続テスト回路４０Ｂ−
ｋ，４０Ｂ−ｒ内のコントローラ５０，７０の出力端子
ｃ５から“０１”が出力される。制御信号ＣＳ５が“０
１”になったことで、セレクタ５１によってフリップフ
ロップ５６，７６の出力信号が選択される。更に、テス
ト制御信号ＴＣ［３：１］＝“１０１”のとき、制御信
号ＣＳ４はテスト制御信号ＴＣ［０］をそのまま出力す
る。よって、この状態で接続テスト制御回路１４がテス
ト制御信号ＴＣ［０］にパルスを送ることで、フリップ
フロップ５６，７６に保持されている値がフリップフロ
ップ５５，７５にラッチされる。

【００８０】そして、三回目のスキャンを行って全テス
ト結果の読み出しと良品／不良品の判定を行い（ＳＴＥ
Ｐ８ａ，ＳＴＥＰ８ｂ）、テストが終了する。すなわ
ち、スキャンパス４４Ａ−１〜４４Ａ−ｊと４４Ｂ−１
〜４４Ｂ−ｊ上に転送されたテストスキャン入力ＴＳＩ
とテストスキャン出力ＴＳＯにより、全ての接続テスト
回路４０Ｂ−ｋ，４０Ｂ−ｒのフリップフロップ５５，
７５からテスト結果を読み出す。テスト結果は、接続テ
スト制御回路４０Ｂ−ｋ，４０Ｂ−ｒでカウントされ、
１つのブロックの接続リアレンジ配線部内に接続不良の
配線が２つ以上あった場合にはその半導体システムは不
良品と判定される。

【００８１】従って、この三回目のスキャン動作自体
も、一回目のスキャン動作と同じである。

【００８２】その後、テスト結果記憶素子４３Ａ−１〜
４３Ａ−ｊ，４３Ａ−ｒ，４３Ｂ−１〜４３Ｂ−ｊ，４
３Ｂ−ｒ（フリップフロップ５６）に記憶されたテスト
結果に基づいて、必要に応じて接続リアレンジが行われ
る。

【００８３】このような構成によれば、複数の半導体チ
ップが相互接続された半導体システムにおいて、不良発
生率を低下させることができる。

【００８４】また、上記のようなテスト方法によれば、
複数の半導体チップが相互接続された半導体システムに
おいて、システム自身で接続の良否を判定できる。

【００８５】次に、上述した実施の形態の種々の変形例
について説明する。

【００８６】（第１の変形例）図１３乃至図１６はそれ
ぞれ、チップ内の主要回路とチップ間配線との接続方向
の相違に応じた接続テスト回路と接続リアレンジ回路の
種々のバリエーションを示している。いずれの回路も図
３に示した回路から一部の機能（回路）を省略したもの
である。

【００８７】図１３に示す接続テスト回路４０Ｂ−ｋ
は、コントローラ５０、セレクタ５１、オアゲート５４
及びフリップフロップ５５，５６等を含んで構成されて
いる。また、接続リアレンジ回路４１Ｂ−ｋは、オアゲ
ート６０及びセレクタ６２等を含んで構成されている。
上記接続テスト回路４０Ｂ−ｋは、図３に示した回路に
おけるセレクタ５２，５３を削除したものであり、上記
接続リアレンジ回路４１Ｂ−ｋは、セレクタ６１と出力
バッファ６３，６４を削除したものである。

【００８８】この図１３に示す回路は、チップ内の主要
回路に対して入力方向接続、チップ間配線も入力方向接
続を行う。

【００８９】双方向接続が不要で入力方向接続のみを行
う場合には、図１３に示すような構成にすることにより
回路構成を簡単化できる。

【００９０】図１４に示す接続テスト回路４０Ｂ−ｋ
は、コントローラ５０、セレクタ５１，５２，５３、オ
アゲート５４及びフリップフロップ５５，５６等を含ん
で構成されている。また、接続リアレンジ回路４１Ｂ−
ｋは、オアゲート６０、セレクタ６１及び出力バッファ
（トライステートバッファ）６３，６４等を含んで構成
されている。上記接続リアレンジ回路４１Ｂ−ｋは、セ
レクタ６２を削除したものであり、上記接続テスト回路
４０Ｂ−ｋは、セレクタ５１に上記セレクタ６２の出力
が供給されない点のみが異なり、基本的には図３に示し
た回路と同様な回路構成である。

【００９１】この図１４に示す回路は、チップ内の主要
回路に対して出力方向接続、チップ間配線も出力方向接
続を行う。

【００９２】双方向接続が不要で出力方向接続のみを行
う場合には、図１４に示すような構成にすることにより
回路構成を簡単化できる。

【００９３】図１５に示す接続テスト回路４０Ｂ−ｋ
は、コントローラ５０、セレクタ５１、オアゲート５４
及びフリップフロップ５５，５６等を含んで構成されて
いる。また、接続リアレンジ回路４１Ｂ−ｋは、オアゲ
ート６０、セレクタ６２及び出力バッファ（トライステ
ートバッファ）６３，６４等を含んで構成されている。
上記接続テスト回路４０Ｂ−ｋは、図３に示した回路に
おけるセレクタ５２，５３を削除したものであり、上記
接続リアレンジ回路４１Ｂ−ｋは、セレクタ６１を削除
したものである。

【００９４】この図１５に示す回路は、チップ内の主要
回路に対して入力方向接続、チップ間配線は双方向接続
を行う。

【００９５】チップ内の主要回路に対して双方向接続が
不要で入力方向接続のみを行う場合には、図１５に示す
ような構成にすることにより回路構成を簡単化できる。

【００９６】図１６に示す接続テスト回路４０Ｂ−ｋ
は、コントローラ５０、セレクタ５１，５２，５３、オ
アゲート５４及びフリップフロップ５５，５６等を含ん
で構成されている。また、接続リアレンジ回路４１Ｂ−
ｋは、オアゲート６０、セレクタ６１及び出力バッファ
（トライステートバッファ）６３，６４等を含んで構成
されている。上記接続テスト回路４０Ｂ−ｋは、図３に
示した回路と実質的に同じ回路構成であり、上記接続リ
アレンジ回路４１Ｂ−ｋは、セレクタ６２を削除したも
のである。

【００９７】この図１６に示す回路は、チップ内の主要
回路に対して出力方向接続、チップ間配線も入力方向接
続を行う。

【００９８】チップ内の主要回路に対して双方向接続が
不要で出力方向接続のみを行う場合には、図１６に示す
ような構成にすることにより回路構成を簡単化できる。

【００９９】また、図１７及び図１８は、接続リアレン
ジ配線部における上記図４に示した冗長配線のための接
続テスト回路と接続リアレンジ回路の他の構成例を示し
ている。この回路は、図４に示した回路から機能（回
路）を省略したものである。このような構成では、基本
的には前述した実施の形態に係る半導体システムの一部
の機能や一部の効果が得られる。

【０１００】図１７に示す接続テスト回路４０Ｂ−ｒ
は、コントローラ７０、セレクタ７１、オアゲート７４
及びフリップフロップ７５，７６等を含んで構成されて
いる。また、接続リアレンジ回路４１Ｂ−ｒは、チップ
間配線３０−ｋに入力された信号を前段の接続リアレン
ジ回路４１Ｂ−ｊに供給する配線と、セレクタ７１に供
給する配線で構成されている。上記接続テスト回路４０
Ｂ−ｒは、図４に示した回路と実質的に同じ回路構成で
あり、上記接続リアレンジ回路４１Ｂ−ｒは、出力バッ
ファ８３，８４を削除したものである。

【０１０１】この図１７に示す回路は、チップ間配線が
チップ外部からチップ内部への入力方向接続になってい
る。

【０１０２】双方向接続が不要で入力方向接続のみを行
う場合には、図１７に示すような構成にすることにより
回路構成を簡単化できる。

【０１０３】図１８に示す接続テスト回路４０Ｂ−ｒ
は、コントローラ７０、セレクタ７１、オアゲート７４
及びフリップフロップ７５，７６等を含んで構成されて
いる。また、接続リアレンジ回路４１Ｂ−ｒは、出力バ
ッファ（トライステートバッファ）８３，８４等を含ん
で構成されている。上記接続リアレンジ回路４０Ｂ−ｒ
は、チップ間配線３０−ｋに入力された信号を前段の接
続リアレンジ回路４１Ｂ−ｊに供給する配線と、セレク
タ７１に供給する配線を削除したものである。上記接続
テスト回路４０Ｂ−ｒは、セレクタ７１に上記配線を介
してチップ間配線３０−ｒを介して信号が供給されない
点のみが異なり、基本的な回路構成は同様である。

【０１０４】この図１８に示す回路は、チップ間配線が
チップ内部からチップ外部への出力方向接続になってい
る。

【０１０５】双方向接続が不要で出力方向接続のみを行
う場合には、図１８に示すような構成にすることにより
回路構成を簡単化できる。

【０１０６】なお、接続テスト回路と接続リアレンジ回
路は、必要に応じて図２及び図３に示した回路あるいは
図１３乃至図１８に示した回路を適宜組み合わせて用い
ることもできる。

【０１０７】（第２の変形例）次に、上述した実施の形
態における接続テスト制御回路の配置の種々の変形例に
ついて図１９乃至図３５により説明する。

【０１０８】上記実施の形態では、接続テスト制御回路
１４を親チップ１０中に設けたのに対し、図１９に示す
例では、接続テスト制御回路１４を子チップ２０中に設
けたものである。親チップ１０の外部Ｉ／Ｏ端子から入
力された制御信号は、この親チップ１０に設けられた配
線層と配線３０を介して子チップ２０中の接続テスト制
御回路１４に供給される。この接続テスト制御回路１４
は、上記図１に示した回路と同様に、テストデータ生成
回路１５、一致判定回路１６及びセレクタ１７，１８等
で構成されている。そして、この接続テスト制御回路１
４によって、接続リアレンジ配線部１２を形成するブロ
ック１２−１〜１２−ｎ中の接続テスト回路と接続リア
レンジ回路が制御されるようになっている。

【０１０９】図２０に示す例は、接続テスト制御回路１
４を親チップ１０と子チップ２０中にそれぞれ設けたも
のである。上記接続テスト制御回路１４は、図１に示し
た構成の一部１４Ａを親チップ１０中に、残りの部分１
４Ｂを子チップ２０中に設ける。この接続テスト制御回
路１４Ａ，１４Ｂによって、接続リアレンジ配線部１２
を形成するブロック１２−１〜１２−ｎ中の接続テスト
回路と接続リアレンジ回路が制御される。

【０１１０】このように、接続テスト制御回路を複数の
チップに振り分け、一方からデータをデコードして送
り、受け側でエンコードするように構成しても良く、必
要に応じて自由に選択できる。

【０１１１】また、図２１に示す例は、親チップ１０上
に複数の子チップ２０−１，２０−２を実装し、親チッ
プ１０中に接続テスト制御回路１４を設けたものであ
る。親チップ１０の外部Ｉ／Ｏ端子から入力された制御
信号は、この親チップ１０に設けられた接続テスト制御
回路１４に供給され、配線３０ａ，３０ｂを介して子チ
ップ２０−１，２０−２中に供給される。そして、上記
接続テスト制御回路１４により、親チップ１０と複数の
子チップ２０−１，２０−２中にそれぞれ設けた接続リ
アレンジ配線部を形成するブロック中の接続テスト回路
と接続リアレンジ回路を制御するように構成している。

【０１１２】更に、図２２に示す例では、親チップ１０
上に複数の子チップ２０−１，２０−２を実装し、子チ
ップ２０−１，２０−２中に設けた接続テスト制御回路
１４−１，１４−２によって、親チップ１０と複数の子
チップ２０−１，２０−２中にそれぞれ設けた接続リア
レンジ配線部を形成するブロック中の接続テスト回路と
接続リアレンジ回路を制御するように構成している。

【０１１３】図２３に示す例では、親チップ１０上に複
数の子チップ２０−１，２０−２を実装し、親チップ１
０と子チップ２０−１，２０−２中にそれぞれ設けた接
続テスト制御回路１４Ａ，１４Ｂ−１，１４Ｂ−２によ
って、親チップ１０と複数の子チップ２０−１，２０−
２中にそれぞれ設けた接続リアレンジ配線部を形成する
ブロック中の接続テスト回路と接続リアレンジ回路を制
御するように構成している。

【０１１４】図２４に示す例は、親チップ１０上に複数
の子チップ２０−１，２０−２を積層して実装し、親チ
ップ１０中に接続テスト制御回路１４を設けたものであ
る。親チップ１０の外部Ｉ／Ｏ端子から入力された制御
信号は、この親チップ１０に設けられた接続テスト制御
回路１４に供給され、配線３０Ａ，３０Ｂを介して子チ
ップ２０−１，２０−２中に供給される。上記配線３０
Ａには、例えばバンプと子チップ２０−１に形成された
スルーホール中に埋め込まれた金属プラグが用いられ
る。これによって、子チップ２０−１を介在して、親チ
ップ１０中に設けた接続テスト制御回路１４と子チップ
２０−２との信号の授受が可能となる。そして、上記接
続テスト制御回路１４によって、親チップ１０と複数の
子チップ２０−１，２０−２中にそれぞれ設けた接続リ
アレンジ配線部を形成するブロック中の接続テスト回路
と接続リアレンジ回路を制御する。

【０１１５】また、図２５に示す例は、親チップ１０上
に複数の子チップ２０−１，２０−２を積層して実装
し、子チップ２０−１，２０−２中に設けた接続テスト
制御回路１４−１，１４−２によって、親チップ１０と
複数の子チップ２０−１，２０−２中にそれぞれ設けた
接続リアレンジ配線部を形成するブロック中の接続テス
ト回路と接続リアレンジ回路を制御するものである。

【０１１６】図２６に示す例では、親チップ１０上に複
数の子チップ２０−１，２０−２を積層して実装し、親
チップ１０と子チップ２０−１，２０−２中にそれぞれ
設けた接続テスト制御回路１４Ａ，１４Ｂ−１，１４Ｂ
−２によって、親チップ１０と複数の子チップ２０−
１，２０−２中にそれぞれ設けた接続リアレンジ配線部
を形成するブロック中の接続テスト回路と接続リアレン
ジ回路を制御するものである。

【０１１７】上述した図１９乃至図２６の変形例では、
親チップ１０と子チップ２０の一方または両方に接続テ
スト制御回路を設けた。しかしながら、図２７乃至図３
５に示すように、チップの外部、またはチップの外部と
親チップ１０または子チップ２０の少なくとも一方に設
けても良い。

【０１１８】図２７に示す例は、接続テスト制御回路
（または接続テスト制御装置）１４をチップの外部に設
けたものである。接続テスト制御回路１４から出力され
た制御信号は、親チップ１０の外部Ｉ／Ｏ端子から入力
され、この親チップ１０に設けられた配線層と配線３０
を介して子チップ２０中に供給される。上記接続テスト
制御回路１４は、図１に示した回路と同様に、テストデ
ータ生成回路１５、一致判定回路１６及びセレクタ１
７，１８等で構成されている。そして、この接続テスト
制御回路１４によって、親チップ１０と子チップ２０に
それぞれ設けた接続リアレンジ配線部を形成するブロッ
ク中の接続テスト回路と接続リアレンジ回路が制御され
るようになっている。

【０１１９】図２８に示す例は、接続テスト制御回路１
４をチップの外部と子チップ２０中にそれぞれ設けたも
のである。接続テスト制御回路１４から出力された制御
信号は、親チップ１０の外部Ｉ／Ｏ端子から入力され、
この親チップ１０に設けられた配線層と配線を介して子
チップ２０中の接続テスト制御回路１４Ｂに供給され
る。そして、この接続テスト制御回路１４，１４Ｂによ
って、親チップ１０及び子チップ２０にそれぞれ設けた
接続リアレンジ配線部を形成するブロック中の接続テス
ト回路と接続リアレンジ回路が制御されるようになって
いる。

【０１２０】図２９に示す例は、接続テスト制御回路を
チップの外部、親チップ２０及び子チップ２０中にそれ
ぞれ設けたものである。接続テスト制御回路１４から出
力された制御信号は、外部Ｉ／Ｏ端子から親チップ１０
の接続テスト制御回路１４Ａに入力され、配線を介して
子チップ２０中の接続テスト制御回路１４Ｂに供給され
る。そして、この接続テスト制御回路１４，１４Ａ，１
４Ｂによって、親チップ１０及び子チップ２０にそれぞ
れ設けた接続リアレンジ配線部を形成するブロック中の
接続テスト回路と接続リアレンジ回路が制御される。

【０１２１】また、図３０に示す例は、親チップ１０上
に複数の子チップ２０−１，２０−２を実装し、チップ
の外部に設けた接続テスト制御回路１４によって、親チ
ップ１０と複数の子チップ２０−１，２０−２中にそれ
ぞれ設けた接続リアレンジ配線部を形成するブロック中
の接続テスト回路と接続リアレンジ回路を制御するよう
に構成している。

【０１２２】更に、図３１に示す例では、親チップ１０
上に複数の子チップ２０−１，２０−２を実装し、チッ
プの外部と子チップ２０−１，２０−２中に設けた接続
テスト制御回路１４，１４−１，１４−２によって、親
チップ１０と複数の子チップ２０−１，２０−２中にそ
れぞれ設けた接続リアレンジ配線部を形成するブロック
中の接続テスト回路と接続リアレンジ回路を制御するよ
うに構成している。

【０１２３】図３２に示す例では、親チップ１０上に複
数の子チップ２０−１，２０−２を実装し、チップの外
部、親チップ１０、及び子チップ２０−１，２０−２中
にそれぞれ設けた接続テスト制御回路１４，１４Ａ，１
４Ｂ−１，１４Ｂ−２によって、親チップ１０と複数の
子チップ２０−１，２０−２中にそれぞれ設けた接続リ
アレンジ配線部を形成するブロック中の接続テスト回路
と接続リアレンジ回路を制御するように構成している。

【０１２４】図３３に示す例は、親チップ１０上に複数
の子チップ２０−１，２０−２を積層して実装し、チッ
プの外部に設けた接続テスト制御回路１４によって、親
チップ１０と複数の子チップ２０−１，２０−２中にそ
れぞれ設けた接続リアレンジ配線部を形成するブロック
中の接続テスト回路と接続リアレンジ回路を制御するも
のである。

【０１２５】また、図３４に示す例では、親チップ１０
上に複数の子チップ２０−１，２０−２を積層して実装
し、チップの外部と子チップ２０−１，２０−２中に設
けた接続テスト制御回路１４，１４−１，１４−２によ
って、親チップ１０と複数の子チップ２０−１，２０−
２中にそれぞれ設けた接続リアレンジ配線部を形成する
ブロック中の接続テスト回路と接続リアレンジ回路を制
御するものである。

【０１２６】図３５に示す例では、親チップ１０上に複
数の子チップ２０−１，２０−２を積層して実装し、チ
ップの外部、親チップ１０及び子チップ２０−１，２０
−２中にそれぞれ設けた接続テスト制御回路１４，１４
Ａ，１４Ｂ−１，１４Ｂ−２によって、親チップ１０と
複数の子チップ２０−１，２０−２中にそれぞれ設けた
接続リアレンジ配線部を形成するブロック中の接続テス
ト回路と接続リアレンジ回路を制御するものである。

【０１２７】上記のような構成であっても、基本的には
上述した実施の形態と同様な作用効果が得られる。しか
も、図２７乃至図３５に示したように、接続テスト制御
回路（テストデータ生成回路及び一致判定回路）を半導
体システムの外部に置き、接続テストを外部Ｉ／Ｏを通
じて行うようにすれば、半導体システムの簡単化が図れ
る。

【０１２８】なお、上記図２１乃至図２６、及び図３０
乃至３５に示した例では、親チップ１０上に２個の子チ
ップ２０−１，２０−２を実装する場合を例にとって説
明したが、３個以上実装する場合にも同様に適用できる
のは勿論である。

【０１２９】また、上記図１９乃至図３５に示したよう
な変形例において、接続テスト回路と接続リアレンジ回
路は、図２、図３、図１３乃至図１８に示した構成が適
用できる。

【０１３０】（第３の変形例）図３６及び図３７はそれ
ぞれ、この発明の実施の形態に係る半導体システムの他
の例について説明するための概略図である。上述した実
施の形態及びその変形例では、半導体チップ（親チッ
プ）上に１つまたは複数の半導体チップ（子チップ）が
搭載される半導体システムを例にとって説明した。しか
しながら、図３６に示す例では、配線基板９０上に複数
の半導体チップ１０−１，１０−２が配線３０ａ，３０
ｂにより実装されている。これら半導体チップ１０−
１，１０−２中にはそれぞれ、接続テスト制御回路１４
−１，１４−２が設けられ、上記配線３０ａ，３０ｂと
配線基板９０上の配線パターンを介して互いに電気的に
接続されている。そして、上記各半導体チップ１０−
１，１０−２と配線基板９０上の配線パターンとを接続
する配線３０ａ，３０ｂの接続テストを行い、接続不良
が発生したときに接続不良の修正（不良救済）を行うよ
うになっている。

【０１３１】また、図３７に示す例では、ＴＡＢテープ
９３に複数の半導体チップ１０−１，１０−２が実装さ
れている。これら半導体チップ１０−１，１０−２中に
はそれぞれ、接続テスト制御回路１４−１，１４−２が
設けられ、リード９４ａ，９４ｂを介して互いに電気的
に接続されている。そして、上記各半導体チップ１０−
１，１０−２とリード９４ａ，９４ｂとの接続テストを
行い、接続不良が発生したときに接続不良の修正（不良
救済）を行うようになっている。

【０１３２】上述したように、配線基板９０上に複数の
半導体チップ１０−１，１０−２を搭載したり、ＴＡＢ
テープ９３に複数の半導体チップ１０−１，１０−２を
搭載した半導体システムであっても、基本的には上述し
た実施の形態やその変形例で説明したような、半導体チ
ップ上に１つまたは複数の半導体チップを搭載する半導
体システムと同様であり、実質的に同じ作用効果が得ら
れる。

【０１３３】なお、図３６及び図３７に示す例では、接
続テスト制御回路１４−１，１４−２を半導体チップ１
０−１，１０−２中に設ける例を示したが、第２の変形
例で説明したように、一方のチップ中のみに設けても良
く、チップの外部に設けても良い。もちろん、チップ中
と外部の両方に設けても良いのは言うまでもない。

【０１３４】（第４の変形例）図３８乃至図４２はそれ
ぞれ、修正（不良救済）の対象となる種々の配線の例を
示している。

【０１３５】図３８に示す例では、親チップ１０と子チ
ップ２０の素子形成面が対向して配置され、親チップ１
０と子チップ２０の電極がバンプ８０によりフリップチ
ップ接続で実装されている。上記バンプ８０は図１及び
図２に示した回路における配線３０−１〜３０−ｊ，３
０−ｒ，３１，３２，３３に対応するものであり、配線
３０−１〜３０−ｊのいずれかに接続不良が発生したと
きに、上記配線３０−ｒを用いて救済する。

【０１３６】図３９は、半導体チップ１０がバンプ８０
により配線基板９０にフリップチップ接続で実装される
場合の例を示している。上記バンプ８０は、基本的には
図１及び図２に示した回路における配線３０−１〜３０
−ｊ，３０−ｒ，３１，３２，３３に対応するものであ
り、配線３０−１〜３０−ｊのいずれかに接続不良が発
生したときに、上記配線３０−ｒを用いて救済する。

【０１３７】この構成の場合には、接続テスト制御回路
は半導体チップ１０中に設けるか、あるいはシステムの
外部に設ける必要がある。もちろん、両方に設けても良
い。また、接続リアレンジ配線部は半導体チップ１０中
にしか設けられないので、配線基板９０を外部Ｉ／Ｏと
接続するときに、配線への選択的な接続が必要となる。

【０１３８】このような構成であっても、基本的には上
述した実施の形態やその変形例と同様な作用効果が得ら
れる。

【０１３９】図４０に示す例では、親チップ１０の素子
形成面上に絶縁物層９１を介在して子チップ２０の裏面
が搭載され、親チップ１０と子チップ２０の電極がボン
ディングワイヤ９２により接続されて実装されている。
上記バンプは図１及び図２に示した回路における配線３
０−１〜３０−ｊ，３０−ｒ，３１，３２，３３に対応
するものであり、配線３０−１〜３０−ｊのいずれかに
接続不良が発生したときに、上記配線３０−ｒを用いて
救済する。

【０１４０】図４１は、半導体チップ１０がボンディン
グワイヤ９２により配線基板９０にワイヤボンディング
で実装される場合の例を示している。上記ボンディング
ワイヤ９２は、基本的には図１及び図２に示した回路に
おける配線３０−１〜３０−ｊ，３０−ｒ，３１，３
２，３３に対応するものであり、配線３０−１〜３０−
ｊのいずれかに接続不良が発生したときに、上記配線３
０−ｒを用いて救済する。

【０１４１】この構成の場合には、接続テスト制御回路
は半導体チップ１０中に設けるか、あるいはシステムの
外部に設ける必要がある。もちろん、両方に設けても良
い。また、接続リアレンジ配線部は半導体チップ１０中
にしか設けられないので、配線基板９０を外部Ｉ／Ｏと
接続するときに、配線への選択的な接続が必要となる。

【０１４２】このような構成であっても、基本的には上
述した実施の形態やその変形例と同様な作用効果が得ら
れる。

【０１４３】図４２は、半導体チップ１０がリード９３
によりＴＡＢテープ９３に実装される場合の例を示して
いる。上記リード９４は、基本的には図１及び図２に示
した回路における配線３０−１〜３０−ｊ，３０−ｒ，
３１，３２，３３に対応するものであり、配線３０−１
〜３０−ｊのいずれかに接続不良が発生したときに、上
記配線３０−ｒを用いて救済する。

【０１４４】この構成の場合には、接続テスト制御回路
は半導体チップ１０中に設けるか、あるいはシステムの
外部に設ける必要がある。もちろん、両方に設けても良
い。また、接続リアレンジ配線部は半導体チップ１０中
にしか設けられないので、配線基板９０を外部Ｉ／Ｏと
接続するときに、配線への選択的な接続が必要となる。

【０１４５】このような構成であっても、基本的には上
述した実施の形態やその変形例と同様な作用効果が得ら
れる。

【０１４６】なお、バンプ、ボンディングワイヤ、ＴＡ
Ｂテープ及び金属プラグを組み合わせた実装にも適用で
きるのはもちろんである。

【０１４７】（第５の変形例）上記実施の形態並びにそ
の変形例において、親チップ上に子チップを実装する場
合には、一方のチップの接続テスト回路を、値を相手に
書き込む機能と、値を相手から受け取る機能と、書き込
んだ値と受け取った値を比較し、その結果を保持する機
能を有する回路に変更し、もう一方のチップの接続テス
ト回路を、値を受け取る機能と、受け取った値を相手に
返す機能とを有する回路に変更しても良い。

【０１４８】このような構成では、接続テストの最後
に、テスト結果の比較を行った回路からもう一方の回路
へ最終的な接続テストの結果を送ることにより、複数の
チップ間において共通の接続リアレンジ情報を持つこと
が可能である。よって、接続テストの結果の比較を接続
テスト回路の中で行うことができるので、スキャンパス
でデータを読み出して比較を行う上記実施の形態と比較
して、接続テストをより高速に行うことができる。

【０１４９】（第６の変形例）上記実施の形態並びのそ
の変形例において、テストデータ生成回路を配線毎に設
けても良い。

【０１５０】また、上記テストデータ生成回路としてＲ
ＯＭを用い、このＲＯＭに書き込んだテストデータを読
み出して利用することもできる。

【０１５１】テストデータ生成回路を配線毎に設けた
り、ＲＯＭを用いることにより、スキャンパスを用いて
データを読み込む上述した実施の形態と比較して、接続
テストを高速に行うことができる。

【０１５２】（第１の半導体システムの製造方法）次
に、上述したような半導体システムの製造方法について
概略的に説明する。ここでは、親チップ１０上に子チッ
プ２０をフリップチップ接続で実装する半導体システム
の製造方法を例にとって説明する。まず、周知の半導体
装置の製造プロセスにより、ウェーハ中に半導体素子を
形成する。次に、ダイシングラインあるいはチップ分割
ラインに沿ってダイシングして上記ウェーハを個片化し
て複数の半導体チップ、例えば親チップ１０を形成す
る。同様にして、子チップ２０を形成する。上記親チッ
プ１０中には、主要回路１１の他に接続リアレンジ配線
部１２を形成するブロック１２−１〜１２−ｎの一部１
２Ａ−１〜１２Ａ−ｎ、外部Ｉ／Ｏ端子１３、及び接続
テスト制御回路１４が設けられている。また、子チップ
２０中には主要回路２１の他に、上記親チップ１０のブ
ロックの一部１２Ａ−１〜１２Ａ−ｎに対応するブロッ
クの残りの部分１２Ｂ−１〜１２Ｂ−ｎが設けられてい
る。

【０１５３】次に、上記親チップ１０の素子形成面と子
チップ２０の素子形成面とをバンプを介在して配置し、
フリップチップ接続により、親チップ１０上に子チップ
２０を搭載する。この際、上記バンプには親チップ１０
と子チップ２０を電気的に接続するための第１グループ
と冗長用の第２グループを用いる。

【０１５４】その後、第１グループの配線が所期の機能
を果たしているか接続テストを行う。

【０１５５】そして、上記接続テストによって第１グル
ープの配線に接続不良が検知されたときに、不良が発生
した第１グループの配線を上記第２グループの配線に置
き換えて親チップ１０と子チップ２０間の接続のリアレ
ンジを行う。

【０１５６】上記のような製造方法によれば、従来はた
とえ親チップ１０と子チップ２０の両方が良品であって
も、実装時に発生したバンプの接続不良により不良品と
して扱われていた半導体システムを救済できる。よっ
て、半導体システムの製造歩留まりを向上できる。

【０１５７】なお、上記フリップチップ接続に代えてワ
イヤボンディングを用いる場合も基本的には同様であ
る。

【０１５８】また、上記第１グループの配線が所期の機
能を果たしているか否かの接続テストは、半導体チップ
中に設けられた接続テスト制御回路の制御により行うこ
とができるが、上記半導体チップの外部に設けられた接
続テスト制御装置（接続テスト制御回路）の制御により
行うこともできる。更に、上記半導体チップ中に設けら
れた接続テスト制御回路と上記半導体チップの外部に設
けられた接続テスト制御装置の両方を用いて行うことも
できる。

【０１５９】更にまた、親チップ１０と子チップ２０間
の接続のリアレンジは、親チップ１０と子チップ２０で
同じテスト結果を用いて行う。

【０１６０】（第２の半導体システムの製造方法）次
に、配線基板上に半導体チップをフリップチップ接続で
実装した半導体システムの製造方法について説明する。
まず、周知の半導体装置の製造プロセスにより、ウェー
ハ中に半導体素子を形成する。次に、ダイシングライン
あるいはチップ分割ラインに沿ってダイシングして上記
ウェーハを個片化して複数の半導体チップを形成する。
上記半導体チップ中には、主要回路１１の他に接続リア
レンジ配線部１２のブロック１２−１〜１２−ｎ及び接
続テスト制御回路１４が設けられている。

【０１６１】次に、上記配線基板と半導体チップの素子
形成面とをバンプを介在して配置し、フリップチップ接
続により、配線基板上に半導体チップを搭載する。この
際、上記バンプには配線基板と半導体チップを電気的に
接続するための第１グループと冗長用の第２グループを
用いる。

【０１６２】その後、第１グループの配線が所期の機能
を果たしているか接続テストを行う。

【０１６３】そして、上記接続テストによって第１グル
ープの配線に接続不良が検知されたときに、不良が発生
した第１グループの配線を上記第２グループの配線に置
き換えて配線基板と半導体チップ間の接続のリアレンジ
を行う。

【０１６４】上記のような製造方法によれば、従来はた
とえ半導体チップが良品であっても、実装時に発生した
バンプの接続不良により不良品として扱われていた半導
体システムを救済できる。よって、半導体システムの製
造歩留まりを向上できる。

【０１６５】なお、上記フリップチップ接続に代えてワ
イヤボンディングを用いる場合も基本的には同様であ
る。

【０１６６】また、上記第１グループの配線が所期の機
能を果たしているか否かの接続テストは、半導体チップ
中に設けられた接続テスト制御回路の制御により行うこ
とができるが、上記半導体チップの外部に設けられた接
続テスト制御装置（接続テスト制御回路）の制御により
行うこともできる。更に、上記半導体チップ中に設けら
れた接続テスト制御回路と上記半導体チップの外部に設
けられた接続テスト制御装置の両方を用いて行うことも
できる。

【０１６７】（第３の半導体システムの製造方法）次
に、ＴＡＢテープ上に半導体チップを実装した半導体シ
ステムの製造方法について説明する。まず、周知の半導
体装置の製造プロセスにより、ウェーハ中に半導体素子
を形成する。次に、ダイシングラインあるいはチップ分
割ラインに沿ってダイシングして上記ウェーハを個片化
して複数の半導体チップを形成する。上記半導体チップ
中には、主要回路１１の他に接続リアレンジ配線部１２
のブロック１２−１〜１２−ｎ及び接続テスト制御回路
１４が設けられている。

【０１６８】次に、上記半導体チップをＴＡＢテープの
デバイスホール内に配置し、リードの先端部と半導体チ
ップのパッドとの位置合わせを行い、ボンディングツー
ルを用いて加圧及び加熱して半導体チップをＴＡＢテー
プに実装する。この際、上記ＴＡＢテープのリードには
半導体チップの各電極を外部に導出するための第１グル
ープと冗長用の第２グループが用いられる。

【０１６９】その後、第１グループの配線が所期の機能
を果たしているか接続テストを行う。

【０１７０】そして、上記接続テストによって第１グル
ープの配線に接続不良が検知されたときに、不良が発生
した第１グループの配線を上記第２グループの配線に置
き換えてＴＡＢテープと半導体チップ間の接続のリアレ
ンジを行う。

【０１７１】また、上記第１グループの配線が所期の機
能を果たしているか否かの接続テストは、半導体チップ
中に設けられた接続テスト制御回路の制御により行うこ
とができるが、上記半導体チップの外部に設けられた接
続テスト制御装置（接続テスト制御回路）の制御により
行うこともできる。更に、上記半導体チップ中に設けら
れた接続テスト制御回路と上記半導体チップの外部に設
けられた接続テスト制御装置の両方を用いて行うことも
できる。

【０１７２】上記のような製造方法によれば、従来はた
とえ半導体チップが良品であっても、実装時に発生した
接続不良により不良品として扱われていた半導体システ
ムを救済できる。よって、半導体システムの製造歩留ま
りを向上できる。

【０１７３】以上、実施の形態と種々の変形例を用いて
この発明の説明を行ったが、この発明は上記実施の形態
とその変形例に限定されるものではなく、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能
である。また、上記各実施の形態には種々の段階の発明
が含まれており、開示される複数の構成要件の適宜な組
み合わせにより種々の発明が抽出され得る。例えば各実
施の形態に示される全構成要件からいくつかの構成要件
が削除されても、発明が解決しようとする課題の欄で述
べた課題の少なくとも１つが解決でき、発明の効果の欄
で述べられている効果の少なくとも１つが得られる場合
には、この構成要件が削除された構成が発明として抽出
され得る。

【０１７４】

【発明の効果】以上説明したように、この発明によれ
ば、不良発生率を低下させることができる半導体システ
ムが得られる。

【０１７５】また、システム自身で接続の良否を判定で
きる半導体システムの接続テスト方法が得られる。

【０１７６】更に、不良発生率を低下させ、製造歩留ま
りを向上できる半導体システムの製造方法が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係る半導体システムに
ついて説明するためのもので、概略構成を示す回路図。

【図２】この発明の実施の形態に係る半導体システムに
ついて説明するためのもので、上記図１に示した回路に
おける接続リアレンジ配線部の１つのブロックの構成例
を示す回路図。

【図３】この発明の実施の形態に係る半導体システムに
ついて説明するためのもので、上記図２に示した回路に
おける接続テスト回路と接続リアレンジ回路の具体的な
構成例を示す回路図。

【図４】この発明の実施の形態に係る半導体システムに
ついて説明するためのもので、上記図２に示した回路に
おける冗長配線用の接続テスト回路と接続リアレンジ回
路の具体的な構成例を示す回路図。

【図５】この発明の実施の形態に係る半導体システムに
ついて説明するためのもので、上記図１乃至図４に示し
た回路で行う接続テストの概略的な動作を説明するため
のフローチャート。

【図６】この発明の実施の形態に係る半導体システムに
ついて説明するためのもので、上記図１乃至図４に示し
た回路で行う接続テストの具体的な動作を説明するため
のフローチャート。

【図７】上記図３及び図４に示した回路におけるコント
ローラのテストリセット動作について説明するための各
信号のタイミングチャート。

【図８】上記図３及び図４に示した回路におけるコント
ローラのスキャン動作について説明するための各信号の
タイミングチャート。

【図９】上記図３及び図４に示した回路におけるコント
ローラの出力側接続テストについて説明するための各信
号のタイミングチャート。

【図１０】上記図３及び図４に示した回路におけるコン
トローラの入力側接続テストについて説明するための各
信号のタイミングチャート。

【図１１】上記図３及び図４に示した回路におけるコン
トローラの一致判定結果の取り込み動作について説明す
るための各信号のタイミングチャート。

【図１２】上記図３及び図４に示した回路におけるコン
トローラの全テスト結果の読み出し準備動作について説
明するための各信号のタイミングチャート。

【図１３】チップ内の主要回路とチップ間配線との接続
方向の相違に応じた接続テスト回路と接続リアレンジ回
路の第１のバリエーションを示す回路図。

【図１４】チップ内の主要回路とチップ間配線との接続
方向の相違に応じた接続テスト回路と接続リアレンジ回
路の第２のバリエーションを示す回路図。

【図１５】チップ内の主要回路とチップ間配線との接続
方向の相違に応じた接続テスト回路と接続リアレンジ回
路の第３のバリエーションを示す回路図。

【図１６】チップ内の主要回路とチップ間配線との接続
方向の相違に応じた接続テスト回路と接続リアレンジ回
路の第４のバリエーションを示す回路図。

【図１７】接続リアレンジ配線部のブロックにおける上
記図４に示した冗長配線のための接続テスト回路と接続
リアレンジ回路の他の構成例を示す回路図。

【図１８】接続リアレンジ配線部のブロックにおける上
記図４に示した冗長配線のための接続テスト回路と接続
リアレンジ回路の他の構成例を示す回路図。

【図１９】この発明の実施の形態における接続テスト制
御回路の配置の第１の変形例について説明するための概
略図。

【図２０】この発明の実施の形態における接続テスト制
御回路の配置の第２の変形例について説明するための概
略図。

【図２１】この発明の実施の形態における接続テスト制
御回路の配置の第３の変形例について説明するための概
略図。

【図２２】この発明の実施の形態における接続テスト制
御回路の配置の第４の変形例について説明するための概
略図。

【図２３】この発明の実施の形態における接続テスト制
御回路の配置の第５の変形例について説明するための概
略図。

【図２４】この発明の実施の形態における接続テスト制
御回路の配置の第６の変形例について説明するための概
略図。

【図２５】この発明の実施の形態における接続テスト制
御回路の配置の第７の変形例について説明するための概
略図。

【図２６】この発明の実施の形態における接続テスト制
御回路の配置の第８の変形例について説明するための概
略図。

【図２７】この発明の実施の形態における接続テスト制
御回路の配置の第９の変形例について説明するための概
略図。

【図２８】この発明の実施の形態における接続テスト制
御回路の配置の第１０の変形例について説明するための
概略図。

【図２９】この発明の実施の形態における接続テスト制
御回路の配置の第１１の変形例について説明するための
概略図。

【図３０】この発明の実施の形態における接続テスト制
御回路の配置の第１２の変形例について説明するための
概略図。

【図３１】この発明の実施の形態における接続テスト制
御回路の配置の第１３の変形例について説明するための
概略図。

【図３２】この発明の実施の形態における接続テスト制
御回路の配置の第１４の変形例について説明するための
概略図。

【図３３】この発明の実施の形態における接続テスト制
御回路の配置の第１５の変形例について説明するための
概略図。

【図３４】この発明の実施の形態における接続テスト制
御回路の配置の第１６の変形例について説明するための
概略図。

【図３５】この発明の実施の形態における接続テスト制
御回路の配置の第１７の変形例について説明するための
概略図。

【図３６】この発明の実施の形態に係る半導体システム
の他の例について説明するための概略図。

【図３７】この発明の実施の形態に係る半導体システム
の更に他の例について説明するための概略図。

【図３８】この発明の実施の形態において、修正の対象
となる配線の第１の例を示す断面図。

【図３９】この発明の実施の形態において、修正の対象
となる配線の第２の例を示す断面図。

【図４０】この発明の実施の形態において、修正の対象
となる配線の第３の例を示す断面図。

【図４１】この発明の実施の形態において、修正の対象
となる配線の第４の例を示す断面図。

【図４２】この発明の実施の形態において、修正の対象
となる配線の第５の例を示す断面図。

【図４３】従来の半導体システムについて説明するため
のもので、親チップと子チップの素子形成面側を対向し
て配置し、チップ表面に設けたＩ／Ｏ端子を配線（バン
プ）で電気的に接続した半導体システムの例を示す概略
図。

【符号の説明】

１０…親チップ １０−１，１０−２…チップ １１…親チップ内の主要回路 １２…接続リアレンジ配線部 １２−１〜１２−ｎ…ブロック １２Ａ−１〜１２Ａ−ｎ…ブロックの一部 １２Ｂ−１〜１２Ｂ−ｎ…ブロックの残りの部分 １３…外部Ｉ／Ｏ端子 １４，１４Ａ，１４Ｂ，１４−１，１４−２，１４Ｂ−
１，１４Ｂ−２…接続テスト制御回路 １５…テストデータ生成回路 １６…一致判定回路 １７，１８…セレクタ ２０，２０−１，２０−２…子チップ ２１…子チップ内の主要回路 ３０，３０ａ，３０ｂ，３０Ａ，３０Ｂ，３１，３２，
３３…配線 ３０−１〜３０−ｊ…配線（第１グループの配線） ３０−ｒ…冗長配線（第２グループの配線） ４０Ａ−１〜４０Ａ−ｊ，４０Ａ−ｒ，４０Ｂ−１〜４
０Ｂ−ｊ，４０Ｂ−ｒ…接続テスト回路 ４１Ａ−１〜４１Ａ−ｊ，４１Ａ−ｒ，４１Ｂ−１〜４
１Ｂ−ｊ，４１Ｂ−ｒ…接続リアレンジ回路 ４２Ａ−１〜４２Ａ−ｊ，４２Ａ−ｒ，４２Ｂ−１〜４
２Ｂ−ｊ，４２Ｂ−ｒ…テストデータ記憶素子 ４３Ａ−１〜４３Ａ−ｊ，４３Ａ−ｒ，４３Ｂ−１〜４
３Ｂ−ｊ，４３Ｂ−ｒ…テスト結果記憶素子 ４４Ａ−１〜４４Ａ−ｊ，４４Ａ−ｒ，４４Ｂ−１〜４
４Ｂ−ｊ，４４Ｂ−ｒ…スキャンパス ５０，７０…コントローラ ８０…バンプ ９０…配線基板 ９１…絶縁物層 ９２…ボンディングワイヤ ９３…ＴＡＢテープ ９４…リード

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G014 AA01 AB59 AC09 2G132 AA14 AC14 AD15 AG02 AG12 AK07 AK09 AK13 AK14 AL00 AL12 5F038 BE07 DF01 DF05 DT06 DT07 DT14 DT15 DT17 DT18 EZ07 EZ20

Claims (20)

【特許請求の範囲】
1. 【請求項１】 複数の半導体チップと、 前記複数の半導体チップを相互接続する第１グループの
   配線と、 前記複数の半導体チップを相互接続する冗長用の第２グ
   ループの配線と、 前記第１グループの配線による複数の半導体チップ間の
   接続テストを行う接続テスト回路と、前記接続テスト回
   路により、前記第１グループの配線に接続不良が検知さ
   れたときに、不良が発生した第１グループの配線を不使
   用にし、前記第２グループの配線を使用して前記半導体
   チップ間の接続のリアレンジを行う接続リアレンジ回路
   とを備える接続リアレンジ配線部とを具備することを特
   徴とする半導体システム。
2. 【請求項２】 少なくとも１つの半導体チップと、 前記半導体チップに電気的に接続される第１グループの
   配線と、前記半導体チップに電気的に接続される冗長用
   の第２グループの配線とを備え、前記少なくとも１つの
   半導体チップが実装される配線基板と、 前記第１グループの配線による前記少なくとも１つの半
   導体チップと前記配線基板との接続テストを行う接続テ
   スト回路と、前記接続テスト回路により、前記第１グル
   ープの配線に接続不良が検知されたときに、不良が発生
   した第１グループの配線を不使用にし、前記第２グルー
   プの配線を使用して前記半導体チップと前記配線基板と
   の間の接続のリアレンジを行う接続リアレンジ回路とを
   有する接続リアレンジ配線部とを具備することを特徴と
   する半導体システム。
3. 【請求項３】 少なくとも１つの半導体チップと、 前記半導体チップに電気的に接続される第１グループの
   配線と、前記半導体チップに電気的に接続される冗長用
   の第２グループの配線とを備え、前記少なくとも１つの
   半導体チップが実装されるＴＡＢテープと、 前記第１グループの配線による前記少なくとも１つの半
   導体チップと前記配線基板との接続テストを行う接続テ
   スト回路と、前記接続テスト回路により、前記第１グル
   ープの配線に接続不良が検知されたときに、不良が発生
   した第１グループの配線を不使用にし、前記第２グルー
   プの配線を使用して前記半導体チップと前記ＴＡＢテー
   プとの間の接続のリアレンジを行う接続リアレンジ回路
   とを有する接続リアレンジ配線部とを具備することを特
   徴とする半導体システム。
4. 【請求項４】 前記接続リアレンジ配線部による接続の
   リアレンジを制御する接続テスト制御回路を更に具備す
   ることを特徴とする請求項１乃至３いずれか１つの項に
   記載の半導体システム。
5. 【請求項５】 前記接続テスト制御回路は、前記半導体
   チップ中に設けられることを特徴とする請求項４に記載
   の半導体システム。
6. 【請求項６】 前記接続テスト制御回路は、前記半導体
   チップの外部に設けられることを特徴とする請求項４に
   記載の半導体システム。
7. 【請求項７】 前記接続テスト制御回路は、前記半導体
   チップ中と、前記半導体チップの外部とにそれぞれ設け
   られることを特徴とする請求項４に記載の半導体システ
   ム。
8. 【請求項８】 前記接続テスト制御回路は、テストデー
   タを生成するテストデータ生成回路と、このテストデー
   タ生成回路で生成したテストデータを用いて接続テスト
   を行い、接続不良が存在するか否かを検知するための一
   致判定回路とを備えることを特徴とする請求項４乃至７
   いずれか１つの項に記載の半導体システム。
9. 【請求項９】 前記接続テスト回路は、テストデータを
   記憶するテストデータ記憶素子と、テスト結果を記憶す
   るテスト結果記憶素子とを備え、前記テストデータ記憶
   素子に記憶されているテストデータを用いて前記第１グ
   ループの配線の接続テストをそれぞれ行い、テスト結果
   を前記テスト結果記憶素子に記憶するものであることを
   特徴とする請求項１乃至３いずれか１つの項に記載の半
   導体システム。
10. 【請求項１０】 前記接続リアレンジ回路は、前記接続
    テスト回路によるテスト結果に基づいて不良が発生した
    前記第１グループの配線を不使用にし、順次隣接する第
    １グループの配線を用いる接続に切り換えるとともに、
    前記第２グループの配線を使用する接続にリアレンジす
    るものであることを特徴とする請求項１乃至３いずれか
    １つの項に記載の半導体システム。
11. 【請求項１１】 前記第１グループの配線及び前記第２
    グループの配線はそれぞれ、バンプ、ボンディングワイ
    ヤ、ＴＡＢテープにおけるリード及び金属プラグの少な
    くともいずれか１つを含むことを特徴とする請求項１乃
    至３いずれか１つの項に記載の半導体システム。
12. 【請求項１２】 複数の半導体チップが配線により相互
    接続された半導体システムであって、 前記複数の半導体チップは、接続テスト回路と接続リア
    レンジ回路とをそれぞれ含む複数のブロックから形成さ
    れた接続リアレンジ配線部と、テストデータを生成する
    テストデータ生成回路と、接続不良が存在するか否かを
    検知するための一致判定回路とを含む接続テスト制御回
    路とを備え、 前記接続テスト回路は、テストデータを記憶するテスト
    データ記憶素子とテスト結果を記憶するテスト結果記憶
    素子とを備え、 前記接続テスト制御回路の制御により、ブート時に前記
    配線の接続テストを行う半導体システムの接続テスト方
    法において、 前記接続テスト回路内のテスト結果記憶素子を初期化す
    る第１のステップと、 前記テストデータ生成回路によってテストデータを生成
    し、スキャンパスを通じて接続された前記テストデータ
    記憶素子に前記テストデータを書き込む第２のステップ
    と、 前記複数の半導体チップのテストデータ記憶素子間で、
    各半導体チップ間の配線を通じてテストデータの書き込
    みを行う第３のステップと、 前記複数の半導体チップの各ブロック中に設けられたテ
    ストデータ記憶素子の値を前記スキャンパスで順に読み
    出し、前記一致判定回路で一致判定を行った結果をテス
    トデータ記憶素子に順次書き込む第４のステップと、 前記テストデータ記憶素子に記録された接続テストの結
    果を各ブロック中のテスト結果記憶素子に記録する第５
    のステップと、 必要なテストパターンに対して、前記第２のステップ乃
    至前記第５のステップの動作を繰り返す第６のステップ
    と、 前記テストデータ記憶素子の値を各ブロック中のテスト
    結果記憶素子に書き込む第７のステップと、 前記テスト結果記憶素子に書き込まれたテスト結果をス
    キャンパスを通じて前記接続テスト制御回路に送り、接
    続の良否判定を行う第８のステップとを具備することを
    特徴とする半導体システムの接続テスト方法。
13. 【請求項１３】 前記第８のステップで半導体システム
    が良品と判定され、且つあるブロックにおいてテスト結
    果記憶素子にフェイルを示す情報が書き込まれている場
    合、そのブロックとそのブロックの後段に存在する全て
    のブロックに対して接続のリアレンジを行うことを特徴
    とする請求項１２に記載の半導体システムの接続テスト
    方法。
14. 【請求項１４】 第１のウェーハ中に第１の半導体素子
    を形成する工程と、 前記第１のウェーハを個片化して複数の第１の半導体チ
    ップを形成する工程と、 第２のウェーハ中に第２の半導体素子を形成する工程
    と、 前記第２のウェーハを個片化して複数の第２の半導体チ
    ップを形成する工程と、 前記第１及び第２の半導体チップを第１グループの配線
    及び冗長用の第２グループの配線で相互接続し、第１の
    半導体チップ上に第２の半導体チップを搭載する工程
    と、 前記第１及び第２の半導体チップ間を接続する第１グル
    ープの配線の接続テストを行う工程と、 前記接続テストによって前記第１グループの配線に接続
    不良が検知されたときに、不良が発生した第１グループ
    の配線を不使用にし、前記第２グループの配線を使用し
    て前記半導体チップ間の接続のリアレンジを行う工程と
    を具備することを特徴とする半導体システムの製造方
    法。
15. 【請求項１５】 ウェーハ中に半導体素子を形成する工
    程と、 前記ウェーハを個片化して複数の半導体チップを形成す
    る工程と、 形成された少なくとも１つの半導体チップを配線基板の
    第１グループの配線及び冗長用の第２グループの配線に
    接続して実装する工程と、 前記半導体チップと配線基板間を接続する第１グループ
    の配線の接続テストを行う工程と、 前記接続テストによって前記第１グループの配線に接続
    不良が検知されたときに、不良が発生した第１グループ
    の配線を不使用にし、前記第２グループの配線を使用し
    て前記半導体チップと前記配線基板間の接続のリアレン
    ジを行う工程とを具備することを特徴とする半導体シス
    テムの製造方法。
16. 【請求項１６】 ウェーハ中に半導体素子を形成する工
    程と、 前記ウェーハを個片化して複数の半導体チップを形成す
    る工程と、 形成された少なくとも１つの半導体チップをＴＡＢテー
    プの第１グループの配線及び冗長用の第２グループの配
    線に接続して実装する工程と、 前記半導体チップとＴＡＢテープの第１グループの配線
    間の接続テストを行う工程と、 前記接続テストによって前記第１グループの配線に接続
    不良が検知されたときに、不良が発生した第１グループ
    の配線を不使用にし、前記第２グループの配線を使用し
    て前記半導体チップと前記ＴＡＢテープ間の接続のリア
    レンジを行う工程とを具備することを特徴とする半導体
    システムの製造方法。
17. 【請求項１７】 前記接続テストを行う工程は、前記半
    導体チップ中に設けられた接続テスト制御回路の制御に
    より行うことを特徴とする請求項１４乃至１６いずれか
    １つの項に記載の半導体システムの製造方法。
18. 【請求項１８】 前記接続テストを行う工程は、前記半
    導体チップの外部に設けられた接続テスト制御回路の制
    御により行うことを特徴とする請求項１４乃至１６いず
    れか１つの項に記載の半導体システムの製造方法。
19. 【請求項１９】 前記接続テストを行う工程は、前記半
    導体チップ中に設けられた接続テスト制御回路と前記半
    導体チップの外部に設けられた接続テスト制御回路の制
    御により行うことを特徴とする請求項１４乃至１６いず
    れか１つの項に記載の半導体システムの製造方法。
20. 【請求項２０】 前記リアレンジを行う工程は、複数の
    半導体チップで同じテスト結果を用いて行うことを特徴
    とする請求項１４乃至１６いずれか１つの項に記載の半
    導体システムの製造方法。