JP2004518130A - 入力/出力導通テストモード回路 - Google Patents
入力/出力導通テストモード回路 Download PDFInfo
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Abstract
集積回路装置における導通テストモード回路(20)であって、導通テストモードと通常動作モードとを切替えるための手段(28)を有する。テストモードは、1つ以上の入力ピン(22)が1つ以上の出力ピン(32)と電気的に接続されてピンとチップパッケージングとチップソケットと回路基板との導通テストを可能にすることを特徴とする。通常動作モードにおいては、チップの動作はテストモード回路によって影響されない。導通テストモード回路は、装置の正確なテストおよびプログラミングを確実にするための、装置−ソケットおよび/または装置−基板導通をテストすることを可能にする。
Description
【0001】
【技術分野】
この発明は一般的に半導体集積回路装置に関し、より特定的には、集積回路装置の入力および出力ピンの導通をテストするための集積回路装置内の回路に関する。
【0002】
【背景技術】
近年、半導体集積回路装置の密度は、メモリサイズおよび論理複雑性の増大の点においても、装置パッケージサイズの縮小の点においても、実質的に高まった。これは、より小さなピッチとより増大したリード数とを有する集積回路装置をもたらした。この高密度装置に向かう傾向から生じる1つの問題は、装置がプログラムされてテストされるべきソケットまたは回路基板における、装置のすべてのピン(入力および出力)の強固な接触を確実にすることがより困難なことである。もし装置ピンがテストソケットまたは回路基板に強固に接触していなければ、その後の装置のテストおよびプログラミングが誤ったテスト結果をもたらし得るが、これは後に装置の故障につながる恐れがある。
【0003】
ノッツ(Knotts)の米国特許番号第5,983,377号はピン故障テストのためのシステムおよび回路を開示する。システムは外部テスタとテストされるように設計される回路とを含む。外部テスタは、回路のピンに結合されて、テストデータを回路に入力するように構成される。外部テスタはまた、回路から導通データを受けて、テストデータと導通データとの比較からピン故障を判断するように構成される。回路は、鎖態様で結合される複数のスキャンセルを含む。入力ピンをテストする場合、外部テスタはテストパターンを入力ピンに置き、入力ピンに電気機械的に結合されるスキャンセルに導通パターンを格納し、回路から導通パターンを連続的にスキャンし、かつ導通パターンとテストパターンとを比較する。出力ピンをテストする場合、外部テスタは連続的にテストパターンを出力ピンに結合されたスキャンセル内にスキャンし、出力ピンに生成された導通パターンとテストパターンとを比較する。入力ピンと出力ピンとを同時にテスト可能であることが好ましい。また、専用外部テスト回路を必要とすることなく、任意でIC装置をテストモードおよび通常動作モードに構成することが可能なことが好ましい。
【0004】
カワタ(Kawata)他の米国特許番号第4,825,414号は、通常モードと、半導体集積回路装置の内部メモリブロックをテストするためのテストモードとを有する半導体集積回路装置を開示する。しかしながら、カワタ他は装置の入力および出力ピンの導通をテストすることについては論じていない。
【0005】
この発明の目的は、テストおよびプログラミングのために装置−ソケットまたは装置−回路基板の導通を確実にするために用い得る、入力/出力導通テストモード回路を有する集積回路装置を提供することである。
【0006】
【発明の概要】
上述の目的は集積回路装置における導通テストモード回路によって達成され、該導通テストモード回路は、導通テストモードと通常動作モードとを切替えるための手段を有し、該テストモードは1つ以上の入力ピンが1つ以上の出力ピンに直接的に電気的に接続されて、チップパッケージのピンとチップソケットまたは回路基板との導通のテストを可能にすることを特徴とする。通常動作モードにおいては、チップの動作はテストモード回路によって影響されない。
【0007】
発明の一実施例においては、通常入力および出力バッファは間にマルチプレクサを挟んで用いられる。マルチプレクサは、テストモードが活性化された場合に入力バッファを出力バッファに接続する。入力ピンから入力バッファを通って通過する信号は、次いで直接出力バッファと出力ピンとを通る。通常モードにおいてはこの直接的な接続は行なわれず、出力バッファは入力バッファから直接信号を受けるのではなく、装置の他の部分から受ける。
【0008】
この発明の第2の実施例においては、テストモードバッファと称するさらなる入力および出力バッファが回路内に含まれる。これらのバッファは入力および出力ピンの間に、通常バッファと並列に接続され、テストモードの間のみイネーブルされる。
【0009】
この発明のテストモード回路は、プログラミングサイクルを開始する前に、プログラミングソケットまたは回路基板におけるすべてのピンの強固な接触を適切にテストすることを可能にする。テスト信号は入力ピンに置かれ、次いで出力ピンに生じた信号がチェックされて適切な接触がされているかを判断されることができる。テストモード回路は装置内に含まれるので、テストのために装置を構成するのに特別の外部回路は必要ではない。テストモード回路はソフトウェアコマンドまたは同様の手段によってオンチップで活性化されることができる。
【0010】
【発明を実施するためのベストモード】
図1を参照して、この発明のテストモード回路の第1の実施例を示す。集積回路装置において、入力ピンと出力ピンとは装置の表面に配置されたパッドに接続される。図1の回路20において、少なくとも1つの入力パッド22および少なくとも1つの出力パッド32がある。入力パッドは通常入力バッファ24に接続される一方、出力パッド32は通常出力バッファ34の出力に結合される。マルチプレクサ28は通常入力バッファ24と通常出力バッファ34との間に結合される。マルチプレクサ28は通常入力バッファ24の出力から第1のデータ入力信号25を受け、集積回路装置内の他の論理から第2のデータ入力信号27を受ける。通常入力バッファ24の出力23はまた、集積回路装置内の他の論理信号39に進むことができる。マルチプレクサ28の出力29は通常出力バッファ34の入力に接続される。テストイネーブル信号31はマルチプレクサのためのデータ選択線として実現される。テストイネーブル信号31はソフトウェアコマンドを入力することにより、または他の等価な手段により、オンチップで活性化されることができる。
【0011】
テストイネーブル信号が第1の状態にある場合、マルチプレクサ28は通常入力バッファ24の出力に接続されるデータ入力25を選択する。これは、通常入力バッファ24と通常出力バッファ34との間の直接的な電気的接続をもたらし、よって入力ピン22と出力ピン32との間の直接的な電気的接続をもたらす。この状態で、IC装置は導通テストモードで動作する。テストモードの動作において、信号は入力ピンに置かれ、それにより出力ピン32の信号が評価されて、ピンに装置ソケットまたは回路基板との導通があるかを判断する。もしピンで受けた出力信号33が期待される出力信号とは異なっていれば、これはピンとソケットまたは回路基板との間で機械的な接触の問題があり得ることを示唆する。
【0012】
テストイネーブル信号31が第2の状態にある場合、マルチプレクサの選択される入力は、IC装置における他の論理回路39から信号を受取った入力27である。他のデータ入力25は選択されず、よってチップの動作は通常入力バッファ24から他のオンチップ論理39へ進み、次いで他の論理39から戻ってマルチプレクサ28を通って通常出力バッファ34から出力ピン32に進む。すなわち、装置は通常動作モードで動作し、入力ピン22と出力ピン32との間には直接的な接続がない。
【0013】
図2を参照して、この発明の第2の実施例を示す。本実施例の回路40は、一対の専用テストモードバッファを含み、これはテストモード入力バッファ44とテストモード出力バッファ46とを含む。テストモードバッファ44、46は並列に、通常入力バッファ24および通常出力バッファ34に接続される。図2に示すように、通常入力バッファ24は入力ピン22から信号21を受け、バッファの出力23は装置内の他の論理回路39に与えられる。他の論理回路39から、結果として生じる信号27が通常出力バッファ34に入力され、出力バッファ34の出力33が出力ピン32に与えられる。テストモードバッファ44および46の各々がテストイネーブル信号41を含み、これはソフトウェアコマンドまたは他の等価な手段によってオンチップに生成される。テストイネーブル信号41が第1の状態にある場合、テストモードバッファ44、46は活性化されて、入力ピン22と出力ピン32との間に直接的なテスト接続をもたらす。テストイネーブル信号が第2の状態にある場合、テストモードバッファ44、46は非活性化されて、集積回路装置は通常動作モードで動作する。
【0014】
テストモードバッファ44、46を参照して、これらのバッファはいくつもの異なった態様で設計され得る。図2に示される例においては、テストモード出力バッファはトライステートバッファ回路である。入力信号43はNORゲート70への入力としてテストモード入力バッファに入る。NORゲート70への第2の入力はテストイネーブル信号41である。NORゲート70の出力45はインバータ71を介して反転され、インバータ71の出力47はテストモード出力バッファ46に進む。テストモード入力バッファ44の出力信号47は第1の入力としてNANDゲート72に与えられる。テストイネーブル信号41はまたテストモード出力バッファ46にも入力として与えられる。NORゲート75はテストモード入力バッファ44の出力47から第1の入力49を受け、かつインバータ74により反転された後のテストイネーブル信号である第2の入力55を受ける。反転されたテストイネーブル信号53はインバータを介して再び反転され、インバータの出力57は入力としてNANDゲート72に与えられる。NANDゲート72の出力61はPチャネルFET76のゲートに与えられる一方、NORゲート75の出力59はNチャネルFET77のゲートに与えられる。PチャネルFET76およびNチャネルFET77の出力63は出力パッド32に与えられる。
【0015】
図1および図2に示すテストモード回路のさまざまな変更例を設計し得る。図3を参照して、テストモード入力バッファおよびテストモード出力バッファの両方を用いるのではなく、1つのテストモード出力バッファ46のみが実現される。図3の実施例において、テストモード出力バッファ46は通常出力バッファ34と並列であり、それ以外は図2を参照して上に説明したように動作する。図4はチップ上の入力ピンよりも出力ピンのほうが多い例を示す。この場合、入力ピンのいくつかは1つよりも多い出力ピンと対をなし得る。図4の実施例60において、複数の出力ピン32、132、232に接続される複数の出力バッファ34、134、234がある。任意で、入力ピンからの接続された出力ピンのうちの1つへの信号を選択的にテストするために、マルチプレクサ28を入力バッファ24と複数の出力バッファとの間に設けてもよい。図5の回路80は図4の回路60の変更例を示し、複数の入力ピンが併せて接続されて単一の出力ピンに与えられる。この場合、マルチプレクサ227はどの信号が入力ピンから出力バッファへ通過するかを選択する。
【0016】
上述のテストモード回路は例示的なものであり、この発明でクレームされるテストモード回路を構築する多くの方策がある。テストモード回路の主な目的は、チップの通常動作に影響を与えることなく、回路ソケットまたは回路基板におけるピンの導通をテストするための、入力/出力対として形成された入力ピンおよび出力ピンを得る方策を提供することである。
【図面の簡単な説明】
【図1】この発明のテストモード回路の第1の実施例のブロック図である。
【図2】この発明のテストモード回路の第2の実施例の回路レベルブロック図である。
【図3】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図4】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図5】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【技術分野】
この発明は一般的に半導体集積回路装置に関し、より特定的には、集積回路装置の入力および出力ピンの導通をテストするための集積回路装置内の回路に関する。
【0002】
【背景技術】
近年、半導体集積回路装置の密度は、メモリサイズおよび論理複雑性の増大の点においても、装置パッケージサイズの縮小の点においても、実質的に高まった。これは、より小さなピッチとより増大したリード数とを有する集積回路装置をもたらした。この高密度装置に向かう傾向から生じる1つの問題は、装置がプログラムされてテストされるべきソケットまたは回路基板における、装置のすべてのピン(入力および出力)の強固な接触を確実にすることがより困難なことである。もし装置ピンがテストソケットまたは回路基板に強固に接触していなければ、その後の装置のテストおよびプログラミングが誤ったテスト結果をもたらし得るが、これは後に装置の故障につながる恐れがある。
【0003】
ノッツ(Knotts)の米国特許番号第5,983,377号はピン故障テストのためのシステムおよび回路を開示する。システムは外部テスタとテストされるように設計される回路とを含む。外部テスタは、回路のピンに結合されて、テストデータを回路に入力するように構成される。外部テスタはまた、回路から導通データを受けて、テストデータと導通データとの比較からピン故障を判断するように構成される。回路は、鎖態様で結合される複数のスキャンセルを含む。入力ピンをテストする場合、外部テスタはテストパターンを入力ピンに置き、入力ピンに電気機械的に結合されるスキャンセルに導通パターンを格納し、回路から導通パターンを連続的にスキャンし、かつ導通パターンとテストパターンとを比較する。出力ピンをテストする場合、外部テスタは連続的にテストパターンを出力ピンに結合されたスキャンセル内にスキャンし、出力ピンに生成された導通パターンとテストパターンとを比較する。入力ピンと出力ピンとを同時にテスト可能であることが好ましい。また、専用外部テスト回路を必要とすることなく、任意でIC装置をテストモードおよび通常動作モードに構成することが可能なことが好ましい。
【0004】
カワタ(Kawata)他の米国特許番号第4,825,414号は、通常モードと、半導体集積回路装置の内部メモリブロックをテストするためのテストモードとを有する半導体集積回路装置を開示する。しかしながら、カワタ他は装置の入力および出力ピンの導通をテストすることについては論じていない。
【0005】
この発明の目的は、テストおよびプログラミングのために装置−ソケットまたは装置−回路基板の導通を確実にするために用い得る、入力/出力導通テストモード回路を有する集積回路装置を提供することである。
【0006】
【発明の概要】
上述の目的は集積回路装置における導通テストモード回路によって達成され、該導通テストモード回路は、導通テストモードと通常動作モードとを切替えるための手段を有し、該テストモードは1つ以上の入力ピンが1つ以上の出力ピンに直接的に電気的に接続されて、チップパッケージのピンとチップソケットまたは回路基板との導通のテストを可能にすることを特徴とする。通常動作モードにおいては、チップの動作はテストモード回路によって影響されない。
【0007】
発明の一実施例においては、通常入力および出力バッファは間にマルチプレクサを挟んで用いられる。マルチプレクサは、テストモードが活性化された場合に入力バッファを出力バッファに接続する。入力ピンから入力バッファを通って通過する信号は、次いで直接出力バッファと出力ピンとを通る。通常モードにおいてはこの直接的な接続は行なわれず、出力バッファは入力バッファから直接信号を受けるのではなく、装置の他の部分から受ける。
【0008】
この発明の第2の実施例においては、テストモードバッファと称するさらなる入力および出力バッファが回路内に含まれる。これらのバッファは入力および出力ピンの間に、通常バッファと並列に接続され、テストモードの間のみイネーブルされる。
【0009】
この発明のテストモード回路は、プログラミングサイクルを開始する前に、プログラミングソケットまたは回路基板におけるすべてのピンの強固な接触を適切にテストすることを可能にする。テスト信号は入力ピンに置かれ、次いで出力ピンに生じた信号がチェックされて適切な接触がされているかを判断されることができる。テストモード回路は装置内に含まれるので、テストのために装置を構成するのに特別の外部回路は必要ではない。テストモード回路はソフトウェアコマンドまたは同様の手段によってオンチップで活性化されることができる。
【0010】
【発明を実施するためのベストモード】
図1を参照して、この発明のテストモード回路の第1の実施例を示す。集積回路装置において、入力ピンと出力ピンとは装置の表面に配置されたパッドに接続される。図1の回路20において、少なくとも1つの入力パッド22および少なくとも1つの出力パッド32がある。入力パッドは通常入力バッファ24に接続される一方、出力パッド32は通常出力バッファ34の出力に結合される。マルチプレクサ28は通常入力バッファ24と通常出力バッファ34との間に結合される。マルチプレクサ28は通常入力バッファ24の出力から第1のデータ入力信号25を受け、集積回路装置内の他の論理から第2のデータ入力信号27を受ける。通常入力バッファ24の出力23はまた、集積回路装置内の他の論理信号39に進むことができる。マルチプレクサ28の出力29は通常出力バッファ34の入力に接続される。テストイネーブル信号31はマルチプレクサのためのデータ選択線として実現される。テストイネーブル信号31はソフトウェアコマンドを入力することにより、または他の等価な手段により、オンチップで活性化されることができる。
【0011】
テストイネーブル信号が第1の状態にある場合、マルチプレクサ28は通常入力バッファ24の出力に接続されるデータ入力25を選択する。これは、通常入力バッファ24と通常出力バッファ34との間の直接的な電気的接続をもたらし、よって入力ピン22と出力ピン32との間の直接的な電気的接続をもたらす。この状態で、IC装置は導通テストモードで動作する。テストモードの動作において、信号は入力ピンに置かれ、それにより出力ピン32の信号が評価されて、ピンに装置ソケットまたは回路基板との導通があるかを判断する。もしピンで受けた出力信号33が期待される出力信号とは異なっていれば、これはピンとソケットまたは回路基板との間で機械的な接触の問題があり得ることを示唆する。
【0012】
テストイネーブル信号31が第2の状態にある場合、マルチプレクサの選択される入力は、IC装置における他の論理回路39から信号を受取った入力27である。他のデータ入力25は選択されず、よってチップの動作は通常入力バッファ24から他のオンチップ論理39へ進み、次いで他の論理39から戻ってマルチプレクサ28を通って通常出力バッファ34から出力ピン32に進む。すなわち、装置は通常動作モードで動作し、入力ピン22と出力ピン32との間には直接的な接続がない。
【0013】
図2を参照して、この発明の第2の実施例を示す。本実施例の回路40は、一対の専用テストモードバッファを含み、これはテストモード入力バッファ44とテストモード出力バッファ46とを含む。テストモードバッファ44、46は並列に、通常入力バッファ24および通常出力バッファ34に接続される。図2に示すように、通常入力バッファ24は入力ピン22から信号21を受け、バッファの出力23は装置内の他の論理回路39に与えられる。他の論理回路39から、結果として生じる信号27が通常出力バッファ34に入力され、出力バッファ34の出力33が出力ピン32に与えられる。テストモードバッファ44および46の各々がテストイネーブル信号41を含み、これはソフトウェアコマンドまたは他の等価な手段によってオンチップに生成される。テストイネーブル信号41が第1の状態にある場合、テストモードバッファ44、46は活性化されて、入力ピン22と出力ピン32との間に直接的なテスト接続をもたらす。テストイネーブル信号が第2の状態にある場合、テストモードバッファ44、46は非活性化されて、集積回路装置は通常動作モードで動作する。
【0014】
テストモードバッファ44、46を参照して、これらのバッファはいくつもの異なった態様で設計され得る。図2に示される例においては、テストモード出力バッファはトライステートバッファ回路である。入力信号43はNORゲート70への入力としてテストモード入力バッファに入る。NORゲート70への第2の入力はテストイネーブル信号41である。NORゲート70の出力45はインバータ71を介して反転され、インバータ71の出力47はテストモード出力バッファ46に進む。テストモード入力バッファ44の出力信号47は第1の入力としてNANDゲート72に与えられる。テストイネーブル信号41はまたテストモード出力バッファ46にも入力として与えられる。NORゲート75はテストモード入力バッファ44の出力47から第1の入力49を受け、かつインバータ74により反転された後のテストイネーブル信号である第2の入力55を受ける。反転されたテストイネーブル信号53はインバータを介して再び反転され、インバータの出力57は入力としてNANDゲート72に与えられる。NANDゲート72の出力61はPチャネルFET76のゲートに与えられる一方、NORゲート75の出力59はNチャネルFET77のゲートに与えられる。PチャネルFET76およびNチャネルFET77の出力63は出力パッド32に与えられる。
【0015】
図1および図2に示すテストモード回路のさまざまな変更例を設計し得る。図3を参照して、テストモード入力バッファおよびテストモード出力バッファの両方を用いるのではなく、1つのテストモード出力バッファ46のみが実現される。図3の実施例において、テストモード出力バッファ46は通常出力バッファ34と並列であり、それ以外は図2を参照して上に説明したように動作する。図4はチップ上の入力ピンよりも出力ピンのほうが多い例を示す。この場合、入力ピンのいくつかは1つよりも多い出力ピンと対をなし得る。図4の実施例60において、複数の出力ピン32、132、232に接続される複数の出力バッファ34、134、234がある。任意で、入力ピンからの接続された出力ピンのうちの1つへの信号を選択的にテストするために、マルチプレクサ28を入力バッファ24と複数の出力バッファとの間に設けてもよい。図5の回路80は図4の回路60の変更例を示し、複数の入力ピンが併せて接続されて単一の出力ピンに与えられる。この場合、マルチプレクサ227はどの信号が入力ピンから出力バッファへ通過するかを選択する。
【0016】
上述のテストモード回路は例示的なものであり、この発明でクレームされるテストモード回路を構築する多くの方策がある。テストモード回路の主な目的は、チップの通常動作に影響を与えることなく、回路ソケットまたは回路基板におけるピンの導通をテストするための、入力/出力対として形成された入力ピンおよび出力ピンを得る方策を提供することである。
【図面の簡単な説明】
【図1】この発明のテストモード回路の第1の実施例のブロック図である。
【図2】この発明のテストモード回路の第2の実施例の回路レベルブロック図である。
【図3】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図4】この発明のテストモード回路の他の代替的な実施例のブロック図である。
【図5】この発明のテストモード回路の他の代替的な実施例のブロック図である。
Claims (15)
- 集積回路装置における導通テストモード回路であって、
少なくとも1つの入力ピンおよび少なくとも1つの出力ピンと、
1組の通常バッファとを備え、前記1組の通常バッファは前記少なくとも1つの入力ピンと電気的に結合される入力バッファと、前記少なくとも1つの出力ピンと電気的に結合される出力バッファとを含み、さらに
テストモードと通常モードとを切替えるための手段を備え、前記テストモードは前記少なくとも1つの入力ピンが通常バッファを通して前記少なくとも1つの出力ピンに直接的に接続されることを特徴とし、前記通常モードは前記少なくとも1つの入力ピンが前記少なくとも1つの出力ピンに直接的に接続されないことを特徴とする、回路。 - 前記切替えるための手段はテストイネーブル信号を受けるための選択入力を有するマルチプレクサである、請求項1に記載の回路。
- 前記マルチプレクサは、前記通常入力バッファを通して前記少なくとも1つの入力ピンに直接的に接続される第1のデータ入力と、前記少なくとも1つの入力ピンに直接的に接続されない第2のデータ入力とを有する、請求項2に記載の回路。
- 前記マルチプレクサは、前記通常出力バッファを通して前記少なくとも1つの出力ピンに直接的に接続される出力を有する、請求項3に記載の回路。
- 前記回路は、前記テストイネーブル信号が第1の状態にある場合にテストモードにあり、前記テストイネーブル信号が第2の状態にある場合に通常モードにある、請求項2に記載の回路。
- 前記テストイネーブル信号の前記第1および第2の状態はソフトウェアコマンド手段によって決定される、請求項5に記載の回路。
- 前記通常バッファに並列に接続される1組のテストモードバッファをさらに備え、前記1組のテストモードバッファは前記少なくとも1つの入力ピンに接続されるテストモード入力バッファと、前記少なくとも1つの出力ピンに接続されるテストモード出力バッファとを含み、前記テストモードバッファの各々はテストイネーブル信号を受けるためのテストイネーブルピンを含む、請求項1に記載の回路。
- 前記回路は、前記テストイネーブル信号が第1の状態にある場合にテストモードにあり、前記テストイネーブル信号が第2の状態にある場合に通常モードにある、請求項7に記載の回路。
- 前記テストイネーブル信号の前記第1および第2の状態はソフトウェアコマンド手段によって決定される、請求項8に記載の回路。
- 通常出力バッファと並列に接続されて前記少なくとも1つの出力ピンに接続されるテストモード出力バッファをさらに備え、前記テストモード出力バッファはテストイネーブル信号を受けるためのテストイネーブルピンを含む、請求項1に記載の回路。
- 前記回路は、前記テストイネーブル信号が第1の状態にある場合にテストモードにあり、前記テストイネーブル信号が第2の状態にある場合に通常モードにある、請求項10に記載の回路。
- 複数の出力ピンと、
複数のテストモード出力バッファとをさらに備え、前記複数のテストモード出力バッファの各々は前記通常出力バッファと並列に接続され、かつ各々は前記複数の出力ピンのうちの対応の1つと接続され、前記テストモード出力バッファはテストイネーブル信号を受けるためのテストイネーブルピンを含む、請求項1に記載の回路。 - 前記回路は、前記テストイネーブル信号が第1の状態にある場合にテストモードにあり、前記テストイネーブル信号が第2の状態にある場合に通常モードにある、請求項12に記載の回路。
- マルチプレクサの1組のデータ入力に結合される出力を有する複数の入力バッファをさらに備え、前記マルチプレクサは前記出力バッファに接続される出力と、テストイネーブル信号を受けるための選択入力とを有する、請求項1に記載の回路。
- 前記回路は、前記テストイネーブル信号が第1の状態にある場合にテストモードにあり、前記テストイネーブル信号が第2の状態にある場合に通常モードにある、請求項14に記載の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/764,169 US6694463B2 (en) | 2001-01-16 | 2001-01-16 | Input/output continuity test mode circuit |
PCT/US2001/044694 WO2002057802A1 (en) | 2001-01-16 | 2001-11-28 | Input/output continuity test mode circuit |
Publications (1)
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