KR100746228B1 - 반도체 메모리 모듈 및 반도체 메모리 장치 - Google Patents

반도체 메모리 모듈 및 반도체 메모리 장치 Download PDF

Info

Publication number
KR100746228B1
KR100746228B1 KR1020060007852A KR20060007852A KR100746228B1 KR 100746228 B1 KR100746228 B1 KR 100746228B1 KR 1020060007852 A KR1020060007852 A KR 1020060007852A KR 20060007852 A KR20060007852 A KR 20060007852A KR 100746228 B1 KR100746228 B1 KR 100746228B1
Authority
KR
South Korea
Prior art keywords
signal
terminal
semiconductor memory
terminals
signals
Prior art date
Application number
KR1020060007852A
Other languages
English (en)
Other versions
KR20070077939A (ko
Inventor
김석일
한유근
정회주
안영만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060007852A priority Critical patent/KR100746228B1/ko
Priority to US11/540,607 priority patent/US7426149B2/en
Publication of KR20070077939A publication Critical patent/KR20070077939A/ko
Application granted granted Critical
Publication of KR100746228B1 publication Critical patent/KR100746228B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60P—VEHICLES ADAPTED FOR LOAD TRANSPORTATION OR TO TRANSPORT, TO CARRY, OR TO COMPRISE SPECIAL LOADS OR OBJECTS
    • B60P7/00—Securing or covering of load on vehicles
    • B60P7/06—Securing of load
    • B60P7/08—Securing to the vehicle floor or sides
    • B60P7/0876—Securing to the vehicle floor or sides using restraining net or tarpaulin in contact with the load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60P—VEHICLES ADAPTED FOR LOAD TRANSPORTATION OR TO TRANSPORT, TO CARRY, OR TO COMPRISE SPECIAL LOADS OR OBJECTS
    • B60P7/00—Securing or covering of load on vehicles
    • B60P7/06—Securing of load
    • B60P7/08—Securing to the vehicle floor or sides
    • B60P7/0807—Attachment points
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60Y—INDEXING SCHEME RELATING TO ASPECTS CROSS-CUTTING VEHICLE TECHNOLOGY
    • B60Y2200/00—Type of vehicle
    • B60Y2200/10—Road Vehicles
    • B60Y2200/14—Trucks; Load vehicles, Busses
    • B60Y2200/145—Haulage vehicles, trailing trucks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 메모리 모듈 및 반도체 메모리 장치를 공개한다. 이 반도체 메모리 모듈은 회로 기판과 상기 회로 기판의 상부면에 장착되는 복수개의 반도체 메모리 장치들, 복수개의 반도체 메모리 장치들에 공통적으로 연결된 복수개의 신호선들, 회로 기판과 복수개의 반도체 메모리 장치들 각각의 핀들을 전기적으로 연결하는 복수개의 반도체 메모리 모듈 탭들을 구비하고, 반도체 메모리 장치는 테스트 대상 핀들에 연결되어 바이패스 인에이블 핀으로부터 제어 신호를 인가받아 테스트 대상 핀을 선택하는 입력 스위칭부, 스위칭 제어부의 제어 신호를 인가받아 모니터 핀들과 입력 스위칭부를 연결시키는 출력 스위칭부를 구비하여 테스트 대상 핀들에 제어 신호를 동시 또는 개별적으로 인가하여 복수개의 신호선들을 복수개의 모니터 핀들에 각각 바이패스시킴으로써 개별적인 신호선 단락 여부 테스트가 가능하도록 하여 메모리 모듈의 테스트를 용이하도록 할 수 있다.

Description

반도체 메모리 모듈 및 반도체 메모리 장치{Semiconductor Memory module and Semiconductor Memory Device}
도 1은 종래의 바운더리 스캐닝법을 이용한 반도체 메모리 모듈의 일예의 구성을 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예로 반도체 메모리 모듈의 구성을 나타내는 블록도이다.
도 3은 본 발명의 제1 실시예로 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 제2 실시예로 반도체 메모리 모듈의 구성을 나타내는 블록도이다.
도 5는 본 발명의 제2 실시예로 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 제2 실시예로 반도체 메모리 장치 중 스위칭 제어부의 회로도이다.
도 7은 본 발명의 제2 실시예로 반도체 메모리 장치 중 스위칭 제어부의 동작 타이밍도이다.
도 8은 본 발명의 제2 실시예로 반도체 메모리 장치 중 선택 제어 신호 발생 부의 회로도이다.
본 발명은 반도체 메모리 모듈에 관한 것으로, 특히 메모리 모듈 위의 한 신호선이 복수개의 반도체 메모리 장치들에 동시에 연결되어 있을 경우 개별적인 반도체 메모리 장치의 신호선 단락 여부 테스트가 가능하도록 한 반도체 메모리 모듈과 테스트 기능을 갖는 반도체 메모리 장치에 관한 것이다.
최근에 전자 부품이 소형화됨에 따라 회로 기판 등의 실장 밀도가 증가하고, 전자 기구가 소형화되고 있다. 그에 따라 반도체 기억 장치의 패키지 형태가 소형화되고 반도체 기억 장치의 단자간의 간격도 축소됨으로써 회로 기판에 전자 부품을 탑재한 경우에 전자 부품의 단자와 회로 기판과의 접속 불량이 증가하고 있다. 또한 단자와 회로 기판의 접속 부분을 확인하는 것이 곤란해지고 있기 때문에 회로 기판에 전자 부품을 탑재한 경우의 접속 확인을 간편하면서도 확실하게 행할 수 있는 상호 접속 테스트 방법이 요구되고 있다.
이러한 종류의 방법으로서, 바운더리 스캐닝법(boundary scanning method)이 알려져 있는데 이는 IEEE/ANSI 1491.1 로서 표준화된 테스트 방법으로서, 주로 마이크로프로세서와 ASIC(응용 주문형 집적 회로) 등의 논리 회로 제품에 적용되고 있다.
도 1은 바운더리 스캐닝법의 개요를 나타낸 블록도로서, 전자 부품들(10a, 10b), 회로 기판(20), 배선 패턴(30)을 구비하고, 전자 부품들(10a, 10b)과 회로 기판에는 테스트 데이터 입력 단자(TDI), 테스트 모드 선택 단자(TMS), 테스트 클록 단자(TCK) 및 테스트 데이터 출력 단자(TDO)가 각각 형성되어 있다. 각 단자(TDI, TDO, TCK 및 TMS)들은 테스트전용 단자로서, 각각 회로 기판(20)에 형성된 배선 패턴(30)에 따라 그 대응하는 테스트 단자들 각각에 접속되어 있으며, 테스트 이외에는 사용되지 않는다.
전자 부품(10a, 10b)에는 테스트 회로로서 복수 개의 BS 셀들(40), 명령 레지스터(IR: Instruction register)(50), 바이패스 레지스터(60) 및 탭 제어기(70)가 구비되어 있다. BS 셀(40)은 코어부(80)에 접속되어 있는 각각의 단자에 대응하여 배치되고, 래칭(latching) 기능을 갖고, 명령 레지스터(50)는 테스트 데이터 입력 단자(TDI)로부터 공급되는 테스트용의 명령을 기억하며, 바이패스 레지스터(60)는 테스트 데이터 입력 단자(TDI)로부터 공급된 데이터를 테스트 데이터 출력 단자(TDO)에 직접 출력하기 위한 회로이고, 탭 제어기는 테스트 모드 선택 단자(TMS)에서 수신한 테스트 모드 신호를 복호화 하는 기능을 갖는다.
도 1에 도시되어 있는 바와 같이, 복수 개의 전자 부품(10a, 10b)이 회로 기판(20)에 탑재되어 있는 경우, 전자 부품(10a)의 테스트 데이터 출력 단자(TDO)는 인접하는 전자 부품(10b)의 테스트 데이터 입력 단자(TDI)에 접속되어 있으므로 회로 기판(20)에는 굵은 실선으로 표시된 루프상의 스캐닝 경로(PATH)가 형성되어 있다.
상술한 전자 부품(10a, 10b) 및 회로 기판(20)에는 회로 기판(20)의 외부에 접속된 제어기(도 1에 미도시)가 상기 각 단자를 제어해서 데이터 입력 단자(TDI)로부터 테스트용의 명령 및 입력 패턴을 입력한다. 전자 부품(10a, 10b)의 각 테스트회로(40, 50, 60, 70)는 입력된 명령 및 입력 패턴에 응답하여 동작하고 테스트 데이터 출력 단자(TDO)로부터 출력 패턴을 출력한다.
제어기는 출력 패턴과 기대치를 비교함으로써, 전자 부품(10a, 10b)의 각 단자와 회로 기판(20)의 접속을 확인하게 됨에 따라 각 단자의 용접 불량과 전자 부품(10a, 10b)의 탑재 위치 불량 등이 검출될 수 있다.
그러나, 바운더리 스캐닝법은 테스트 전용의 단자를 필요로 하고, 전자 부품의 내부에 복수 개의 테스트 회로를 필요로 하기 때문에, 칩 크기에 큰 영향을 미친다는 문제점이 있었다. 또한, 테스트 모드 진입을 위하여 테스트용의 명령 및 입력 패턴의 인가 등 특수한 알로리즘을 필요로 하는 번거로움이 있었다.
한편, 메모리 시스템은 메모리 제어회로 및 복수개의 메모리 모듈들로 구성되어 있고, 복수개의 메모리 모듈들 각각은 복수개의 반도체 메모리 장치들로 구성되어 있다. 그리고, 복수개의 데이터 신호 라인들은 메모리 모듈의 복수개의 반도체 메모리 장치들 각각으로 단자 대 단자(Pin to pin) 구조로 직접적으로 연결되어 있지만 복수개의 어드레스 신호들, 복수개의 명령어 신호들, 복수개의 제어 신호들 등의 라인들은 복수개의 반도체 메모리 장치들에 공통적으로 한 신호선에 의해 연결된다.
그런데, 반도체 메모리 장치 테스트시 복수개의 데이터 신호 라인들이 단자 대 단자 구조로 연결된 핀들은 개별적인 신호선 단락 여부의 테스트가 가능하지만, 복수개의 어드레스 신호들이나 종래의 바운더리 스캐닝법에서처럼 메모리 모듈 위의 한 신호선이 복수개의 반도체 메모리에 동시에 연결되어 있을 경우에는 핀들이 모두 단락되어 있기 때문에 개별적인 신호선 단락 여부의 테스트가 불가능할 뿐 아니라 연결에 문제가 발생하면 개별적인 반도체 메모리의 테스트를 할 수 없는 문제점이 있었다.
본 발명의 목적은 반도체 메모리 모듈 상의 한 신호선이 복수개의 반도체 메모리 장치와 동시에 연결되어 있고, 테스트 대상 핀들과 모니터용 핀들의 개수가 같을 경우, 추가적인 테스트 전용 핀이나 테스트 모드 진입을 위한 알고리즘 없이 반도체 메모리 장치들의 개별적인 신호선 단락 여부 테스트가 가능하도록 하여 메모리 모듈의 테스트를 용이하도록 할 수 있는 반도체 메모리 모듈과 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리 모듈 상의 한 신호선이 복수개의 반도체 메모리 장치와 동시에 연결되어 있고, 테스트 대상 핀들의 개수가 모니터용 핀들의 개수보다 많을 경우, 신호선을 각 반도체 메모리 장치의 테스트 대상 핀에서 개별적으로 연결된 모니터용 핀들로 각각 바이패스 시킴으로써 개별적인 신호선 단락 여부 테스트가 가능하도록 하여 메모리 모듈의 테스트를 용이하도록 할 수 있는 반도체 메모리 모듈과 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예로서의 반도체 메모리 모듈은 회로 기판과 상기 회로 기판의 상부면에 장착되는 복수개의 반도체 메모리 장치 들, 복수개의 반도체 메모리 장치들에 공통적으로 연결된 복수개의 제1 신호선들, 개별적으로 연결된 복수개의 제2 신호선들, 회로 기판과 복수개의 반도체 메모리 장치들 각각의 핀들을 전기적으로 연결하는 복수개의 반도체 메모리 모듈 탭들을 구비하고 복수개의 반도체 메모리 장치들 각각은 복수개의 제1 신호선들로부터 인가되는 제1 신호들을 입력하는 테스트 대상 핀들, 테스트시에 인에이블 신호를 수신하는 바이패스 인에이블 핀들, 인에이블 신호들에 응답하여 테스트 대상 핀들을 통해 상기 제1 신호들을 전송하는 입력 스위칭부와 출력 스위칭부, 및 전송되는 제1 신호들을 출력하는 모니터 핀들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제1 실시예로서의 반도체 메모리 장치는 외부로부터 바이패스 인에이블 신호를 인가받아 복수개의 테스트 대상 핀들 각각에 연결되어 있는 신호선을 복수개의 모니터 핀들로 각각 바이패스시켜 테스트 대상 핀들에 대해 개별적으로 테스트하도록 제어하는 스위칭 제어부, 테스트 대상 핀들에 연결되어 스위칭 제어부로부터 제어 신호를 인가받아 테스트 대상 핀을 선택하는 입력 스위칭부, 스위칭 제어부의 제어 신호를 인가받아 모니터 핀들과 입력 스위칭부를 연결시키는 출력 스위칭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예로서의 반도체 메모리 모듈은 회로 기판과 회로 기판의 상부면에 장착되는 복수개의 반도체 메모리 장치들, 복수개의 반도체 메모리 장치들에 공통적으로 연결된 복수개의 제1 신호선들과 개별적으로 연결된 복수개의 제2 신호선들, 회로 기판과 복수개의 반도체 메모리 장치들 각각의 핀들을 전기적으로 연결하는 복수개의 메모리 모듈 탭들을 구비하고, 복수개의 반도체 메모리 장치들 각각은 제1 신호선들로부터 인가되는 제1 신호들을 입력하는 테스트 대상 핀들, 테스트시에 인에이블 신호를 수신하는 바이패스 인에이블 핀들, 테스트시에 선택 신호들을 인가받아 전달하는 테스트 대상 핀 선택 핀들, 인에이블 신호에 응답하여 선택 신호들을 조합한 후 선택 제어 신호들을 출력하는 선택 제어 신호 발생부, 선택 제어 신호들에 응답하여 테스트 대상 핀들을 통해 제1 신호들 중 한 신호를 전송하는 입력 스칭부, 전송되는 제1 신호들을 출력하는 모니터 핀들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제2 실시예로서의 반도체 메모리 장치는 외부로부터 바이패스 인에이블 신호를 인가받아 각각의 테스트 대상 핀들에 대해 개별적으로 테스트하도록 제어할 수 있는 제1 및 제2 제어 신호를 발생시키는 스위칭 제어부, 스위칭 제어부의 제1 제어 신호에 따라 선택 신호들을 전달하는 선택 신호 스위칭부, 테스트 대상 핀들에 인가된 전압 또는 전류 신호를 모니터 핀에 전달하는 출력 스위칭부, 스위칭 제어부로부터 제2 제어 신호, 선택 신호 스위칭부로부터 선택 신호들을 인가받아 테스트 대상 핀을 선택하기 위한 선택 제어 신호들을 출력하고, 테스트 대상 신호를 인가받아 선택 신호 스위칭부에 전달하는 선택 제어 신호 발생부, 선택 제어 신호들을 인가받아 테스트 대상 핀을 선택하여 인가된 전압 또는 전류를 선택 제어 신호 발생부에 전달하는 입력 스위칭부를 구비하고, 테스트 대상 핀들에 제3 제어 신호들을 개별적으로 인가하여 각 신호선을 모니터 핀에 바이패스시킴으로써 테스트 대상 핀들에 대해 개별적으로 테스트하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 모듈과 테스트 기능을 갖는 반도체 메모리 장치를 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예로 테스트 대상 핀들의 핀 개수와 모니터 핀들의 핀 개수가 동일한 경우 메모리 모듈의 구성을 나타내는 블록도로서, 회로 기판(100), 복수개의 반도체 메모리 장치들(110-1...110-N), 복수개의 제1 및 제2 신호선들, 복수개의 메모리 모듈 탭들(TQ1~TQN, TA1~TAN, TEN) 및 복수개의 단자 저항들(R1...RN)을 구비하고, 복수개의 반도체 메모리 장치들(110-1...110-N) 각각은 테스트 대상 핀들, 바이패스 인에이블 핀들, 입력 스위칭부와 출력 스위칭부, 및 모니터 핀들을 구비한다.
복수개의 반도체 메모리 장치들(110-1...110-N)은 회로 기판(100)의 상부면에 장착되고, 복수개의 신호선들은 일측이 회로 기판(100)상의 모듈 탭과 연결되어 각각 복수개의 반도체 메모리 장치들(110-1...110-N)의 소정의 핀들에 공통적으로 연결되면서 타측 종단은 단자 저항들(R1...RN)을 통해 접지되며, 복수개의 메모리 모듈 탭들(TQ1~TQN, TA1~TAN, TEN)은 회로 기판(100)과 상기 복수개의 반도체 메모리 장치들(110-1...110-N) 각각의 핀들을 전기적으로 연결하여 회로 기판(100)의 하부에 일렬로 배치되어 있다.
복수개의 제1 신호선들은 복수개의 반도체 메모리 장치들(110-1...110-N)이 외부와 소정의 어드레스, 소정의 명령어, 소정의 제어 신호를 동시에 송수신하며, 복수개의 제2 신호선들은 복수개의 반도체 메모리 장치들(110-1...110-N)이 외부와 소정의 데이터를 단자 대 단자 형식으로 각각 송수신하고, 복수개의 메모리 모듈 탭들(TQ1~TQN, TA1~TAN, TEN)은 회로 기판(100)과 복수개의 반도체 메모리 장치들(110-1...110-N) 각각의 핀들을 전기적으로 연결하여 반도체 메모리 모듈 외부와 소정의 어드레스나 데이터 신호들의 송수신을 중계하거나 반도체 메모리 장치 테스트시 전기적 신호 즉, 전압 또는 전류 신호를 인가하거나 측정하는 매개체가 된다.
복수개의 반도체 메모리 장치들(110-1...110-N)은 각각 복수개의 메모리 모듈 탭들(TQ1~TQN, TA1~TAN, TEN) 중 바이패스 인에이블 핀 모듈 탭(TEN)에 바이패스 인에이블 신호(BPEN)들을 인가하고 테스트 대상 핀 모듈 탭(TA1~TAN)들에 전기적 신호 즉, 전압 또는 전류 신호를 인가한 후 입력 스위칭부와 출력 스위칭부의 제어에 의해 복수개의 반도체 메모리 장치들(110-1...110-N)의 테스트 대상 핀들에 동시에 연결된 제1 신호선들을 각각 바이패스시켜 테스트 대상 핀들과 동일한 개수의 모니터 핀들에 연결함으로써 테스트 대상 핀들에 대해 개별적으로 테스트할 수 있는 제1 신호선들의 바이패스 제어 수단을 구비한다.
도 2에 나타낸 본 발명의 제1 실시예의 반도체 메모리 모듈의 동작을 설명하면 다음과 같다.
도 2에서 반도체 메모리 모듈 상의 복수개의 테스트 대상 핀들이 제1 신호선에 동시에 연결되어 있을 경우 테스트하고자 하는 반도체 메모리 장치의 테스트 대상 핀의 모듈 탭(TA1~TAN)들에 대해 전압 또는 전류를 인가한 후 바이패스 인에이블 핀의 모듈 탭(TEN)을 통해 바이패스 인에이블 신호(BPEN)를 인가받아 반도체 메모리 장치내의 제어 동작으로 제1 신호선을 바이패스시켜 해당하는 모니터 핀에 연 결한 후 인가된 전압 또는 전류의 값이 모니터 핀 모듈 탭(TQ1~TQN)에서 정확하게 측정되는지에 따라 해당 반도체 메모리 장치의 신호선 단락 여부 상태를 테스트한다.
도 3은 본 발명의 제1 실시예로 테스트 대상 핀들의 핀 개수와 모니터 핀들의 핀 개수가 동일한 경우 반도체 메모리 장치의 구성을 나타내는 블록도로서, 입력 스위칭부(200), 출력 스위칭부(300), 복수개의 테스트 대상 핀들(A1~AN), 복수개의 모니터 핀들(Q2~QM), 바이패스 인에이블 핀(EN)을 구비하고, 입력 스위칭부(200)와 출력 스위칭부(300)는 각각 복수개의 3상태 버퍼들(TB1-1...TB1-N, TB2-1...TB2-N)로 구성된다.
각각의 테스트 대상 핀들(A1~AN)은 일측이 접지되어 있고, 타측은 입력 스위칭부(200)를 통하여 모니터 핀들(Q2~QM)과 버스로 연결되어 있으며, 각각의 모듈 탭들과 연결된다. 모니터 핀들(Q2~QM)은 출력 스위칭부(300) 내 복수개의 3상태 버퍼들(TB2-1...TB2-N)의 출력단에 각각 연결되어 있고, 각각의 모듈 탭들과 연결되며, 바이패스 인에이블 핀(EN)은 바람직하게는 NC(No Connection)핀, VREF(Voltage Reference) 핀, /RESET 핀 등으로서, 모듈 탭과 연결되어 있고 이를 통해 인가되는 바이패스 인에이블 신호는 입력 스위칭부(200)와 출력 스위칭부(300)의 3상태 버퍼 제어단에 공통적으로 인가된다. 여기에서 NC 핀은 사용되지 않는 핀이므로 정상 동작 모드와의 관계에서 문제되지 않지만, VREF(Voltage Reference) 핀과 /RESET 핀 등은 정상 동작 모드에서 사용되고 있는 경우에는 오동작을 야기할 수 있으므로 정상 동작 모드에서 정상 동작 영역 이외에서 바이패스 인에이블 신호가 인가되어야 하는 제한이 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
입력 스위칭부(200)는 바이패스 인에이블 신호의 제어를 받아 테스트 대상 핀을 선택하여 제1 신호선을 출력 스위칭부(300)를 통해 해당 모니터 핀으로 바이패스 시킨다. 바이패스 인에이블 핀(EN)은 외부로부터 바이패스 인에이블 신호를 인가받고, 출력 스위칭부(300)는 바이패스 인에이블 신호의 제어를 받아 모니터 핀을 선택한 후 입력 스위칭부(200)를 통해 해당 테스트 대상 핀(A1~AN)에 연결시키며, 테스트 대상 핀들(A1~AN)은 테스트하고자 하는 반도체 메모리 장치의 핀 각각에 대해 전압 또는 전류를 인가 받아 반도체 메모리 장치들의 신호선 단락 여부 상태를 테스트하고, 모니터 핀들(Q2~QM)은 테스트 대상 핀들(A1~AN)에 인가된 전압 또는 전류가 정상적으로 바이패스 되어 전달되었는지 모니터하여 반도체 메모리 장치의 신호선 단락 여부 상태를 확인한다.
도 3 을 참조하여 본 발명의 제1 실시예의 반도체 메모리 장치에서 바이패스 인에이블 신호가 테스트 대상 핀들에 동시에 인가되는 경우의 동작을 설명하면 다음과 같다.
도 3에서 반도체 메모리 모듈 상 복수개의 반도체 메모리 장치의 복수개의 테스트 대상 핀들(A1~AN)이 제1 신호선에 동시에 연결되어 있을 경우 테스트하고자 하는 테스트 대상 핀들(A1~AN)에 대해 전압 또는 전류를 인가한 후 바이패스 인에이블 핀(EN)의 바이패스 인에이블 신호의 제어에 의해 입력 스위칭부(200)와 출력 스위칭부(300)의 개폐 동작으로 해당 반도체 메모리 장치에 해당하는 모니터 핀들 (Q2~QM)에 동시에 연결한 후 인가된 전압 또는 전류의 값이 정확하게 측정되는지에 따라 해당 반도체 메모리 장치의 신호선 단락 여부 상태를 테스트한다.
즉, 바이패스 인에이블 신호가 하이 레벨을 유지하게 되면 입력 스위칭부(200)와 출력 스위칭부(300)의 3상태 버퍼들의 제어단에 공통적으로 하이 레벨이 인가되어 3상태 버퍼들이 열리게 됨에 따라 모니터 핀들(Q2~QM)에 각각 전달됨으로써 테스트 대상 핀에 인가되었던 전압 또는 전류를 측정할 수 있어 소정의 반도체 메모리 장치의 신호선 단락 여부 상태를 테스트 할 수 있게 된다.
다음으로, 도 4는 본 발명의 제2 실시예로 테스트 대상 핀들의 핀 개수가 모니터 핀들의 핀 개수보다 많은 경우 메모리 모듈의 구성을 나타내는 블록도로서, 회로 기판(500), 복수개의 반도체 메모리 장치들(510-1...510-N), 복수개의 제1 및 제2 신호선들, 복수개의 메모리 모듈 탭(TQ1~TQN, TA1~TAN, TEN)들을 구비하고, 복수개의 반도체 메모리 장치들(510-1...510-N) 각각은 테스트 대상 핀들, 바이패스 인에이블 핀, 입력 스위칭부와 출력 스위칭부, 선택 제어부, 스위칭 제어부, 및 모니터 핀을 구비한다.
본 발명의 제1 실시예인 테스트 대상 핀들의 핀 개수가 모니터 핀들의 핀 개수와 동일한 경우 반도체 메모리 모듈과 발명의 구성상 차이점은 제1 실시예는 테스트 대상 핀들과 모니터 핀들의 핀 개수가 모두 N개로 동일한 반면, 제2 실시예는 테스트 대상 핀들의 핀 개수가 N개라면 모니터 핀들의 핀 개수는 그보다 더 적은 M개로 동일하지 않다는 점이다.
또한, 본 발명의 제1 실시예에서의 복수개의 제1 및 제2 신호선들과 복수개 의 메모리 모듈 탭들의 기능은 동일하나, 본 발명의 제2 실시예에서의 복수개의 반도체 메모리 장치들(510-1...510-N)에서 제1 신호선들의 바이패스 제어 수단과의 차이점은 선택 신호의 조합에 의해 생성된 선택 제어 신호가 테스트 대상 핀들 각각의 입력 스위칭부에 인가됨으로써 제1 신호선들을 각각 바이패스시켜 모니터 핀에 연결함으로써 테스트 대상 핀들보다 작은 개수의 모니터 핀들을 구비하고도 테스트 대상 핀들 모두에 대해 개별적으로 테스트할 수 있다는 점이다.
도 4에 나타낸 본 발명의 제2 실시예의 반도체 메모리 모듈의 동작은 다음과 같다.
본 발명의 제2 실시예에서의 복수개의 반도체 메모리 장치들(510-1...510-N)에서 바이패스 인에이블 핀 모듈 탭에 바이패스 인에이블 신호(BPEN)들의 인가, 테스트 대상 핀 모듈 탭들에 전기적 신호 즉, 전압 또는 전류 신호의 인가는 제1 실시예와 동일하지만, 선택 신호들(M[1]...M[N])의 조합에 의해 생성된 선택 제어 신호들(SCON1...SCON2N)가 테스트 대상 핀들 각각의 입력 스위칭부에 인가됨으로써 복수개의 반도체 메모리 장치들(510-1...510-N)의 테스트 대상 핀들에 동시에 연결된 제1 신호선들을 각각 바이패스시켜 모니터 핀에 연결하여 테스트 대상 핀들보다 작은 개수의 모니터 핀들을 구비하고도 복수개의 테스트 대상 핀들 모두에 대해 개별적으로 테스트할 수 있다는 점이 다르다.
도 5는 본 발명의 제2 실시예로 테스트 대상 핀들의 핀 개수가 모니터 핀들의 핀 개수보다 많은 경우 반도체 메모리 장치의 구성을 나타내는 블록도로서, 복 수개의 테스트 대상 핀들(A1~AN), 입력 스위칭부(600), 출력 스위칭부(TB2-1), 선택 제어 신호 발생부(900), 스위칭 제어부(800), 선택 신호 스위칭부(700), 선택 신호 입력부(750), 모니터 핀(Q1), 바이패스 인에이블 핀(EN)을 구비한다. 입력 스위칭부(600)는 복수개의 3상태 버퍼들(TB1-1...TB1-N)로 구성되고, 출력 스위칭부는 3상태 버퍼(TB2-1)로 구성된다. 선택 신호 스위칭부(700)는 복수개의 인버트 컨트롤드(Invert Controlled) 3상태 버퍼들(TB2-1...TB2-N)로 구성되며, 선택 신호 입력부(750)는 복수개의 테스트 대상 핀 선택 핀들(Q2~QM)로 구성된다.
각각의 테스트 대상 핀들(A1~AN)은 일측이 각각 접지되어 있고, 타측은 입력 스위칭부(600)의 복수개의 3상태 버퍼들(TB1-1...TB1-N)의 입력단에 각각 인가되며, 선택 신호 입력부(750)는 선택 신호 스위칭부(700)를 거쳐 선택 제어 신호 발생부(900)에 연결되고, 테스트 대상 핀 선택 핀들(Q2~QM)은 선택 신호 스위칭부(700)의 인버트 컨트롤드 3상태 버퍼들(TB2-1...TB2-N)의 입력단에 연결된다.
바이패스 인에이블 핀(EN)은 스위칭 제어부(800)에 직접 연결되어 있고, 스위칭 제어부(800)는 바이패스 인에이블 핀(EN)으로부터 바이패스 인에이블 신호(BPEN)를 인가받아 입출력 제어 신호(IOCON)와 데이터 래치 제어 신호(DCON)를 발생하며, 선택 신호 스위칭부(700)는 스위칭 제어부(800)의 입출력 제어 신호(IOCON)를 인버트 컨트롤드 3상태 버퍼들(TB2-1...TB2-N)의 제어단에 인가받아 선택 신호들(M[1]...M[N])을 전달하고, 선택 제어 신호 발생부(900)를 통해 전달되는 테스트 대상 핀들(A1~AN)에 인가된 전압 또는 전류 신호를 인가받아 출력 스위칭부의 3상태 버퍼(TB2-1)의 입력단에 연결한다.
선택 제어 신호 발생부(900)는 스위칭 제어부(800)로부터 데이터 래치 제어 신호(DCON), 선택 신호 스위칭부(700)를 통해 전달되는 선택 신호들(M[1]...M[N])을 인가받아 테스트 대상 핀을 선택하기 위한 선택 제어 신호들(SCON1...SCON2N)을 출력하고, 입력 스위칭부(600)로부터 테스트 대상 신호들 중 하나의 신호를 인가받아 출력 스위칭부의 3상태 버퍼(TB2-1) 입력단에 출력한다.
도 5에 나타낸 본 발명의 제2 실시예로 테스트 대상 핀들의 핀 개수가 모니터 핀들의 핀 개수보다 많은 경우 반도체 메모리 장치 내 블록 각각의 기능을 설명하면 다음과 같다.
테스트 대상 핀들(A1~AN)은 반도체 메모리 장치들의 신호선 단락 여부 상태를 테스트하기 위하여 테스트하고자 하는 반도체 메모리 장치의 테스트 대상 핀 각각에 대해 모듈 탭을 통해 전압 또는 전류를 인가받고, 바이패스 인에이블 핀(EN)은 바이패스 인에이블 신호(BPEN)를 모듈탭을 통하여 외부로부터 인가받아 본 발명의 반도체 메모리 장치 내부에 전달하며, 선택 신호 입력부(750)는 테스트 대상 핀 선택 핀들(Q2~QM)을 통해 입력되는 선택 신호들(M[1]...M[N])을 전달한다.
스위칭 제어부(800)는 바이패스 인에이블 신호(BPEN)를 인가받아 복수개의 반도체 메모리 장치들(510-1...510-N)의 테스트 대상 핀들(A1~AN)이 동시에 연결되어 있는 신호선을 개별적으로 연결된 모니터 핀(Q1)으로 바이패스시켜 각각의 테스트 대상 핀들(A1~AN)에 대해 개별적으로 테스트하도록 제어할 수 있는 입출력 제어 신호(IOCON)와 데이터 래치 제어 신호(DCON)를 발생하고, 선택 신호 스위칭부(700) 는 선택 신호 입력부(750)의 테스트 대상 핀 선택 핀들(Q2~QM)을 통해 선택 신호들(M[1]...M[N])을 인가받아 스위칭 제어부(800)의 입출력 제어 신호(IOCON)에 따라 선택 신호들(M[1]...M[N])을 출력한다.
선택 제어 신호 발생부(900)는 스위칭 제어부(800)로부터 데이터 래치 제어 신호(DCON), 선택 신호 스위칭부(700)로부터 선택 신호들(M[1]...M[N])을 인가받아 테스트 대상 핀을 통해 전달되는 테스트 대상 신호를 선택하기 위한 선택 제어 신호들(SCON1...SCON2N)을 출력하고, 입력 스위칭부(600)로부터 테스트 대상 신호를 인가받아 출력 스위칭부(TB2-1)에 전달한다.
입력 스위칭부(600)는 선택 제어 신호 발생부(900)로부터 선택 제어 신호들(SCON1...SCON2N)을 인가받아 테스트 대상 핀을 선택하여 테스트 대상 핀들(A1~AN)의 해당 핀에 인가된 전압 또는 전류를 선택 제어 신호 발생부(900)에 전달하고, 출력 스위칭부(TB2-1)는 선택 제어 신호 발생부(900)를 통해 전달되는 테스트 대상 핀들(A1~AN)에 인가된 전압 또는 전류 신호를 스위칭 제어부(800)의 입출력 제어 신호(IOCON)에 따라 모니터 핀(Q1)에 출력하며 모니터 핀(Q1)은 출력 스위칭부(TB2-1)로부터 전달되는 전압 또는 전류 신호가 정상적으로 바이패스 되어 전달되었는지 측정하여 최종적으로 반도체 메모리 장치의 신호선 단락 여부 상태를 확인한다.
한편, 도 6은 본 발명의 제2 실시예로 반도체 메모리 장치 중 스위칭 제어부의 회로도로서, 제1 내지 제3 지연부(810, 820, 830)와 펄스 발생부(840)를 구비하 고, 제1 내지 제3 지연부(810, 820, 830)는 각각 복수개의 인버터들(IN1-1...IN1-N, IN2-1...IN2-M, IN3-1...IN3-L)로 구성되고, 펄스 발생부(840)는 제3 지연부(830), NAND 게이트(NAND), 인버터(IN4)로 구성된다. 도 5의 바이패스 인에이블 핀(EN)으로부터 바이패스 인에이블 신호(BPEN)를 인가받아 짝수개의 인버터들(IN1-1...IN1-N)을 통과하여 A신호를 출력하고, 다시 홀수개의 인버터들(IN3-1...IN3-L)을 통과하여 B신호를 출력하는 동시에 개수가 더 많은 짝수개의 인버터들(IN2-1...IN2-M)을 통과하여 입출력 제어 신호(IOCON)를 출력하며, A신호와 B신호를 NAND 게이트(NAND)에 인가시킨 후 인버터(IN4)에 의해 반전시켜 데이터 래치 제어 신호(DCON)를 출력한다.
도 7은 본 발명의 제2 실시예로 반도체 메모리 장치 중 스위칭 제어부의 동작 타이밍도로서, 바이패스 인에이블 핀을 통해 인가된 바이패스 인에이블 신호(BPEN), A신호, B신호, 데이터 래치 제어 신호(DCON), 입출력 제어 신호(IOCON)로 구성된다.
바이패스 인에이블 신호(BPEN)가 로우 레벨에서 하이 레벨로 천이된 후 소정의 시간동안 하이 레벨을 유지하다가 다시 로우 레벨로 천이한다면 A신호는 T1 시간만큼 지연되어 출력되고, B신호는 바이패스 인에이블 신호(BPEN)가 반전되어 T1+T2 시간만큼 지연되어 출력된다. 이에 따라 데이터 래치 제어 신호(DCON)는 A신호와 B신호의 논리곱에 의해 T2 시간동안 하이 레벨의 펄스를 발생하고, 입출력 제어 신호(IOCON)는 바이패스 인에이블 신호(BPEN)가 로우 레벨에서 하이 레벨로 천이된 시점으로부터 T3 시간동안 로우 레벨을 유지하다가 하이 레벨로 천이된다. 따 라서, 입출력 제어 신호(IOCON)가 로우 레벨을 유지하는 시간에서는 입력 인에이블 단계로서 테스트 대상 핀을 선택하는 구간이 되며, 하이 레벨을 유지하는 시간에서는 출력 인에이블 단계로서 테스트 대상 핀들에 인가된 전압 또는 전류가 모니터 핀들로 정상적으로 바이패스되어 전달되었는지 측정하는 구간이 된다.
도 8은 본 발명의 제2 실시예로 반도체 메모리 장치 중 선택 제어 신호 발생부의 회로도로서, N개의 D 플립플롭들(D1~DN), 단자 선택 제어부(910), 리피터(920)를 구비한다. 단자 선택 제어부(910)는 N개의 인버터들(IN1-1...IN1-N), 2의 N제곱개의 AND 게이트들(AND1~AND2N)로 구성되고, 리피터(920)는 2개의 인버터들(IN2-1, IN2-2)로 구성된다.
각각의 D 플립플롭들(D1~DN)은 도 5의 선택 신호 스위칭부(700)로부터 선택 신호들(M[1]...M[N])을, 스위칭 제어부(800)로부터 데이터 래치 제어 신호(DCON)를 인가받아 데이터 래치 제어 신호(DCON)에 동기된 선택 신호들(M[1]...M[N])를 출력하고, 단자 선택 제어부(910)는 상기 출력 신호와 반전된 신호를 각각 조합하여 N쌍의 신호를 각 한 쌍씩 각 AND 게이트에 인가하여 선택 제어 신호들(SCON1...SCON)를 출력하며, 도 5의 테스트 대상 핀들(A1~AN)로부터 소정의 전압 또는 전류 신호가 입력 스위칭부(600)의 제어에 의해 리피터(920)에 인가되어 리피터(920)를 통과하여 도 5의 선택 신호 스위칭부(700)의 3상태 버퍼들(TB2-1...TB2-N) 입력단에 전달된다.
도 5 내지 도 8을 참조하여 본 발명의 제2 실시예의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 5에서 바이패스 인에이블 핀(EN)으로부터 바이패스 인에이블 신호(BPEN)가 하이레벨로 인가되면 스위칭 제어부(800)에서 데이터 래치 제어 신호(DCON)가 펄스로 발생하여 선택 제어 신호 발생부(900) 내 N개의 D 플립플롭들(D1~DN)의 제어단에 인가되고, 입출력 제어 신호(IOCON)가 로우 레벨로 출력되어 선택 신호 스위칭부(700) 내 N개의 인버트 컨트롤드 3상태 버퍼들(TB2-1...TB2-N)의 제어단에 인가된다. 선택 신호 스위칭부(700)가 입력 인에이블 됨에 따라 선택 신호 스위칭부(700)의 인버티드 3상태 버퍼들(TB2-1...TB2-N)이 열려 선택 신호 입력부(750)에 인가된 선택 신호들(M[1]...M[N]) 값들이 선택 제어 신호 발생부(900) 내 N개의 D 플립플롭들(D1~DN)의 입력단에 인가되고, 데이터 래치 제어 신호(DCON) 펄스에 의해 N개의 D 플립플롭들(D1~DN)이 동작하여 단자 선택 제어부(910)에 선택 신호들(M[1]...M[N])를 전달한다.
단자 선택 제어부(910)의 디코딩 동작에 의해 2의 N제곱개의 선택 제어 신호들(SCON1...SCON2N)이 출력되어 입력 스위칭부(600)의 각 3상태 버퍼들(TB1-1...TB1-N) 제어단에 각각 인가됨에 따라 해당되는 3상태 버퍼가 열리게 되어 테스트 대상 핀들(A1~AN)을 선택하게 된다. 예를 들어 테스트 대상 핀들(A1~AN)의 개수가 4개이고 테스트 대상 핀 선택 핀들(Q2~QM)의 개수가 2개라면, 디코딩 된 신호가 "M[1]M[2]"일 때는 테스트 대상 핀이 "A1", "M[1]/M[2]"일 때는 "A2", "/M[1]M[2]"일 때는 "A3", "/M[1]/M[2]"일 때는 "A4"가 선택된 후에, 선택된 테스트 대상 핀에 인가된 전압 또는 전류 신호인 테스트 대상 신호가 리피터(920)를 거친 후에 선택 제어 신호 발생부(900)에서 출력된다.
한편, 도 6에서 바이패스 인에이블 신호(BPEN)가 스위칭 제어부(800) 내 복수개의 인버터들(IN1-1...IN1-N, IN2-1...IN2-M)을 거쳐 도 7에서처럼 T1+T3 시간이 경과한 후에 입출력 제어 신호(IOCON)가 하이 레벨로 천이된 다음 바이패스 인에이블 신호(BPEN)가 다시 로우 레벨로 천이될 때까지 입출력 제어 신호(IOCON)가 하이 레벨을 유지하게 되면 출력 인에이블 구간이 되어 출력 스위칭부의 3상태 버퍼(TB2-1)의 제어단에 하이 레벨이 인가되어 선택 제어 신호 발생부(900)의 출력이 통과되어 모니터 핀(Q1)에 전달됨으로써 테스트 대상 핀에 인가되었던 전압 또는 전류를 측정할 수 있어 소정의 반도체 메모리 장치의 신호선 단락 여부 상태를 테스트 할 수 있게 된다.
이와 같은 방법으로, 반도체 메모리 모듈 상에 하나의 신호선에 동시에 연결되어 있는 복수개의 장착된 반도체 메모리 장치에 대한 신호선 단락 여부 상태 테스트를 테스트 대상 반도체 메모리 장치의 핀 수나 모니터 핀 수의 동일 여부와 상관없이 개별적으로 수행하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 메모리 모듈 및 이 모듈의 테스트 방법은 반도체 메모리 모듈 상의 한 신호선이 메모리 모듈에 부착된 복수개의 반도체 메모리 장치와 동시에 연결되어 있을 경우, 추가적인 테스트 전용 핀이나 테스트 모드 진입을 위한 알고리즘 없이 신호선을 각 반도체 메모리 장치의 테스트 대상 핀별로 바이 패스 시킴으로써 개별적인 신호선 단락 여부 테스트가 가능하도록 하여 메모리 모듈의 테스트를 용이하도록 할 수 있다.

Claims (27)

  1. 복수개의 반도체 메모리 장치들;
    상기 복수개의 반도체 메모리 장치들이 장착되고 상기 복수개의 반도체 메모리 장치들에 공통적으로 연결되는 복수개의 제1 신호선들 및 개별적으로 연결되는 복수개의 제2 신호선들이 배치되는 회로 기판을 구비하고,
    상기 복수개의 반도체 메모리 장치들 각각은
    상기 복수개의 제1 신호선들로부터 인가되는 제1 신호들을 입력하는 제1 단자들;
    테스트시에 인에이블 신호를 수신하는 제2 단자;
    상기 인에이블 신호들에 응답하여 상기 제1 단자들을 통해 상기 제1 신호들을 전송하는 신호 전송부; 및
    상기 신호 전송부로부터 전송되는 상기 제1 신호들을 출력하는 제3 단자들을 구비하고,
    상기 제3 단자들이 상기 복수개의 제2 신호선들에 연결되는 것을 특징으로 하는 반도체 메모리 모듈.
  2. 제 1항에 있어서,
    상기 제1 단자들은 상기 복수개의 반도체 메모리 장치들 각각의 동작을 제어하는 제어 신호를 수신하는 단자들이고, 상기 제2 단자는 사용되지 않는 단자이며, 상기 제3 단자들은 데이터를 출력하는 단자들인 것을 특징으로 하는 반도체 메모리 모듈.
  3. 제 2항에 있어서,
    상기 제어 신호는 어드레스 신호, 명령어 신호인 것을 특징으로 하는 반도체 메모리 모듈.
  4. 제 1항에 있어서,
    상기 신호 전송부는 복수개의 3상태 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 모듈.
  5. 사용되지 않는 단자인 제1 단자를 통해 인가되는 인에이블 신호에 응답하여 반도체 메모리 장치의 동작을 제어하는 제어 신호를 수신하는 복수개의 제2 단자들을 통하여 인가되는 신호들을 전송하는 입력 스위칭부;
    상기 전송되는 신호들을 인가받아 상기 인에이블 신호에 응답하여 데이터를 출력하는 제3 단자들로 출력하는 출력 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 제 5항에 있어서,
    상기 제어 신호는 어드레스 신호, 명령어 신호인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5항에 있어서,
    상기 입력 스위칭부와 상기 출력 스위칭부는 각각 복수개의 3상태 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 입력 스위칭부는
    입력단에는 상기 제2 단자가 연결되고, 제어단에는 상기 인에이블 신호가 인가되며, 출력단에는 상기 출력 스위칭부가 연결되는 상기 복수개의 3상태 버퍼들로 구성되어;
    상기 인에이블 신호를 인가받아 상기 복수개의 3상태 버퍼들이 열려 제2 단자들에 인가된 신호들을 상기 제3 단자들에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 출력 스위칭부는
    입력단에는 상기 입력 스위칭부가 연결되고, 제어단에는 상기 인에이블 신호가 인가되며, 출력단에는 상기 제3 단자가 연결되는 상기 복수개의 3상태 버퍼들로 구성되어;
    상기 인에이블 신호를 인가받아 상기 복수개의 3상태 버퍼들이 열려 제2 단자들에 인가된 전압 또는 전류 신호를 상기 제3 단자들에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 복수개의 반도체 메모리 장치들;
    상기 복수개의 반도체 메모리 장치들이 장착되고 상기 복수개의 반도체 메모리 장치들에 공통적으로 연결되는 복수개의 제1 신호선들 및 개별적으로 연결되는 복수개의 제2 신호선들이 배치되는 회로 기판을 구비하고,
    상기 복수개의 반도체 메모리 장치들 각각은
    상기 복수개의 제1 신호선들로부터 인가되는 제1 신호들을 입력하는 제1 단자들;
    테스트시에 인에이블 신호를 수신하는 제2 단자;
    테스트시에 선택 신호들을 인가받아 전달하는 제3 단자들;
    상기 인에이블 신호에 응답하여 상기 선택 신호들을 조합한 후 선택 제어 신호들을 출력하는 선택 제어부;
    상기 선택 제어 신호들에 응답하여 상기 제1 단자들을 통해 상기 제1 신호들 중 한 신호를 전송하는 신호 전송부; 및
    상기 신호 전송부로부터 전송되는 상기 제1 신호들 중 한 신호를 출력하는 제4단자를 구비하고,
    상기 제3 및 제4 단자들에 상기 복수개의 제2 신호선들이 연결되는 것을 특징으로 하는 반도체 메모리 모듈.
  12. 제 11항에 있어서,
    상기 복수개의 반도체 메모리 장치들 각각은
    제2 단자를 통해 인가되는 인에이블 신호에 응답하여 복수개의 제1 단자들을 통해 인가되는 제1 신호들을 제4 단자로 각각 전송하도록 하는 제1 및 제2 제어 신호를 출력하는 스위칭 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 모듈.
  13. 제 11항에 있어서,
    상기 제1 단자들은 상기 복수개의 반도체 메모리 장치들 각각의 동작을 제어하는 제어 신호를 수신하는 단자들이고, 상기 제2 단자는 사용되지 않는 단자이며, 상기 제3 단자들은 데이터를 입출력하는 단자들인 것을 특징으로 하는 반도체 메모리 모듈.
  14. 제 13항에 있어서,
    상기 제어 신호는 어드레스 신호, 명령어 신호인 것을 특징으로 하는 반도체 메모리 모듈.
  15. 제 11항에 있어서,
    상기 신호 전송부는 복수개의 3상태 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 모듈.
  16. 제1 단자를 통해 인가되는 인에이블 신호에 응답하여 복수개의 제2 단자들을 통해 인가되는 제1 신호들을 제4 단자로 각각 전송하도록 하는 제1 및 제2 제어 신호를 출력하는 스위칭 제어부;
    상기 제2 제어 신호 및 제3 단자들을 통한 선택 신호들을 인가받아 상기 제2 단자들을 선택하기 위한 선택 제어 신호들을 출력하고, 상기 선택된 제2 단자에 입력된 신호를 인가받아 전달하는 선택 제어 신호 발생부;
    상기 선택 제어 신호들을 인가받아 상기 제2 단자를 선택하여 상기 제2 단자에 인가된 신호를 상기 선택 제어 신호 발생부에 전달하는 입력 스위칭부;
    상기 선택 제어 신호 발생부로부터 전달되는 신호를 제4 단자에 출력하는 출력 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 반도체 메모리 장치는
    입력단에는 상기 제3 단자가 연결되고, 제어단에는 상기 스위칭 제어부의 상기 제1 제어 신호가 인가되며, 출력단에는 상기 선택 제어 신호 발생부가 연결되는 복수개의 3상태 버퍼들로 구성된 선택 신호 스위칭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 선택 신호 스위칭부는
    상기 제1 제어 신호의 제어에 따라 상기 제3 단자들을 통한 복수개의 선택 신호들을 상기 선택 제어 신호 발생부로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 16항에 있어서,
    상기 제1 단자는 사용되지 않는 단자이며, 상기 제2 단자들은 상기 반도체 메모리 장치의 동작을 제어하는 제어 신호를 수신하는 단자들이고, 상기 제3 단자들은 데이터를 출력하는 단자들인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19항에 있어서,
    상기 제어 신호는 어드레스 신호, 명령어 신호인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 16항에 있어서,
    상기 입력 스위칭부와 상기 출력 스위칭부는 복수개의 3상태 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 16항에 있어서,
    상기 스위칭 제어부는
    상기 인에이블 신호를 인가받아 소정의 시간을 지연시킨 후 제1 신호를 출력하는 제1 지연부;
    상기 제1 신호를 인가받아 소정의 시간을 지연 시킨 후 상기 제1 신호와 상반된 위상을 갖는 제2 신호를 출력하는 제2 지연부;
    상기 제1 신호를 인가받아 소정의 시간을 지연 시킨 후 상기 제1 신호와 동일한 위상을 갖는 상기 제1 제어 신호를 출력하는 제3 지연부;
    상기 제1 신호와 상기 제2 신호를 입력단에 인가받아 논리곱 연산된 값인 펄스를 출력하는 펄스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 18항에 있어서,
    상기 선택 제어 신호 발생부는
    상기 선택 신호 스위칭부로부터 선택 신호들을, 상기 스위칭 제어부로부터 상기 제2 제어 신호를 인가받아 동기된 선택 신호들을 출력하는 N개의 D 플립플롭들;
    상기 동기된 선택 신호들과 N개의 인버터들에 의해 상기 동기된 선택 신호들의 반전된 신호들을 각각 조합하여 디코딩된 신호들을 출력하는 단자 선택 제어부;
    상기 제2 단자에 인가된 신호가 상기 입력 스위칭부의 제어에 의해 한 신호만 선택되어 인가받아 통과시키는 리피터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 16항에 있어서,
    상기 입력 스위칭부는
    입력단에는 상기 제2 단자들이 각각 연결되고, 제어단에는 상기 선택 제어 신호 발생부의 선택 제어 신호들이 각각 인가되며, 출력단에는 상기 선택 제어 신호 발생부가 연결되는 복수개의 3상태 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24항에 있어서,
    상기 입력 스위칭부는
    상기 선택 제어 신호 발생부의 선택 제어 신호들을 각각 인가받아 선택된 3상태 버퍼가 열려 제2 단자에 인가된 신호를 상기 출력 스위칭부에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 16항에 있어서,
    상기 출력 스위칭부는
    입력단에는 상기 선택 제어 신호 발생부가 연결되고, 제어단에는 상기 스위칭 제어부의 제1 제어 신호가 인가되며, 출력단에는 상기 제4 단자가 연결되는 복수개의 3상태 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26항에 있어서,
    상기 출력 스위칭부는
    상기 스위칭 제어부의 제1 제어 신호를 인가받아 3상태 버퍼가 열려 제2 단자에 인가된 신호를 상기 제4 단자에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020060007852A 2006-01-25 2006-01-25 반도체 메모리 모듈 및 반도체 메모리 장치 KR100746228B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060007852A KR100746228B1 (ko) 2006-01-25 2006-01-25 반도체 메모리 모듈 및 반도체 메모리 장치
US11/540,607 US7426149B2 (en) 2006-01-25 2006-10-02 Semiconductor memory module and semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060007852A KR100746228B1 (ko) 2006-01-25 2006-01-25 반도체 메모리 모듈 및 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20070077939A KR20070077939A (ko) 2007-07-30
KR100746228B1 true KR100746228B1 (ko) 2007-08-03

Family

ID=38285397

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060007852A KR100746228B1 (ko) 2006-01-25 2006-01-25 반도체 메모리 모듈 및 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7426149B2 (ko)
KR (1) KR100746228B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006051514B4 (de) * 2006-10-31 2010-01-21 Qimonda Ag Speichermodul und Verfahren zum Betreiben eines Speichermoduls
CN101727801B (zh) * 2008-10-31 2012-04-11 扬智科技股份有限公司 用共享接脚控制显示模块及第一电路模块运作的集成电路
US10770165B1 (en) * 2019-09-16 2020-09-08 Sandisk Technologies Llc No-verify programming followed by short circuit test in memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075160A (ko) * 2001-01-16 2003-09-22 아트멜 코포레이숀 입출력 도통 테스트 모드 회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
JP2001210095A (ja) 2000-01-24 2001-08-03 Mitsubishi Electric Corp メモリモジュール
US6747474B2 (en) * 2001-02-28 2004-06-08 Intel Corporation Integrated circuit stubs in a point-to-point system
DE60316068T8 (de) * 2002-05-13 2009-02-26 SICRONIC REMOTE KG, LLC, Wilmington Prüfverfahren und -gerät für Konfigurationsspeicherzellen in programmierbaren logischen Bauelementen (PLDS)
DE10244977B4 (de) * 2002-09-26 2004-08-12 Siemens Ag Beschleunigung der Programmierung eines Speicherbausteins mit Hilfe eines Boundary Scan (BSCAN)-Registers
DE102004021267B4 (de) * 2004-04-30 2008-04-17 Infineon Technologies Ag Verfahren zum Testen eines Speicherbausteins und Prüfanordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075160A (ko) * 2001-01-16 2003-09-22 아트멜 코포레이숀 입출력 도통 테스트 모드 회로

Also Published As

Publication number Publication date
KR20070077939A (ko) 2007-07-30
US20070171740A1 (en) 2007-07-26
US7426149B2 (en) 2008-09-16

Similar Documents

Publication Publication Date Title
JP5098644B2 (ja) 半導体装置、および半導体チップ
US5867507A (en) Testable programmable gate array and associated LSSD/deterministic test methodology
KR100474958B1 (ko) 반도체 집적 회로 장치
US7949916B1 (en) Scan chain circuitry for delay fault testing of logic circuits
US5450415A (en) Boundary scan cell circuit and boundary scan test circuit
US5621740A (en) Output pad circuit for detecting short faults in integrated circuits
US5513186A (en) Method and apparatus for interconnect testing without speed degradation
US5471152A (en) Storage element for delay testing
KR100746228B1 (ko) 반도체 메모리 모듈 및 반도체 메모리 장치
US5786703A (en) Method and device for testing of an integrated circuit
US6694463B2 (en) Input/output continuity test mode circuit
US6275055B1 (en) Semiconductor integrated circuit
US6771087B1 (en) System and method for testing integrated circuit modules
US7284171B2 (en) Integrated circuit device
US7146549B2 (en) Scan-path flip-flop circuit for integrated circuit memory
US6883129B2 (en) Electronic circuit and method for testing
US7552372B2 (en) Semiconductor device and test method thereof
US20090102531A1 (en) Semiconductor Integrated Circuit
WO2007042622A1 (en) A jtag testing arrangement for an integrated circuit
JP4525125B2 (ja) マルチチップ型半導体装置
US7649379B2 (en) Reducing mission signal output delay in IC having mission and test modes
WO2006025285A1 (ja) 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス
JP3458551B2 (ja) 集積回路のテスト回路
US20070300107A1 (en) Device test apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190628

Year of fee payment: 13