JP5098644B2 - 半導体装置、および半導体チップ - Google Patents

Description

本発明は、半導体チップ、複数の半導体チップを有する半導体装置、チップ間配線のテスト方法、および、チップ間配線切り替え方法に関する。

半導体集積回路の微細化によって集積密度が向上し、ＣＰＵの高性能化やメモリの大容量化が進んできた。しかしながら半導体の微細化には限界があるために、更に集積密度を上げるためには新たな技術の導入が求められている。その一技術として半導体チップを積層した３次元半導体が提案されている。

半導体チップを積層してチップ面積を変えずに大規模集積回路を実現する手段が、特開平４−１９６２６３号公報（以下では、特許文献１と称する）に記載されており、半導体集積回路本体の上に積層した別チップにメモリ回路を集積している。

また、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造が、特開２００２−２６２８３号公報（以下では、特許文献２と称する）に記載されている。

半導体チップを多層化した場合には、今までのチップ面内の配線に加えて、さらにチップ間の配線が必要となる。このチップ間の配線として、配線密度を高めるためにチップの半導体基板の表面から裏面を貫通した貫通配線がある。

文献（K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032(2001)）によるTakahashiらの報告では、半導体チップのＳｉ基板を５０μｍまで薄膜化し、基板に表面から裏面まで貫通する１０μｍ角の孔を開けて、そこにメタルを充填してチップ間配線用の貫通配線を形成している。この貫通配線により、チップ間配線はチップ面内で２次元に配置でき、数百本のチップ間配線も可能になる。

一方、貫通配線によってチップ間の配線数が数百本単位になると、貫通配線の不良が１％あるだけで、積層型半導体装置の良品がほとんど無いことになる。したがって、予備のチップ間配線を使ってチップ間配線に冗長を持たせる必要がある。チップ間配線の冗長救済の方法としては、装置製造工程におけるテスト工程として、チップ間配線の導通テストで断線や短絡といった不良のチップ間配線を特定する。そのテスト結果をもとに、積層型半導体装置ごとにチップに実装されたフューズを用いて不良箇所のアドレスをプログラムする。そして、装置使用時にはプログラムされたアドレスをもとに、不良のチップ間配線の経路を予備のチップ間配線の経路に切り替える。しかしながら、この方法では、積層型半導体装置ごとにテスト工程とフューズのプログラム工程がかかり、コスト高である。

さらに、装置内のチップ間配線数が百以上では、１つの不良配線を特定するために７ビット以上のアドレスコードが必要であり、不良のチップ間配線が複数あれば不良数分このアドレスコードが必要となる。フューズ面積が１ビットあたり約百μｍ^２あるので、フューズの数が多くなるとチップ占有面積が無視できない。

また、チップ間配線のテスト工程をチップ積層前に行うと、チップ積層時のチップ間配線接続時に発生する欠陥による導通不良について救済することができない。一方、テスト工程をチップ積層後に行うと、チップに実装されたフューズが積層チップで埋め込まれるため、チップ表面からレーザ照射により切断するレーザフューズが使えない。電気的なフューズは埋め込まれたものでもプログラム可能であるが、実用化途上で使用が限られている。

上述したテスト工程とチップ間配線不良の救済をチップ製造工程の際に行う方法とは別に、半導体装置が完成した後に、内蔵した回路を使ってテストと救済を行う技術が、特開２００３−３０９１８３号公報（以下では、特許文献３と称する）に記載されている。この方法では、チップ間配線の導通テストを行うために、まずテスト信号用のデータをすべてのチップ間配線の送り側に転送する。これらのテスト信号データをおのおののチップ間配線に通過させた後は、受け側のテスト信号データと元のテスト信号データとの比較を行うために、送り側と受け側のすべてのデータをチップ内の特定箇所に設けられた一致判定回路へ転送する。これらのデータ転送にはフリップフロップをつなげてデータをスキャンさせている。また、チップ間配線ごとに一致判定回路を備える形態も示されているが、この場合は、チップ間配線を通過させ受け取ったテスト信号を、再びチップ間配線を使って送り側に戻してから一致判定を行う。さらにテストデータ記憶素子やテスト結果記憶素子、接続リアレンジ回路などが、すべてのチップ間配線の両端に必要である。

チップを積層した積層型半導体装置で、装置を使用する際にチップ間配線のテストと救済を行うことは有効であるが、これを装置起動時に行うことを考えた場合、一連の操作が短時間で行われることが望まれる。さらに、装置を動作すると温度が上がってくるために、起動時で正常であったチップ間配線の導通が不良になることもある。例えば、８０度まで装置内のチップ温度が上がると、チップとチップ間配線との熱膨張係数の違いで、チップとチップ間配線の接続部が断線する可能性がある。このような動作中の不良発生に対しては、装置の起動時ではなく、装置の動作中に動作周波数の数サイクルという極短時間でテストと救済を行うことが求められる。

特許文献３に記載された方法では、テストデータのスキャンのためにチップ間配線の数だけのクロックサイクルの時間が必要であり、チップ間配線ごとにテスト信号と一致判定回路を備えた場合でも、受け側のテストデータを元に戻すことや、信号のロウとハイの伝達をテストするためにはロウとハイのそれぞれについてテストを行うこと、さらに、テスト結果を集計して配線を切り替えることのための時間がかかり、装置動作中に行うことが困難である。

また、積層型半導体装置で特にチップ間配線に貫通配線を使う場合には、チップ間配線数が数百にのぼることや、チップ間配線同士の間隔が数十μｍと小さいことを考えると、チップ間配線ごとにテストと救済のための回路を設けるためには、それぞれの回路規模を小さくする必要がある。

本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、チップ間配線の不良を検出し、その結果に対応して正常なチップ間配線に切り替える半導体チップ、半導体装置、チップ間配線のテスト方法、および、チップ間配線切り替え方法を提供することを目的とする。

上記目的を達成するための本発明の半導体装置は、第１の半導体チップおよび第２の半導体チップを電気的に接続するための第１のチップ間配線と、第１のチップ間配線に対する予備のための第２のチップ間配線と、第１の半導体チップに設けられ、テスト信号を第１のチップ間配線を介して第２の半導体チップに送信するテスト信号発生回路と、第２の半導体チップに設けられ、第１のチップ間配線を介してテスト信号を受信する場合、第１の制御信号を出力し、テスト信号を受信しない場合、第１の制御信号の反転信号である第２の制御信号を出力する判定回路と、第２の半導体チップに設けられ、判定回路から第１の制御信号が入力されると、第１の半導体チップおよび第２の半導体チップ間を電気的に接続する経路として第１のチップ間配線を設定し、第２の制御信号が入力されると、経路として第２のチップ間配線を設定する切り替え回路と、を有し、判定回路はフリップフロップ回路を含み、フリップフロップ回路は、クロック入力端子にテスト信号を受信すると、データ入力値を第１の制御信号として切り替え回路に出力する構成である。

本発明によれば、テスト信号発生回路からのテスト信号が第１の半導体チップから第１のチップ間配線と経由して第２の半導体チップに到達すれば、チップ間の経路として第１のチップ間配線が選択される。一方、テスト信号が第２の半導体チップに到達しなければ、第１のチップ間配線に欠陥があると判断され、予備配線の第２のチップ間配線が経路として選択される。

本発明では、このようにして、複数の半導体チップを電気的に接続するためのチップ間配線に対し、チップ間配線が正常であるか否かを調べる判定と、その結果に対応して正常なチップ間配線への切り替えが行われる。そして、その判定から配線の切り替えまでを動作周波数の数サイクルで行えば、半導体装置の動作中にチップ間配線が不良になった場合でも予備のチップ間配線に設定し直すことが可能となる。

図１は本実施形態の積層型半導体装置の一構成例を示す模式図である。 図２は図１に示した回路１００Ａおよび回路１００Ｂを接続する配線の一例を示す図である。 図３はチップ間配線切り替え方法の手順を示すフローチャートである。 図４はテスト判定回路の一構成例を示す図である。 図５はテスト判定回路の他の構成例を示す図である。 図６は正規チップ間配線が正常であった場合と不良であった場合の信号波形を示す図である。 図７はチップＡに複数の正規チップ間配線が設けられた構成例を示す模式図である。 図８は正規と予備のいずれのチップ間配線を選択するかをチップＡでも行う場合の回路構成例を示す図である。 図９は実施例１の積層型半導体装置の模式図である。 図１０はチップＡおよびチップＢの冗長救済回路構成例を示す図である。 図１１は図１０に示した構成の動作による信号波形を示す図である。 図１２Ａは実施例２の積層型半導体装置の構成を示す模式図である。 図１２Ｂは図１２Ａに示す積層型半導体装置の冗長切り替え部分を拡大した図である。 図１３は図１２Ａに示したチップＣおよびチップＤの冗長救済回路構成の一例を示す図である。

符号の説明

４ テスト信号発生回路
８ テスト判定回路
１〜３、５、６ トライステートバッファ

本発明の半導体装置は、テスト信号をチップ間配線に送出する回路と、テスト信号を受信するか否かでチップ間配線の良否を判定する回路と、欠陥のあるチップ間配線を予備のチップ間配線に切り替える回路とを有することを特徴とする。

本実施形態の半導体装置について説明する。以下では、複数の半導体チップが積層された構成の積層型半導体装置の場合で説明する。

図１は積層型半導体装置の一構成例を示す模式図である。

図１に示すように、積層型半導体装置は、チップＢの上にチップＡが積層した構成である。チップＡには回路１００Ａが設けられ、チップＢには回路１００Ｂが設けられている。チップＡとチップＢとの間には、チップ間に信号を伝達するためのチップ間配線が設けられている。チップ間配線には、正規チップ間配線１１０の他に、正規チップ間配線１１０が断線や短絡により不良の場合に正規チップ間配線１１０に代わる配線となる予備チップ間配線１２０がある。なお、正規チップ間配線１１０および予備チップ間配線１２０は貫通配線であり、図１では模式的に示している。

図２は図１に示した回路１００Ａおよび回路１００Ｂを接続する配線の一例を示す図である。

図２に示すように、チップＡには、回路１００Ａと正規チップ間配線１１０とを結ぶ配線の間にトライステートバッファ１が直列に接続されている。また、回路１００Ａとトライステートバッファ１の間の中継点と予備チップ間配線１２０とが配線で接続され、その配線の途中にトライステートバッファ２が直列に接続されている。さらに、トライステートバッファ１と正規チップ間配線１１０の間の中継点にテスト信号発生回路４が接続されている。そして、その中継点とテスト信号発生回路４の間にトライステートバッファ３が直列に接続されている。

チップＢには、回路１００Ｂと正規チップ間配線１１０とを結ぶ配線の間にトライステートバッファ５が直列に接続されている。また、回路１００Ｂとトライステートバッファ５の間の中継点と予備チップ間配線１２０とが配線で接続され、その配線の途中にトライステートバッファ６が直列に接続されている。さらに、トライステートバッファ５と正規チップ間配線１１０の間の中継点にテスト判定回路８が接続されている。その中継点とテスト判定回路８の間にトライステートバッファ７が直列に接続されている。そして、テスト判定回路８とトライステートバッファ５に配線が接続され、テスト判定回路８から出力される信号がトライステートバッファ５に制御信号として入力される。

図２に示すトライステートバッファは、入力される制御信号のレベルにより、イネーブル状態になって内部（ＩＮ側）と外部（ＯＵＴ側）を接続したり、その反対にハイインピーダンス状態になったりする。ハイインピーダンスになることで、内部が外部と切り離されたのと同様な状態になる。図２に示す場合では、制御信号の入力端子に丸印のあるトライステートバッファ１，２，５は、電圧がロウレベルの制御信号のときにイネーブルとなる。制御信号の入力端子に丸印のないトライステートバッファ６は、電圧がハイレベルの制御信号のときにイネーブルとなる。

チップＡでは、トライステートバッファ１，２がイネーブルであれば、回路１００Ａからの信号は正規チップ間配線１１０と予備チップ間配線１２０の両方に送られる。チップＢでは、正規チップ間配線１１０の出力につながるトライステートバッファ５と、予備チップ間配線１２０の出力につながるトライステートバッファ６とのいずれか一方がイネーブルになる。正規チップ間配線１１０に欠陥などの問題がない場合、テスト判定回路８からの制御信号により正規チップ間配線１１０側のトライステートバッファ５がイネーブルになり、回路１００Ｂへの信号経路として正規チップ間配線１１０が選択される。正規チップ間配線１１０が不良の場合、テスト判定回路８からの制御信号により予備チップ間配線１２０側のトライステートバッファ６がイネーブルになり、回路１００Ｂへの信号経路として予備チップ間配線１２０が選択される。トライステートバッファ５，６が、チップ間配線を選択するための切り替え回路となる。

次に、図２に示した回路の動作を説明する。図３はチップ間配線の切り替え方法の手順を示すフローチャートである。なお、情報“１”は信号レベルのハイレベルに相当し、情報“０”は信号レベルのロウレベルに相当する。

積層半導体装置の起動時に、チップＢのテスト判定回路８からトライステートバッファ５，６への出力を初期値の“１”にセットする。これによって、初期状態では回路１００Ｂに信号を伝達するチップ間配線は、予備チップ間配線１２０の方が選択されている。

続いて、チップ間配線のテストのために、チップＡの回路１００Ａからチップ間配線の経路上にあるトライステートバッファ１，２をイネーブル状態からハイインピーダンスにして、テスト信号発生回路４から正規チップ間配線１１０へつながる経路上にあるトライステートバッファ３をイネーブルにする。この状態でテスト信号を正規チップ間配線１１０を介してチップＢに送る（ステップ１０１）。

テスト判定回路８はチップＡからテスト信号を受信したか否かを判定する（ステップ１０２）。正規チップ間配線１１０が正常である場合には、テスト信号がチップＢに伝達されてテスト判定回路８に送られる。テスト判定回路８は、このテスト信号を制御信号として受信すると、出力を初期値“１”から“０”にする（ステップ１０３）。その値は判定結果としてテスト判定回路８に保持される。トライステートバッファ５はテスト判定回路８から“０”の情報を制御信号として受信すると、イネーブル状態になる。反対にトライステートバッファ６はイネーブルの状態でなくなる。これにより、正規チップ間配線１１０が経路として選択される（ステップ１０４）。

一方、ステップ１０２で、正規チップ間配線１１０が不良であると、テスト信号発生回路４から出力されたテスト信号がテスト判定回路８に送られない。この場合、判定結果としてテスト判定回路８に保持される値は初期値の“１”のままである（ステップ１０５）。これにより、回路１００Ｂに信号を伝達するチップ間配線は、初期状態で選択された予備チップ間配線１２０となる（ステップ１０６）。

なお、ステップ１０２の判定結果によるテスト判定回路８の出力信号を調べることで、正規チップ間配線１１０が正常であるか不良であるかを判定することが可能となる。そのため、ステップ１０１から１０３および１０５の処理は、正規チップ間配線１１０が正常であるか否かを調べるためのテスト方法の手順に相当する。また、図３に示したテスト方法および配線切り替え方法は２つのチップ間で所定のタイミングで行うものとし、その実施回数は１回に限られず複数であってもよい。

正規チップ間配線１１０が正常であれば、チップＢのテスト判定回路８の判定結果が“０”になる。この判定結果が切り替え制御信号として、チップＢのチップ間配線の出力部にあるトライステートバッファ５，６に入力される。そして、予備チップ間配線１２０側のトライステートバッファ６がハイインピーダンスになり、正規チップ間配線１１０側のトライステートバッファ５がイネーブルになって、正規チップ間配線１１０の方に経路が切り替わる。一方、正規チップ間配線１１０が不良であると、テスト判定回路８の判定結果が“１”のままなので、予備チップ間配線１２０が選択された状態が維持される。

次に、テスト判定回路８について説明する。

図４はテスト判定回路の一構成例を示す図である。図４に示すように、テスト判定回路８は、フリップフロップ回路３０を有する構成であり、チップ間配線でやり取りされるデータの周波数レベルでのテスト判定を行う。動作周波数でデータがロウとハイを繰り返すのと等価なトグル波形をテスト信号とする。

チップ間配線を通過したトグル波形信号をフリップフロップ回路３０のクロック入力端子に入力することで、フリップフロップ回路３０のタイプによりデータ入力値の出力タイミングが次のように異なる。フリップフロップ回路３０がクロック入力波形の立ち上がりエッジ検出型の場合、フリップフロップ回路３０は、入力されるテスト信号がロウからハイへ遷移したとき、データ入力値を出力する。また、フリップフロップ回路３０がクロック入力波形の立ち下がりエッジ検出型の場合、フリップフロップ回路３０は、入力されるテスト信号がハイからロウへ遷移したとき、データ入力値を出力する。したがって、いずれの場合においても、始めにフリップフロップ回路３０のデータ出力を“１”にセットしておき、データ入力を“０”にすれば、トグル信号がクロック端子に入力したときにのみ、出力が“０”に変化する。

図５はテスト判定回路の他の構成例を示す図である。図５に示すように、テスト判定回路８は、２つのフリップフロップ回路３４、３５が直列に接続されたシフトレジスタを有する構成である。この場合には、クロック端子へのトグル波形がロウからハイへの遷移を２回以上繰り返したときにのみ、出力が“０”に変化するため、より確実な判定が可能となる。

次に、上述の動作を信号波形で説明する。

図６は、正規チップ間配線が正常であった場合と不良であった場合の信号波形を示す図である。ここでは、テスト判定回路８は、立ち上がりエッジ検出型のフリップフロップ回路を１つ有する構成である。

制御信号ＴＥＮで図２に示したチップＡのトライステートバッファ３とチップＢのトライステートバッファ７をイネーブルにしてテストモードを開始する。チップＡのテスト信号発生回路４はテスト信号ＴＳＧのトグル波形を正規チップ間配線１１０に送る。正規チップ間配線１１０が正常な場合には、図４に示したチップＢのテスト判定回路８のフリップフロップ回路３０のクロック入力端子にテスト信号ＴＳＧが入力される。フリップフロップ回路３０は、入力されるテスト信号ＴＳＧがロウからハイへ遷移したとき、データ入力値の“０”を出力端子に出力する。図６に示すように、テスト信号ＴＳＧの立ち上がり時に出力値ＳＷＢは実線で示すロウレベルとなる。

一方、正規チップ間配線１１０が断線などにより不良の場合には、フリップフロップ回路３０のクロック入力端子は、ハイインピーダンスの状態、または、グランド電位および電源電位などの固定電位に短絡している場合はその電位のままである。そのため、フリップフロップ回路３０は、データ入力値“０”を出力端子に出力せず、初期値の“１”を出力した状態を維持する。図６に示すように、出力値ＳＷＢは破線で示すハイレベルを維持する。

このテスト方法により、ハイのレベル信号の伝達とロウのレベル信号の伝達についてロウからハイへの一度の遷移のみを検出することで判定可能となる。つまり、送り側のハイレベルと受け側のハイレベル、送り側のロウレベルと受け側のロウレベルの信号の比較を行う必要がない。

さらに、図４に示すように、フリップフロップ回路３０の出力値ＳＷＢは、そのまま正規チップ間配線１１０と予備チップ間配線１２０を切り替えるトライステートバッファ２７，２８の制御信号になっているので、テスト判定と同時に配線が切り替わる。

テストから配線切り替えまでを、最短でチップ間のデータの入出力の１サイクルで完了するようにすれば、装置の起動時に限らず、動作中でも適宜、テストと配線切り替え動作を挿入することが可能となる。これは、動作中のチップ温度上昇で、チップ間配線に発生するような不良に対して有効である。

上述のテストと配線切り替え制御に必要な最小の回路構成は、受け側のチップＢで、図４に示したように正規チップ間配線１つに対してテスト判定回路のフリップフロップ回路１つ、トライステートバッファ２つ、予備チップ間配線１つ、およびトライステートバッファ１つである。一方、送り側のチップＡでは、図２に示したようにテスト信号発生回路が必要である。ただし、テスト信号はロウレベルの電圧とハイレベルの電圧を繰り返すトグル信号である。このテスト信号として、回路１００Ａの同期に使われているクロック信号、または分周されたクロック信号を使用してもよく、テスト信号発生回路のような新たな回路を追加しなくてもよい。したがって、チップ間配線数が数百規模であっても、テストと切り替えのための回路規模を小さく抑えることが可能である。

なお、図２の構成でチップ間配線のテストと冗長救済の自動切り替えが行われるが、回路１００Ａからの信号は正規および予備の両方のチップ間配線に流れる。配線の充放電の消費電力を考えると、チップ間配線の入力側でもどちらか一方の経路を選択した方が有利となる。

次に、複数の正規チップ間配線に対して１つの予備チップ間配線で冗長救済する場合について説明する。

図７はチップＡに複数の正規チップ間配線が設けられた構成例を示す模式図である。

図７に示すように、チップＡには、回路１００Ａ、回路１００Ａ’および回路１００Ａ”が設けられている。回路１００Ａは、トライステートバッファ９を介して正規チップ間配線１１１Ａと接続され、トライステートバッファ１０を介して予備チップ間配線１２１と接続されている。回路１００Ａ’は、トライステートバッファ１１を介して正規チップ間配線１１１Ａ”と接続され、トライステートバッファ１２を介して予備チップ間配線１２１と接続されている。回路１００Ａ”は、トライステートバッファ１３を介して正規チップ間配線１１１Ａ'''と接続され、トライステートバッファ１４を介して予備チップ間配線１２１と接続されている。

図２に示したように、１つの正規チップ間配線に対して１つの予備チップ間配線で冗長救済する場合には、チップＡにおける、チップ間配線への入力側は、正規チップ間配線と予備チップ間配線のどちらかを選択する必要はなく、チップＢにおける、チップ間配線から出力側がその選択をする必要があった。これに対し、複数の正規チップ間配線に対して１つの予備チップ間配線で冗長救済する場合には、不良の正規チップ間配線と他の正常の正規チップ間配線を区別するために、図７に示すように、チップ間配線への入力側も正規チップ間配線と予備チップ間配線のどちらかを選択する必要がある。

図８は、正規と予備のいずれのチップ間配線を選択するかをチップＡでも行う場合における、チップＡとチップＢの回路構成例を示す図である。

図８に示すように、チップＡの回路１００Ａは、トライステートバッファ１５を介して正規チップ間配線１１０と接続され、トライステートバッファ１６を介して予備チップ間配線１２０と接続されている。回路１００Ａと正規チップ間配線１１０とを接続する配線の中継点に、テスト信号発生回路１９がトライステートバッファ１７を介して接続されている。また、その同じ中継点にテスト判定回路２０がトライステートバッファ１８を介して接続されている。トライステートバッファ１５，１８は制御信号がロウレベルのときにイネーブルとなり、トライステートバッファ１６，１７は制御信号がハイレベルのときにイネーブルとなる。

チップＢについて、回路Ｂは、トライステートバッファ２１を介して正規チップ間配線１１０と接続され、トライステートバッファ２２を介して予備チップ間配線１２０と接続されている。回路１００Ｂと正規チップ間配線１１０とを接続する配線の中継点に、テスト信号発生回路２５がトライステートバッファ２３を介して接続されている。また、その同じ中継点にテスト判定回路２６がトライステートバッファ２４を介して接続されている。トライステートバッファ２１，２３は制御信号がロウレベルのときにイネーブルとなり、トライステートバッファ２２，２４は制御信号がハイレベルのときにイネーブルとなる。

次に、図８に示す回路構成の動作について説明する。

積層型半導体を起動する際に、チップＡとチップＢにあるテスト判定回路２０，２６の出力を両方とも初期値の“１”にセットする。これにより、初期状態では正規チップ間配線１１０の前後にあるトライステートバッファ１５，２１がハイインピーダンスになる。また、予備チップ間配線１２０の前後にあるトライステートバッファ１６，２２がイネーブルの状態になる。そのため、回路１００Ａと回路１００Ｂは正規チップ間配線１１０ではなく、予備チップ間配線１２０で信号のやり取りが行われる状態になる。

続いて、チップＡのテスト信号発生回路１９がテスト信号を出して正規チップ間配線１１０に送る。正規チップ間配線１１０が正常である場合には、テスト信号がチップＢに伝達され、テスト判定回路２６に入力される。テスト判定回路２６は、テスト信号を受信すると、初期状態で判定結果が“１”であったものを“０”にして、その値を保持する。テスト判定回路２６の出力が“０”になると、この判定結果を切り替え制御信号として、トライステートバッファ２１がイネーブルとなり、トライステートバッファ２２がハイインピーダンスとなり、チップＢにおいて、回路Ｂとの経路が予備チップ間配線１２０から正規チップ間配線１１０に切り替わる。

一方、正規チップ間配線１１０が不良である場合には、チップＡから送出されたテスト信号がチップＢのテスト判定回路２６に送られない。この場合、テスト判定回路２６において、判定結果として保持される値は初期値の“１”のままである。そのため、チップＢにおいて、回路Ｂとの経路として、予備チップ間配線１２０が維持される。

さらに、チップＢのテスト信号発生回路２５がテスト信号を出して正規チップ間配線１１０に送る。今度はチップＡのテスト判定回路２０が次のような判定を行う。テスト判定回路２０は、正規チップ間配線１１０が正常であれば、テスト信号を受信し、“０”を出力する。反対に、正規チップ間配線１１０が不良であれば、テスト信号を受信せず、初期値“１”をそのまま出力する。

正規チップ間配線１１０が正常であれば、トライステートバッファ１５がイネーブルとなり、トライステートバッファ１６がハイインピーダンスとなり、チップＡにおいて、回路Ａとの経路が予備チップ間配線１２０から正規チップ間配線１１０に切り替わる。正規チップ間配線１１０が不良であれば、チップＡにおいて、回路１００Ａとの経路として、予備チップ間配線１２０が維持される。

このようにして、チップ間配線の上下２方向からのテストと、正規および予備のチップ間配線のいずれかの経路の選択をチップＡとチップＢの両方で行うことにより、正規チップ間配線が正常な場合には正規チップ間配線が選択され、不良の場合には予備チップ間配線が選択されて冗長救済が行われる。

また、チップ間配線が複数ある場合でも、上下２方向テストと経路の自動切り替えがそれぞれのチップ間配線で同時に行える。また、積層チップが３つ以上である場合にも、チップ毎に上述した方法を行うことで、複数のチップに関して同時にテストと冗長救済のための経路の自動切り替えが行える。したがって、積層型半導体装置の起動時あるいは動作中の短時間でチップ間配線のテストと冗長救済が行える。

また、チップＡおよびチップＢ間で授受されるデータの入出力サイクルに、テスト信号の送信タイミングおよび送信周期を対応させる。そして、テストから配線切り替えまでをデータの入出力の１サイクルで完了するようにすれば、装置の起動時に限らず、動作中でも適宜、テストと配線切り替え動作を挿入することが可能となる。

本発明では、複数の半導体チップを電気的に接続するためのチップ間配線に対し、チップ間配線が正常であるか否かを調べる判定と、その結果に対応して正常なチップ間配線への切り替えが行われる。そして、その判定から配線の切り替えまでを動作周波数の数サイクルで行えば、半導体装置の動作中にチップ間配線が不良になった場合でも予備のチップ間配線に設定し直すことが可能となる。また、従来のウエハテストとフューズによる救済方法と比べて、製造時におけるテスト工程のコストが低減するだけでなく、フューズが不要となる。

次に、本実施例の積層型半導体装置の構成を図面を参照して説明する。図９は本実施例の積層型半導体装置の模式図である。

図９に示すように、本実施例の積層型半導体装置は、チップＢの上にチップＡが積層した構成である。チップＡには、回路１００Ａおよび回路１００Ａ’が設けられている。チップＢには、回路１００Ｂおよび回路１００Ｂ’が設けられている。チップ間は、正規チップ間配線１１１Ａ、正規チップ間配線１１１Ａ’および予備チップ間配線１２１で接続されている。

本実施例では、チップＡとチップＢを積層し、チップＡからチップＢへ信号を伝送するために、チップ間配線として正規のものが２つ設けられ、予備のものが１つ設けられている。２つある正規のチップ間配線のどちらかに断線や短絡といった電気的な不良がある場合、その不良のチップ間配線を予備のチップ間配線の伝送経路に切り替える冗長救済を行う。

図９に示したチップＡとチップＢの冗長救済回路構成を説明する。図１０はチップＡおよびチップＢの冗長救済回路構成例を示す図である。

図１０に示すように、チップＡには、回路１００Ａから正規チップ間配線１１１Ａまでの経路を選択するためのトライステートバッファ３６と、回路１００Ａから予備チップ間配線１２１までの経路を選択するためのトライステートバッファ３７が、それぞれの経路に設けられている。また、回路１００Ａ’から正規のチップ間配線１１１Ａ’までの経路を選択するためのトライステートバッファ３８と、回路１００Ａ’から予備チップ間配線１２１までの経路を選択するためのトライステートバッファ３９が、それぞれの経路に設けられている。

チップＡには、テスト信号をチップＢに送出するテスト信号発生回路４４と、チップＢから受け取るテスト信号を判定するフリップフロップ回路４５，４６とが設けられている。チップＡのテスト信号発生回路４４は、トライステートバッファ４０を介して正規チップ間配線１１１Ａへの経路に接続されている。また、トライステートバッファ４２を介して正規チップ間配線１１１Ａ’への経路に接続されている。フリップフロップ回路４５は、トライステートバッファ４１を介して正規チップ間配線１１１Ａからの経路に接続されている。フリップフロップ回路４６は、トライステートバッファ４３を介して正規チップ間配線１１１Ａ’からの経路に接続されている。トライステートバッファ４０，４１に入力される制御信号により、テスト信号発生回路４４からのテスト信号をチップＢに送出するか、チップＢから受け取るテスト信号をフリップフロップ回路４５に入力するかが選択される。トライステートバッファ４２，４３のそれぞれについても、トライステートバッファ４０，４１のそれぞれと同様に機能する。

図１０に示すように、チップＢには、正規チップ間配線１１１Ａから回路１００Ｂまでの経路を選択するためのトライステートバッファ４７と、予備チップ間配線１２１から回路１００Ｂまでの経路を選択するためのトライステートバッファ４８が、それぞれの経路に設けられている。また。正規チップ間配線１１１Ｂ’から回路１００Ｂ’までの経路を選択するためのトライステートバッファ４９と、予備チップ間配線１２１から回路１００Ｂ’までの経路を選択するためのトライステートバッファ５０が、それぞれの経路に設けられている。

チップＢには、テスト信号をチップＡに送出するテスト信号発生回路５５と、チップＡから受け取るテスト信号を判定するフリップフロップ回路５６，５７とが設けられている。チップＢのテスト信号発生回路５５は、トライステートバッファ５１を介して正規チップ間配線１１１Ａへの経路に接続されている。また、トライステートバッファ５３を介して正規チップ間配線１１１Ａ’への経路に接続されている。フリップフロップ回路５６は、トライステートバッファ５２を介して正規チップ間配線１１１Ａからの経路に接続されている。フリップフロップ回路５７は、トライステートバッファ５４を介して正規チップ間配線１１１Ａ’からの経路に接続されている。トライステートバッファ５１，５２に入力される制御信号により、テスト信号発生回路５５からのテスト信号をチップＡに送出するか、チップＡから受け取るテスト信号をフリップフロップ回路５６に入力するかが選択される。トライステートバッファ５３，５４のそれぞれについても、トライステートバッファ５１，５２のそれぞれと同様に機能する。

テスト信号は動作周波数でデータがロウとハイを繰り返すのと等価なトグル波形とするため、テスト信号発生回路４４，５５は動作周波数のクロック信号を受信すると、これを分周して出力する。

次に、本実施例の積層型半導体装置の起動時に行うチップ間配線のテストと冗長救済切り替えの動作について、図１０に示した回路構成例と、図１０に示した構成の動作による信号波形を示す図１１とを参照して説明する。ここでは、正規チップ間配線１１１Ａが電気的に不良であり、正規チップ間配線１１１Ａ’が正常であるものとする。

まず、４カ所あるテスト判定回路のフリップフロップ回路４５，４６，５６，５７について出力を初期値の“１”にセットする。これにより正規チップ間配線１１１Ａ，１１１Ａ’ではなく、予備チップ間配線１２１の経路が選択される。

正規チップ間配線１１１Ａ，１１１Ａ’の良否をテストするために、トライステートバッファ４０とトライステートバッファ４２にハイレベルの制御信号ＴＥＮを入力し、それぞれをイネーブル状態にする（図１１に示す破線Ｔ１）。チップＡのテスト信号発生回路４４は、ロウおよびハイのトグル信号ＴＳＧを発生し、トグル信号をテスト信号としてトライステートバッファ４０，４２に送出する。正規チップ間配線１１１Ａは電気的に不良であるため、トライステートバッファ４０から送出されたトグル信号はチップＢに伝達しない。正規チップ間配線１１１Ａ’は正常であるため、トライステートバッファ４２から送出されたトグル信号はチップＢに伝達する。

チップＢにおいては、正規チップ間配線１１１Ａ，１１１Ａ’のそれぞれからの信号がテスト判定回路であるフリップフロップ回路５６，５７のそれぞれのクロック入力端子に入力されるように、制御信号によりトライステートバッファ５２，５４をイネーブル状態にしておく。正規チップ間配線１１１Ａが電気的に不良であるため、これを判定するフリップフロップ回路５６のクロック入力端子にはトグル信号が入力されず、フリップフロップ回路５６の出力ＳＷＢは初期値の“１”のままである。

一方、正規チップ間配線１１１Ａ’は正常であるため、これを判定するフリップフロップ回路５７のクロック入力端子にはチップＡからのテスト信号であるトグル信号が入力される。これにより、フリップフロップ回路５７の出力ＳＷＢ’は初期値の“１”から入力値の“０”に遷移する（図１１の破線Ｔ１とＴ２の間）。したがって、回路１００Ｂへの経路は予備チップ間配線１２１を使う経路のままであるが、回路１００Ｂ’への経路は正規チップ間配線１１１Ａ’を使う経路に切り替わる。このようにして、チップＢにおける経路が選択される。この経路の選択状態は、フリップフロップ回路５７を再び初期値にセットする（初期化）か、積層型半導体装置の電源を切ってフリップフロップ回路５７に電源供給が停止するまで保持される。

続いて、チップＢのテスト信号発生回路５５がテスト信号をチップＡに送り、チップＡにおける経路の選択を次のようにして行う。チップＢにおいて、ロウレベルの制御信号ＴＥＮでトライステートバッファ５１，５３をイネーブルにすると、テスト信号発生回路５５から出力されたトグル信号がテスト信号として正規チップ間配線１１１Ａと正規チップ間配線１１１Ａ’に送出される。

正規チップ間配線１１１Ａは電気的に不良であるため、チップＡのフリップフロップ回路４５のクロック入力端子にはトグル信号が入力されず、フリップフロップ回路４５は初期値“１”の出力ＳＷＡを維持する。一方、正規チップ間配線１１１Ａ’は正常であるため、チップＡのフリップフロップ回路４６のクロック入力端子にはトグル信号が入力され、フリップフロップ回路４６は出力ＳＷＡ’を初期値“１”から入力値“０”に遷移する（図１１の破線Ｔ２とＴ３の間）。その結果、回路１００Ａへの経路は予備チップ間配線１２１を使う経路のままであるが、回路１００Ａ’への経路は正規チップ間配線１１１Ａ’を使う経路に切り替わる。このようにして、チップＡにおける経路が選択される。この経路の選択状態はフリップフロップ回路４６を再び初期値にセットするか、積層型半導体装置の電源を切るまで保持される。

以上のようにして、チップＡからチップＢへのテスト信号伝送とチップＢからチップＡへのテスト信号伝送によってテスト判定と経路切り替えが行われ、チップＡとチップＢの両方でチップ間配線の経路が決定される。テスト工程は動作周波数の２サイクル分の時間で完了する。また、テスト信号の判定期間を制御信号ＴＥＮのハイまたはロウの時間で制限している。そのため、例えば、チップ間配線が導通はするが抵抗が非常に高いというような不良に対しても、テスト信号がチップ間配線を通過するまでにその波形が大きく鈍るので、判定期間内でフリップフロップに入力するテスト信号の遷移が完了せずに不良と判定できる。

チップ間配線のテストおよび経路切り替えは積層型半導体装置に内蔵した回路で行われるので、装置の起動時あるいは動作中にテストを開始してテストパターンをチップ間配線に入力し、冗長救済までの手順をすべて自動化することが可能である。

なお、本実施例では、正規チップ間配線１１１Ａが不良で、正規チップ間配線１１１Ａ’が正常の場合について説明したが、正規チップ間配線１１１Ａが正常で、正規チップ間配線１１１Ａ’が不良の場合には、回路１００Ａと回路１００Ｂとの間の伝送には正規チップ間配線１１１Ａが選択され、回路１００Ａ’と回路１００Ｂ’との間の伝送には予備チップ間配線１２１が選択される。また、正規チップ間配線１１１Ａと正規チップ間配線１１１Ａ’の両方とも正常の場合には、これらが選択されて、予備チップ間配線１２１は経路として選択されない。

また、本実施例では、正規のチップ間配線が２つであったが、これを増やしても、判定回路をそれぞれのチップ間配線について配置すればよい。また、予備のチップ間配線を増やしてもよいが、その場合は冗長救済の切り替え時にどの予備のチップ間配線を使うかを選択する機能を追加する。

また、本実施例では、チップ間配線についてチップを貫通する配線としたが、チップを貫通しない配線で例えばワイヤーボンディングした配線や、回路のあるチップ表面同士を向かい合わせにして入出力信号のパッド同士をフリップチップボンディングした配線としてもよい。

また、本実施例では、複数のチップを上下に積層した構成をとっているが、チップを横に並べた構成であってもよい。横に並べるチップは３つ以上であってもよい。この場合でも、同様のチップ間配線のテストと切り替えが行える。さらに、チップを含む半導体装置が２つ以上あり、別の半導体装置のチップ同士をつなぐ配線でも同様である。

本実施例の積層型半導体装置は、積層するチップの数を５つにしたものである。

図１２Ａは本実施例の積層型半導体装置の構成を示す模式図である。図１２Ｂは、図１２Ａに破線で示した冗長切り替え部分を拡大した図である。

図１２Ａに示すように、積層型半導体装置は、チップＥ、チップＤ、チップＣ、チップＢおよびチップＡが下から順に積層した構成である。各チップ間には、正規のチップ間配線４つに対して予備のチップ間配線が１つ設けられている。図１２Ａでは、チップＡおよびチップＢ間についてのみ、正規チップ間配線１１２と予備チップ間配線１２２の符号を表示している。

図１２ＢはチップＣとチップＤの冗長切り替え部分を示す。ここでは、説明を簡単にするために、４つの正規チップ間配線のうち１つを取り上げる。図１２Ｂに示すように、チップＣおよびチップＤ間の正規チップ間配線１１２は、チップＣ内のトライステートバッファ６０，５８を介して、チップＢおよびチップＣ間の正規チップ間配線１１３に接続されている。また、チップＤ内のトライステートバッファ６２，６４を介して、チップＤおよびチップＥ間の正規チップ間配線１１４に接続されている。

チップＣおよびチップＤ間の予備チップ間配線１２２は、チップＣ内のトライステートバッファ６１，５９を介して、チップＢおよびチップＣ間の予備チップ間配線１２３に接続されている。また、チップＤ内のトライステートバッファ６３，６５を介して、チップＤおよびチップＥ間の予備チップ間配線１２４に接続されている。

チップＣにおいては、トライステートバッファ６０，５８の中継点と、トライステートバッファ６１，５９の中継点とを接続するチップＣ内配線１３１が設けられている。チップＤにおいては、トライステートバッファ６２，６４の中継点と、トライステートバッファ６３，６５の中継点とを接続するチップＤ内配線１３２が設けられている。

トライステートバッファ５８，６０，６２，６４は、制御信号がロウレベルのときにイネーブルとなる。トライステートバッファ５９，６１，６３，６５は、制御信号がハイレベルのときにイネーブルとなる。トライステートバッファ５８，５９に入力される制御信号をＳＷ１とし、トライステートバッファ６０，６１に入力される制御信号をＳＷ２とする。また、トライステートバッファ６２，６３に入力される制御信号をＳＷ３とし、トライステートバッファ６４，６５に入力される制御信号をＳＷ４とする。

上述の構成で、ＳＷ２およびＳＷ３をロウレベルにすると、チップＣおよびチップＤ間の経路として正規チップ間配線１１２が選択される。一方、ＳＷ２およびＳＷ３をハイレベルにすると、チップＣおよびチップＤ間の経路として予備チップ間配線１２２が選択される。このようにして、チップ間ごとに正規のチップ間配線と予備のチップ間配線を選択することを可能にしている。なお、チップＣおよびチップＢ間の正規チップ間配線とチップＤおよびチップＥ間の正規チップ間配線とが正常であれば、ＳＷ１およびＳＷ４はロウレベルとなる。

図１２Ｂは、チップＣおよびチップＤ間の正規チップ間配線の１つ（正規チップ間配線１１２）が不良であり、ＳＷ２とＳＷ３の信号をハイにして予備チップ間配線１２２に切り替える場合を例示している。

次に、図１２Ａに示した積層型半導体装置において、チップ間配線の良否判定と経路の切り替えを可能にするための構成を説明する。ここでは、４つの正規チップ間配線のうち１つを取り上げる。

図１３は図１２Ａに示したチップＣおよびチップＤの冗長救済回路構成の一例を示す図である。

図１３に示すように、チップＣおよびチップＤ間の正規チップ間配線１１２は、チップＣ内のトライステートバッファ６８，６６を介して、チップＢおよびチップＣ間の正規チップ間配線１１３に接続されている。また、チップＤ内のトライステートバッファ７０，７２を介して、チップＤおよびチップＥ間の正規チップ間配線１１４に接続されている。

チップＣおよびチップＤ間の予備チップ間配線１２２は、チップＣ内のトライステートバッファ６９，６７を介して、チップＢおよびチップＣ間の予備チップ間配線１２３に接続されている。また、チップＤ内のトライステートバッファ７３，７１を介して、チップＤおよびチップＥ間の正規チップ間配線１２４に接続されている。

チップＣにおいては、トライステートバッファ６８，６６の中継点と、トライステートバッファ６９，６７の中継点とを接続するチップＣ内配線１３１が設けられている。チップＣ内配線１３１は回路Ｃに接続されている。

また、チップＣは、チップＤとの間の経路選択のため、上述の構成の他に、チップＤからのテスト信号を判定するフリップフロップ回路７９と、テスト信号発生回路（不図示）からのテスト信号をチップＤに送出するか否かを選択可能にするためのトライステートバッファ７５と、テスト信号が他の回路へ流れ込むのを防止する論理ゲートのＮＯＲ回路８３とを有する。

正規チップ間配線１１２とトライステートバッファ６８の中継点に、トライステートバッファ７５の出力端子とフリップフロップ回路７９のクロック入力端子とが接続されている。フリップフロップ回路７９の出力端子は、トライステートバッファ６９の制御信号入力端子と、ＮＯＲ回路８３の第１の入力端子に接続されている。ＮＯＲ回路８３の第２の入力端子には、トライステートバッファ７５の制御信号ＴＥ１と異なる制御信号ＴＥ０が入力される。そして、ＮＯＲ回路８３の出力端子は、トライステートバッファ６８の制御信号入力端子に接続されている。

なお、図１３に示すように、チップＣには、チップＢとの間の経路選択のために、フリップフロップ回路７８、トライステートバッファ７４およびＮＯＲ回路８２が設けられている。また、チップＤは、チップＣおよびチップＥのそれぞれとの経路選択のために、フリップフロップ回路８０，８１、トライステートバッファ７６，７７、およびＮＯＲ回路８４，８５を有する。

トライステートバッファ６６〜７７は、ハイレベルの制御信号が入力されると、イネーブル状態になる。トライステートバッファ７４，７６には制御信号ＴＥ０が入力され、トライステートバッファ７５，７７には制御信号ＴＥ１が入力される。ＮＯＲ回路８２，８４には制御信号ＴＥ１が入力され、ＮＯＲ回路８３，８５には制御信号ＴＥ０が入力される。

次に、本実施例の積層型半導体装置の起動時に行うチップ間配線のテストと冗長救済切り替えの動作について、図１３に示した回路構成例を参照して説明する。ここでは、正規チップ間配線１１２が電気的に不良であるものとする。

まず、チップＣおよびチップＤ間の経路選択のためのテスト判定回路のフリップフロップ回路７９，８０について出力を初期値の“１”にセットする。これにより正規チップ間配線１１２ではなく、予備チップ間配線１２２の経路が選択される。

制御信号ＴＥ０をロウレベルにし、制御信号ＴＥ１をハイレベルにすることで、トライステートバッファ７５をイネーブルにする。チップＣからテスト信号がトライステートバッファ７５を経由して正規チップ間配線１１２に送出される。正規チップ間配線１１２が正常であれば、チップＤでは正規チップ間配線１１２を通ったテスト信号がフリップフロップ回路８０のクロック入力端子に入力される。フリップフロップ回路８０は、初期状態では出力が“１”にセットされているが、テスト信号であるトグル波形が入力されると、出力を入力値“０”に遷移する。これにより、トライステートバッファ７１がイネーブルでなくなり、回路Ｄと予備チップ間配線１２２との接続が切れる。

しかし、本実施例では、正規チップ間配線１１２が不良であるため、フリップフロップ回路８０にトグル波形が入力されず、フリップフロップ回路８０は出力“１”を維持する。その結果、トライステートバッファ７１がイネーブル状態のままで、回路Ｄと予備チップ間配線１２２との接続状態が保持される。

続いて、制御信号ＴＥ０をハイレベルにし、制御信号ＴＥ１をロウレベルにすることで、トライステートバッファ７６をイネーブルにする。チップＤからテスト信号がトライステートバッファ７６を経由して正規チップ間配線１１２に送出される。チップＣの判定回路のフリップフロップ回路７９はテスト信号が伝達されるかどうかを判定する。正規チップ間配線１１２が正常であれば、テスト信号であるトグル波形がフリップフロップ回路７９のクロック入力端子に入力される。フリップフロップ回路７９は、テスト信号であるトグル波形が入力されると、出力を初期状態の“１”から入力値“０”に遷移する。これにより、トライステートバッファ６９がイネーブルでなくなり、回路Ｃと予備チップ間配線１２２との接続が切れる。

しかし、本実施例では、正規チップ間配線１１２が不良であるため、フリップフロップ回路７９にトグル波形が入力されず、フリップフロップ回路７９の出力は“１”のままとなる。その結果、トライステートバッファ６９がイネーブル状態を維持し、回路Ｃと予備チップ間配線１２２との接続状態が保持される。

したがって、チップＣおよびチップＤ間の正規チップ間配線１１２は使われずに、予備チップ間配線１２２が使われるように経路が選択される。

本実施例の半導体装置では、各チップ間は独立に不良判定と冗長切り替えが行われるので、チップ積層数が増えても冗長救済のために必要な時間を増やさないことが可能である。なお、テストと経路切り替えをすべてのチップで同時に行うことで、装置内で大量の過渡電流が流れる場合には、同時に流れる電流を小さくするために、わざとテスト開始時間をチップごとあるいはチップ間配線ごとにずらすようにしてもよい。

また、本発明は上記実施例に限定されることなく、発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims (13)

1. 第１の半導体チップおよび第２の半導体チップを電気的に接続するための第１のチップ間配線と、
   前記第１のチップ間配線に対する予備のための第２のチップ間配線と、
   前記第１の半導体チップに設けられ、テスト信号を該第１のチップ間配線を介して前記第２の半導体チップに送信するテスト信号発生回路と、
   前記第２の半導体チップに設けられ、前記第１のチップ間配線を介して前記テスト信号を受信する場合、第１の制御信号を出力し、該テスト信号を受信しない場合、該第１の制御信号の反転信号である第２の制御信号を出力する判定回路と、
   前記第２の半導体チップに設けられ、前記判定回路から前記第１の制御信号が入力されると、前記第１の半導体チップおよび該第２の半導体チップ間を電気的に接続する経路として前記第１のチップ間配線を設定し、前記第２の制御信号が入力されると、該経路として前記第２のチップ間配線を設定する切り替え回路と、
   を有し、
   前記判定回路はフリップフロップ回路を含み、
   前記フリップフロップ回路は、クロック入力端子に前記テスト信号を受信すると、データ入力値を前記第１の制御信号として前記切り替え回路に出力する、半導体装置。
2. 第１の半導体チップおよび第２の半導体チップを電気的に接続するための第１のチップ間配線と、
   前記第１のチップ間配線に対する予備のための第２のチップ間配線と、
   前記第１の半導体チップに設けられ、テスト信号を該第１のチップ間配線を介して前記第２の半導体チップに送信するテスト信号発生回路と、
   前記第２の半導体チップに設けられ、前記第１のチップ間配線を介して前記テスト信号を受信する場合、第１の制御信号を出力し、該テスト信号を受信しない場合、該第１の制御信号の反転信号である第２の制御信号を出力する判定回路と、
   前記第２の半導体チップに設けられ、前記判定回路から前記第１の制御信号が入力されると、前記第１の半導体チップおよび該第２の半導体チップ間を電気的に接続する経路として前記第１のチップ間配線を設定し、前記第２の制御信号が入力されると、該経路として前記第２のチップ間配線を設定する切り替え回路と、
   を有し、
   前記判定回路は複数段のフリップフロップ回路が直列に接続されたシフトレジスタを含み、
   前記シフトレジスタは、クロック入力端子に前記複数段の段数以上の前記テスト信号を受信すると、該複数段の初段のデータ入力値を最終段の出力端子から前記第１の制御信号として前記切り替え回路に出力する、半導体装置。
3. 前記テスト信号は、電圧のロウレベルからハイレベル、またはハイレベルからロウレベルへの遷移を示すものである請求項１または２記載の半導体装置。
4. 前記切り替え回路は、
   前記第２の半導体チップの内部回路および前記第１のチップ間配線の間に接続され、前記判定回路から前記第１の制御信号が入力されると、該第１のチップ間配線を該内部回路と接続する第１のバッファ回路と、
   前記内部回路および前記第２のチップ間配線の間に接続され、前記判定回路から前記第２の制御信号が入力されると、該第２のチップ間配線を該内部回路と接続する第２のバッファ回路と、
   を有する請求項１または２記載の半導体装置。
5. 前記フリップフロップ回路は、初期化が行われるまで、または電源供給が停止されるまで、前記切り替え回路への前記第１の制御信号または前記第２の制御信号の出力を保持する請求項１または２記載の半導体装置。
6. 前記テスト信号発生回路は、前記第１の半導体チップおよび前記第２の半導体チップ間で授受されるデータの入出力サイクルに、前記テスト信号の送信タイミングおよび送信周期を対応させる請求項１または２記載の半導体装置。
7. ３枚以上の半導体チップを有し、該３枚以上の半導体チップに含まれる２枚の半導体チップが前記第１の半導体チップおよび前記第２の半導体チップである請求項１または２記載の半導体装置。
8. 前記第１の半導体チップおよび前記第２の半導体チップが積層された構成である請求項１または２記載の半導体装置。
9. 前記第１のチップ間配線および前記第２のチップ間配線が、前記第１の半導体チップまたは前記第２の半導体チップに貫通して形成された貫通配線である請求項８記載の半導体装置。
10. 前記テスト信号発生回路は、前記第１の半導体チップおよび前記第２の半導体チップの起動時に前記テスト信号を該第２の半導体チップに送出する請求項１または２記載の半導体装置。
11. 前記テスト信号発生回路は、前記第１の半導体チップおよび前記第２の半導体チップの内部回路の動作中に前記テスト信号を該第２の半導体チップに送出する請求項１または２記載の半導体装置。
12. 他の一又は二以上の半導体チップと接続するチップ間配線を有する半導体チップであって、
    前記チップ間配線の接続状態を検査するためのテスト信号を第１のチップ間配線から受信する場合に第１の制御信号を出力し、該テスト信号を受信しない場合に該第１の制御信号の反転信号である第２の制御信号を出力する判定回路と、
    前記判定回路から前記第１の制御信号が入力されると、前記第１のチップ間配線を設定し、前記第２の制御信号が入力されると、前記第１のチップ間配線に代えて第２のチップ間配線に切り替える切り替え回路と、
    を有し、
    前記判定回路はフリップフロップ回路を含み、
    前記フリップフロップ回路は、クロック入力端子に前記テスト信号を受信すると、データ入力値を前記第１の制御信号として前記切り替え回路に出力する、半導体チップ。
13. 他の一又は二以上の半導体チップと接続するチップ間配線を有する半導体チップであって、
    前記チップ間配線の接続状態を検査するためのテスト信号を第１のチップ間配線から受信する場合に第１の制御信号を出力し、該テスト信号を受信しない場合に該第１の制御信号の反転信号である第２の制御信号を出力する判定回路と、
    前記判定回路から前記第１の制御信号が入力されると、前記第１のチップ間配線を設定し、前記第２の制御信号が入力されると、前記第１のチップ間配線に代えて第２のチップ間配線に切り替える切り替え回路と、
    を有し、
    前記判定回路は複数段のフリップフロップ回路が直列に接続されたシフトレジスタを含み、
    前記シフトレジスタは、クロック入力端子に前記複数段の段数以上の前記テスト信号を受信すると、該複数段の初段のデータ入力値を最終段の出力端子から前記第１の制御信号として前記切り替え回路に出力する、半導体チップ。

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