JP2008249388A - 半導体装置および半導体装置モジュール - Google Patents

半導体装置および半導体装置モジュール Download PDF

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Abstract

【課題】半導体装置間の内部結線の接続状態をより高精度に試験することが可能な半導体モジュールおよび半導体装置を提供すること。
【解決手段】試験対象となる配線の一端側にテスト端子ＴＴを接続するスイッチＳＷ１１ないしＳＷ１３と、試験対象となる配線の他端側に接地電位ＶＳＳを与えるトランジスタＭ２１ないしＭ２３とを備える。よって、試験対象の配線の一端に電源電位ＶＤＤを与え、試験対象の配線の他端に接地電位ＶＳＳを与えることで、試験対象の配線を含む電流経路を形成することができるため、オープン故障を検出することができる。また、試験対象の配線に電源電位ＶＤＤを与え、試験対象外の配線に接地電位ＶＳＳを与えれば、試験対象の配線とそれ以外の配線との間における電位差を発生させることができるため、ショート故障を検出することができる。
【選択図】図１

Description

本発明は半導体装置および半導体装置モジュールに関し、特に、複数の半導体装置が実装される半導体モジュール、および、当該半導体装置モジュールに実装される半導体装置において、半導体装置間の内部結線の接続状態をより高精度に試験することが可能な半導体装置および半導体装置モジュールに関するものである。
図９は特許文献１における半導体装置の構成を示すブロック回路図である。図９において、１０１はベースとなる半導体チップ（以下、親チップ）、１０２は親チップ１０１に集積された内部回路、１１５は親チップ１０１上に積層された半導体チップ（以下、子チップ）、１１６は子チップ１１５に集積された内部回路、１１７〜１２０は内部回路１１６と親チップ１０１上の内部回路１０２との間の信号の受け渡しをするためのチップ間接続端子、１２１〜１２４はチップ間接続端子１１７〜１２０に接続されたダイオード、１２５〜１２８は親チップ１０１上の内部回路１０２と子チップ１１５上の内部回路１１６との間の信号の受け渡しをするためのチップ間接続端子、１３３〜１３６はチップ間接続端子１１７〜１２０とチップ間接続端子１２５〜１２８を接続するワイヤである。またスイッチ素子２０１〜２０４は、それぞれチップ間接続端子１２５〜１２８と導通試験用端子１３７ａとの間に直列に接続されている。スイッチ制御手段２００は、導通試験時にスイッチ素子２０１〜２０４を１つずつ導通するように制御する。線路スイッチ素子２０５〜２０８は、それぞれチップ間接続端子１２５〜１２８とダイオード１２９〜１３２の間に直列に接続されている。
以上のように構成された特許文献１の半導体装置の動作を以下に説明する。あらかじめ、導通試験用端子１３８ａは線路スイッチ素子２０５〜２０８を非導通状態に設定することによりダイオード１２９〜１３２への電流経路を遮断しておく。ワイヤ１３３の導通試験を行う場合、スイッチ制御手段２００はスイッチ２０１のみ導通状態にし、スイッチ２０２〜２０４は非導通状態に制御し、導通試験用端子１３７ａに対して、（電源電位（ＶＤＤ）＋ダイオード１２１の閾値電圧Ｖｔ）を超える電位を印加し、同時に導通試験用端子１３７ａに流れる電流を測定する。ここで、ワイヤ１３３に故障がない正常状態の場合は、ダイオード１２１に電源電位（ＶＤＤ）に対する順方向の電流が流れるため、ワイヤ１３３は導通していると判定できる。一方、電流値が０の場合、ワイヤ１３３が断線故障を起こしていることを検出できる。以上の手順を全チップ間接続端子１２５〜１２８について、１端子ずつ実施することで全ワイヤ１３３〜１３６の断線故障を検出することができる。
特開２００４−２４７５２３号公報
ここで通常は、スイッチ素子２０１〜２０８はＰＭＯＳトランジスタを備えている。しかし図Ｂの特許文献１の回路では、導通試験用端子１３７ａに対して、（電源電位（ＶＤＤ）＋ダイオード１２１の閾値電圧Ｖｔ）を超える電位を印加している。するとＰＭＯＳトランジスタにおいては、通常は基板バイアス電位として電源電位ＶＤＤが用いられることから、ソースから基板に漏れるＰＮジャンクションリーク電流が発生する。これによりスイッチ素子２０１〜２０８においてリーク電流が発生することから、正確にオープン故障試験を行うことができなくなるため問題である。また特許文献１においては、当該問題点についての具体的な解決方法については記載がないため問題である。
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、複数の半導体装置が実装される半導体モジュール、および、当該半導体装置モジュールに実装される半導体装置において、半導体装置間の内部結線の接続状態をより高精度に試験することが可能な半導体モジュールおよび半導体装置を提供することを目的とする。
本発明に係る半導体モジュールでは、実装される複数の半導体装置のうちから互いに内部結線で接続された第１半導体装置と第２半導体装置とを選択し、内部結線の接続状態を試験する機能を備える半導体モジュールにおいて、第１半導体装置は、第２半導体装置に内部結線を介して接続される第１半導体装置内部接続端子と、半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、第１半導体装置内部接続端子のうちから選択された被試験第１半導体装置内部接続端子を外部接続端子と接続する第１接続スイッチとを備え、第２半導体装置は、第１半導体装置に内部結線を介して接続される第２半導体装置内部接続端子と、第１状態では被試験第１半導体装置内部接続端子と内部結線を介して接続される被試験第２半導体装置内部接続端子に基準電位を供給し、第２状態では被試験第２半導体装置内部接続端子以外の全ての第２半導体装置内部接続端子に基準電位を供給する第２接続スイッチとを備えることを特徴とする。
半導体モジュールには、複数の半導体装置が実装される。本発明に係る半導体モジュールとしては、例えばシステムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）などが挙げられる。半導体モジュールは、その内部に実装される半導体装置を半導体モジュールの外部と接続するための端子を備えている。そして半導体モジュールが完成した後に、内部結線の接続状態の試験が行われる。試験の際には、互いに接続された第１半導体装置と第２半導体装置とが、複数の半導体装置の中から試験対象として選択される。そして第１半導体装置と第２半導体装置とを接続する内部結線に対して試験が行われる。
第１半導体装置は、第１半導体装置内部接続端子、外部接続端子、第１接続スイッチを備える。第１半導体装置内部接続端子は、第２半導体装置に内部結線を介して接続される。外部接続端子は、半導体モジュールの端子に接続される。そして外部接続端子には、半導体モジュールの端子を介して外部供給電位が供給される。第１接続スイッチは第１半導体装置内部接続端子のうちから試験対象として選択された被試験第１半導体装置内部接続端子を外部接続端子と接続する。
第２半導体装置は、第２半導体装置内部接続端子と第２接続スイッチとを備える。第２半導体装置内部接続端子は、第１半導体装置に内部結線を介して接続される。
半導体モジュールに複数の半導体装置が配置され、内部接続端子を介して半導体装置間の内部結線がされることで半導体モジュールが完成する。そして半導体モジュールの完成後に、内部結線のオープン／ショート故障試験が行われる。オープン／ショート故障試験は、外部接続端子に接続されるテスタ等の測定装置により、外部接続端子に流れる電流値を測定することで行われる。
第１状態では、第２接続スイッチは、被試験第１半導体装置内部接続端子と内部結線を介して接続される被試験第２半導体装置内部接続端子に対して基準電位を供給する。すると外部接続端子から、被試験第１半導体装置内部接続端子、内部結線、
被試験第２半導体装置内部接続端子を介して、基準電位へ至る電流経路が形成される。よって被試験第１半導体装置内部接続端子と被試験第２半導体装置内部接続端子とを接続する内部結線にオープン故障が発生していない場合には、外部供給電位と基準電位との電位差に応じて電流が流れる。そして外部接続端子に接続された測定装置において電流値を測定することで、オープン故障の程度を示す抵抗値を測定することが可能となる。そして抵抗値を測定することで、被試験内部接続端子に接続される内部結線のオープン故障の有無や、オープン故障の程度を判定することができる。
また第２状態では、第２接続スイッチは、被試験第２半導体装置内部接続端子以外の全ての第２半導体装置内部接続端子に基準電位を供給する。また被試験第１半導体装置内部接続端子や被試験第２半導体装置内部接続端子に接続される出力バッファ等は全てハイインピーダンス状態とされる。すると被試験第２半導体装置内部接続端子に接続される内部結線（試験対象の内部結線）には、外部供給電位が印加された状態とされる。一方、被試験第２半導体装置内部接続端子以外の全ての第２半導体装置内部接続端子に接続される内部結線（試験対象外の内部結線）には、基準電位が印加された状態とされる。よって試験対象である内部結線と、その他全ての試験対象外の内部結線との間に、電位差が設定される。すると試験対象の内部結線と、全ての試験対象外の内部結線との間にショート故障が発生していない場合には、電流経路が存在しないため、電流が流れない。一方、試験対象の内部結線と、試験対象外の内部結線の少なくとも何れか一つとの間にショート故障が発生している場合には、外部接続端子から、第１接続スイッチ、被試験第１半導体装置内部接続端子、ショート故障が発生している内部結線、第２半導体装置内部接続端子を介して、基準電位へ至る電流経路が形成され、電流が流れる。
そして外部接続端子に接続された測定装置において電流値を測定することで、ショート故障の程度を示す抵抗値を測定することが可能となる。そして抵抗値を測定することで、内部結線のショート故障の有無や、ショート故障の程度を判定することができる。
ここで外部供給電位の値は、第１半導体装置および第２半導体装置に供給される高位基準電位から低位基準電位までの範囲内の値とされる。よって第１接続スイッチおよび第２接続スイッチに備えられるＭＯＳトランジスタにおいて、ソース／ドレインと基板との間に、ＰＮジャンクションリーク電流が発生するような電位差が発生する事態を防止することができる。これにより、第１接続スイッチおよび第２接続スイッチのスイッチング動作を確実に行うことが可能となる。よって不要なリーク電流の発生を防止することで、オープン／ショート故障試験の精度をより高めることが可能となる。
またオープン／ショート故障の試験時に、外部接続端子に流れる電流の電流値を測定することにより、オープン／ショート故障の程度を示す抵抗値を測定することが可能となる。すると、高抵抗状態ではあるが信号を伝播することができる程度のオープン故障や、低抵抗状態ではあるが信号を伝播することができる程度のショート故障が発生した場合においても、これらの故障を検出することができる。よって高度な信頼性を必要とする半導体モジュールの試験を行うことが可能となる。また、バーンイン試験等のストレス付与の前後で抵抗値が変化する様子を測定することができるため、信頼性加速試験を行うことが可能となる。よって、半導体モジュールの信頼性をさらに高めることができる。
また前記目的を達成するために本発明に係る半導体装置では、複数の半導体装置が実装される半導体モジュールに用いられる半導体装置において、半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、半導体モジュールに実装される他の半導体装置と内部結線を介して接続される複数の内部接続端子と、複数の内部接続端子のうちから選択された被試験内部接続端子を外部接続端子と接続する第１接続スイッチと、被試験内部接続端子以外の全ての内部接続端子に基準電位を供給する第３接続スイッチとを備えることを特徴とする。
外部接続端子は、半導体モジュールの端子に接続される。そして外部接続端子には、半導体モジュールの端子を介して外部供給電位が供給される。外部供給電位は、基準電位とは異なる電位である。また基準電位としては、例えば接地電位や電源電位などが挙げられる。内部接続端子は、半導体モジュール内に実装される他の半導体装置と内部結線を介して接続される。第１接続スイッチは、複数の内部接続端子のうちからオープン／ショート故障試験の対象として選択された被試験内部接続端子を、外部接続端子と接続する。第３接続スイッチは、被試験内部接続端子として選択されなかった内部接続端子に基準電位を供給する。
被試験内部接続端子に接続される出力バッファ等は全てハイインピーダンス状態とされる。また被試験内部接続端子には、外部接続端子および半導体モジュールの端子を介して外部供給電位が供給される。よって、被試験内部接続端子に接続される内部結線（試験対象の内部結線）には、外部供給電位が印加された状態とされる。一方、被試験内部接続端子以外の全ての内部接続端子に接続される内部結線（試験対象外の内部結線）には、基準電位が印加された状態とされる。よって試験対象である内部結線と、その他全ての試験対象外の内部結線との間に、電位差が設定される。
すると試験対象である内部結線と、試験対象外の内部結線の全てとの間にショート故障が発生していない場合には、電流経路が存在しないため、電流が流れない。一方、試験対象である内部結線と、試験対象外の内部結線の少なくとも何れか一つとの間にショート故障が発生している場合には、外部接続端子から、第１接続スイッチ、被試験内部接続端子、ショート故障が発生している内部結線を介して、基準電位へ至る電流経路が形成され、電流が流れる。
そして外部接続端子に接続された測定装置において電流値を測定することで、ショート故障の程度を示す抵抗値を測定することが可能となる。そして抵抗値を測定することで、被試験内部接続端子に接続される内部結線のショート故障の有無や、ショート故障の程度を判定することができる。
以上より、本発明に係る半導体装置では、内部接続端子を外部接続端子と接続する第１接続スイッチと、内部接続端子に基準電位を供給する第３接続スイッチとを備える。すると半導体装置に備えられる第１接続スイッチおよび第３接続スイッチにより、試験対象の配線の一端に外部供給電位を与え、試験対象外の配線に基準電位を与えることができる。よって試験対象の配線とそれ以外の配線との間における電位差を発生させることができるため、被試験内部接続端子に接続される内部結線ごとにショート故障の有無を試験することが可能となる。
また本発明に係る半導体装置では、半導体装置がショート故障試験に必要な回路を備えるため、半導体装置の接続先においては試験用のスイッチ素子等が不要とされる。これにより、接続先が試験用のスイッチ素子等を備えるか否かに関わらず、ショート故障試験を行うことができるため、ショート故障試験の自由度を高めることが可能となる。またショート故障試験用の回路は半導体装置側のみに備えられればよいため、パッケージ全体として回路規模の縮小化を図ることができる。
またショート故障の試験時に、外部接続端子に流れる電流の電流値を測定することにより、ショート故障の程度を示す抵抗値を測定することが可能となる。すると、低抵抗状態ではあるが信号を伝播することができる程度のショート故障が発生した場合においても、これらの故障を検出することができる。よって高度な信頼性を必要とする半導体モジュールの試験を行うことが可能となる。
本発明の半導体モジュールおよび半導体装置によれば、半導体装置間の内部結線の接続状態をより高精度に試験することができ、半導体モジュールの信頼性をさらに高めることが可能となる。
本発明のマルチチップモジュール１に係る第１実施形態を図１ないし図４を用いて説明する。図１に、第１実施形態に係るマルチチップモジュール１の回路構成図を示す。マルチチップモジュール１の例としては、システムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）が挙げられる。マルチチップモジュール１は、第１半導体装置１０、第２半導体装置２０、テスト端子ＴＴを備える。
第１半導体装置１０は、外部接続端子ＯＴ１，内部接続端子ＩＴ１１ないしＩＴ１３、スイッチＳＷ１１ないしＳＷ１３、バッファＢ１１ないしＢ１３、制御回路ＣＣ１を備える。外部接続端子ＯＴ１はテスト端子ＴＴと配線ＷＬ０で結線される。またテスト端子ＴＴは不図示の外部測定装置（テスタ等）に接続される。スイッチＳＷ１１は、ノードＮ１１を介して、バッファＢ１１の出力端子および内部接続端子ＩＴ１１に共通接続される。
制御回路ＣＣ１は、フリップフロップＦＦ１１ないしＦＦ１３が直列接続されてなるシフトレジスタである。フリップフロップＦＦ１１には不図示の内部回路から制御信号ＣＳ１が入力される。制御信号ＣＳ１は、スイッチＳＷ１１ないしＳＷ１３を制御する信号ｔｅｓｔ、バッファＢ１１ないしＢ１３を制御する信号ｄｒからなる信号である。制御回路ＣＣ１のフリップフロップＦＦ１１から出力される信号ｔｅｓｔ１はスイッチＳＷ１１に入力され、信号ｄｒ１１はバッファＢ１１に入力される。なおフリップフロップＦＦ１２およびＦＦ１３の構成は、フリップフロップＦＦ１１と同様であるため、ここでは詳細な説明は省略する。
第２半導体装置２０は、内部接続端子ＩＴ２１ないしＩＴ２３、バッファＢ２１ないしＢ２３、トランジスタＭ２１ないしＭ２３、制御回路ＣＣ２を備える。第１半導体装置１０の内部接続端子ＩＴ１１ないしＩＴ１３と、第２半導体装置２０の内部接続端子ＩＴ２１ないしＩＴ２３とは、それぞれ配線ＷＬ１ないしＷＬ３によって結線される。また内部接続端子ＩＴ２１ないしＩＴ２３は、バッファＢ２１ないしＢ２３にそれぞれ接続される。バッファＢ２１の入力端子は、内部接続端子ＩＴ２１およびトランジスタＭ２１の一端側に共通接続される。またトランジスタＭ２１の他端側には接地電位ＶＳＳが供給される。
制御回路ＣＣ２は、フリップフロップＦＦ２１ないしＦＦ２３が直列接続されてなるシフトレジスタである。フリップフロップＦＦ２１には不図示の内部回路から制御信号ＣＳ２が入力される。制御信号ＣＳ２は、トランジスタＭ２１ないしＭ２３を制御する信号ｐｄ、バッファＢ２１ないしＢ２３を制御する信号ｄｒからなる信号である。制御回路ＣＣ２のフリップフロップＦＦ２１から出力される信号ｐｄ２１はトランジスタＭ２１に入力され、信号ｄｒ２１はバッファＢ２１に入力される。なおフリップフロップＦＦ２２およびＦＦ２３の構成は、フリップフロップＦＦ２１と同様であるため、ここでは詳細な説明は省略する。
図２の表を用いて、マルチチップモジュール１の動作を説明する。マルチチップモジュール１は、通常の動作が行われる非試験モードと、配線ＷＬ１ないしＷＬ３のオープン故障を試験するオープン故障試験モードと、配線ＷＬ１ないしＷＬ３のショート故障を試験するショート故障試験モードとを有する。
通常動作時においては、マルチチップモジュール１は非試験モードとされる。非試験モードでは、信号ｄｒ１１ないしｄｒ１３＝ＯＮとされバッファＢ１１ないしＢ１３は全て出力可能状態とされると共に、信号ｄｒ２１ないしｄｒ２３＝ＯＮとされバッファＢ２１ないしＢ２３は全て出力可能状態とされる。また図２に示すように、非試験モードにおいては信号ｔｅｓｔ１ないしｔｅｓｔ３はすべてＯＦＦとされるため、スイッチＳＷ１１ないしＳＷ１３は非導通状態とされる。また図２に示すように、信号ｐｄ２１ないしｐｄ２３はすべてＯＦＦとされるため、トランジスタＭ２１ないしＭ２３は非導通状態とされる。よって第１半導体装置１０のバッファＢ１１ないしＢ１３と、第２半導体装置２０のバッファＢ２１ないしＢ２３とが各々出力可能状態とされた上で接続されるため、通常動作が行われる。
次にオープン故障試験およびショート故障試験時の動作を説明する。これらの故障試験の際には、マルチチップモジュール１はテスタ等の外部測定装置にセットされ、外部測定装置からの制御信号等によって試験モードとされる。また故障試験の際には、テスト端子ＴＴに電源電位ＶＤＤが供給される。このときテスト端子ＴＴに供給される電源電位ＶＤＤは、第１半導体装置１０や第２半導体装置２０に供給される電源電位ＶＤＤと等しくされる。また信号ｄｒ１１ないしｄｒ１３＝ＯＦＦとされバッファＢ１１ないしＢ１３の出力端子がハイインピーダンス状態とされると共に、信号ｄｒ２１ないしｄｒ２３＝ＯＦＦとされバッファＢ２１ないしＢ２３の出力端子がハイインピーダンス状態とされる。
オープン故障試験モードについて説明する。オープン故障試験モードでは、配線ＷＬ１からＷＬ３のオープン故障の有無が順次試験される。まず配線ＷＬ１のオープン故障試験について説明する。図２の表に示すように、制御回路ＣＣ１のフリップフロップＦＦ１１によって信号ｔｅｓｔ１＝ＯＮが出力されるため、スイッチＳＷ１１が導通状態とされ、内部接続端子ＩＴ１１が外部接続端子ＯＴ１に接続される。また制御回路ＣＣ２のフリップフロップＦＦ２１によって信号ｐｄ２１＝ＯＮが出力されるため、トランジスタＭ２１が導通状態とされ、内部接続端子ＩＴ２１に接地電位ＶＳＳが供給される。よって図１に示すように、テスト端子ＴＴから配線ＷＬ０、外部接続端子ＯＴ１、スイッチＳＷ１１、内部接続端子ＩＴ１１、配線ＷＬ１、内部接続端子ＩＴ２１、トランジスタＭ２１を経由して接地電位ＶＳＳへ至る電流経路が形成される。そしてテスト端子ＴＴからトランジスタＭ２１へ向かう方向の電流Ｉ１が発生する。
そしてテスト端子ＴＴに接続された不図示の測定装置において、電流Ｉ１の電流値と予め定められる所定のしきい電流値とが比較されることで、オープン故障の有無が判定される。電流Ｉ１の電流値がしきい電流値よりも大きい時には、オープン故障が発生していない旨の判定がされる。また電流Ｉ１の電流値がしきい電流値よりも小さいときには、配線ＷＬ１が断線しかかっており、高抵抗状態ではあるが信号伝播はできる程度のオープン故障が発生している旨の判定がされる。また電流Ｉ１が測定されないときには、オープン故障が発生している旨の判定がされる。
なお配線ＷＬ１のオープン故障試験時においては、配線ＷＬ２およびＷＬ３は電流Ｉ１の経路から切り離される。よって配線ＷＬ２およびＷＬ３にはどのような電位が与えられていてもよい。するとトランジスタＭ２２およびＭ２３は導通状態でも非導通状態でもよいため、図２に示すように、信号ｐｄ２２、ｐｄ２３の状態は不定状態Ｘでよい。
配線ＷＬ１の試験が終了すると、制御回路ＣＣ１において図２に示すように出力信号がシフトされることによって、配線ＷＬ２の試験に移行する。図２の表に示すように、フリップフロップＦＦ１２によって信号ｔｅｓｔ２＝ＯＮが出力されるため、スイッチＳＷ１２が導通状態とされ、内部接続端子ＩＴ１２が外部接続端子ＯＴ１に接続される。またフリップフロップＦＦ２２によって信号ｐｄ２２＝ＯＮが出力されるため、トランジスタＭ２２が導通状態とされ、内部接続端子ＩＴ２２に接地電位ＶＳＳが供給される。よって、テスト端子ＴＴから内部接続端子ＩＴ１２、配線ＷＬ２、内部接続端子ＩＴ２２を介して接地電位ＶＳＳまでの電流経路が形成される。そして前述の通り、当該電流経路を流れる電流値としきい電流値とが不図示の測定装置によって比較されることにより、オープン故障の有無が判定される。なお配線ＷＬ３のオープン故障試験についても配線ＷＬ１の試験と同様であるため、ここでは詳細な説明は省略する。
次にショート故障試験モードについて説明する。ショート故障試験モードでは、配線ＷＬ１からＷＬ３のショート故障の有無が順次試験される。まず配線ＷＬ１のショート故障試験について説明する。図３の表に示すように、制御回路ＣＣ１によって、信号ｔｅｓｔ１＝ＯＮ、ｔｅｓｔ２＝ＯＦＦ、ｔｅｓｔ３＝ＯＦＦが出力される。よってスイッチＳＷ１１が導通状態、ＳＷ１２およびＳＷ１３が非導通状態とされ、内部接続端子ＩＴ１１のみが外部接続端子ＯＴ１に接続される。そしてテスト端子ＴＴおよび内部接続端子ＩＴ１１を介して、外部から配線ＷＬ１に対して電源電位ＶＤＤが印加される。また第２半導体装置２０に備えられる制御回路ＣＣ２によって、信号ｐｄ２１＝ＯＦＦ、ｐｄ２２＝ＯＮ、ｐｄ２３＝ＯＮが出力される。よってトランジスタＭ２１が非導通状態、Ｍ２２およびＭ２３が導通状態とされる。よって配線ＷＬ２およびＷＬ３に接地電位ＶＳＳが供給される。
すると配線ＷＬ１には電源電位ＶＤＤが供給され、配線ＷＬ２およびＷＬ３には接地電位ＶＳＳが供給されるため、配線ＷＬ１と配線ＷＬ２およびＷＬ３との間に電位差が発生する。そしてテスト端子ＴＴに接続された不図示の測定装置において電流値が測定される。
図４に示すように、等価抵抗ＲＳで表されるショート故障が配線ＷＬ１とＷＬ２との間に発生している場合には、テスト端子ＴＴから配線ＷＬ０、外部接続端子ＯＴ１、スイッチＳＷ１１、内部接続端子ＩＴ１１、配線ＷＬ１、等価抵抗ＲＳ、配線ＷＬ２、内部接続端子ＩＴ２２、トランジスタＭ２２を経由して接地電位ＶＳＳまでの電流経路が形成される。よってテスト端子ＴＴからトランジスタＭ２２へ向かう方向の電流Ｉ２が発生する。そして電流Ｉ２の電流値がしきい電流値よりも小さい時には、配線ＷＬ１とＷＬ２とが短絡しかかっているが信号伝播はできる程度のショート故障が発生している旨の判定がされる。また電流Ｉ２の電流値がしきい電流値よりも大きい時には、ショート故障が発生している旨の判定がされる。一方、電流Ｉ２が測定されないときには、ショート故障が発生していない旨の判定がされる。
配線ＷＬ１の試験が終了すると、次に制御回路ＣＣ１、ＣＣ２において制御信号ＣＳ１、ＣＳ２がそれぞれシフトされることで、配線ＷＬ２のショート故障試験が行われる。図３の表に示すように、制御回路ＣＣ１によって、信号ｔｅｓｔ１＝ＯＦＦ、ｔｅｓｔ２＝ＯＮ、ｔｅｓｔ３＝ＯＦＦが出力される。よってスイッチＳＷ１２が導通状態、ＳＷ１１およびＳＷ１３が非導通状態とされ、内部接続端子ＩＴ１２のみが外部接続端子ＯＴ１に接続される。また制御回路ＣＣ２によって、信号ｐｄ２１＝ＯＮ、ｐｄ２２＝ＯＦＦ、ｐｄ２３＝ＯＮが出力される。よってトランジスタＭ２２が非導通状態、Ｍ２１およびＭ２３が導通状態とされる。すると配線ＷＬ２には電源電位ＶＤＤが供給され、配線ＷＬ１およびＷＬ３には接地電位ＶＳＳが供給されるため、配線ＷＬ２と配線ＷＬ１およびＷＬ３との間に電位差が発生する。そして前述の通り、テスト端子ＴＴに接続された不図示の測定装置において電流値が測定されることで、ショート故障の有無が判定される。なお配線ＷＬ３のショート故障試験についても配線ＷＬ１の試験と同様であるため、ここでは詳細な説明は省略する。
ここでオープン故障試験モードおよびショート故障試験モードにおいて、テスト端子ＴＴに供給される電源電位ＶＤＤの値は、第１半導体装置１０および第２半導体装置２０に供給される電源電位ＶＤＤと等しくされる。よってスイッチＳＷ１１ないしＳＷ１３に備えられるＭＯＳトランジスタや、トランジスタＭ２１ないしＭ２３において、ソース／ドレインと基板との間にＰＮジャンクションリーク電流が発生するような電位差が発生する事態を防止することができる。これにより、スイッチＳＷ１１ないしＳＷ１３、およびトランジスタＭ２１ないしＭ２３のスイッチング動作を確実に行うことが可能となる。よって不要なリーク電流の発生を防止することで、オープン／ショート故障試験の精度をより高めることができる。
以上、第１実施形態で説明したマルチチップモジュール１では、試験対象となる配線の一端側にテスト端子ＴＴを接続するスイッチＳＷ１１ないしＳＷ１３と、試験対象となる配線の他端側に接地電位ＶＳＳを与えるトランジスタＭ２１ないしＭ２３とを備えている。よって、試験対象の配線の一端に電源電位ＶＤＤを与え、試験対象の配線の他端に接地電位ＶＳＳを与えることで、試験対象の配線を含む電流経路を形成することができる。これによりオープン故障を検出することができる。一方、試験対象の配線に電源電位ＶＤＤを与え、試験対象外の配線に接地電位ＶＳＳを与えれば、試験対象の配線とそれ以外の配線との間における電位差を発生させることができる。これによりショート故障を検出することができる。以上よりマルチチップモジュール１は、一つのテスト端子ＴＴによりオープン故障とショート故障との両方を試験することが可能となる。よってマルチチップモジュール１の端子数削減が可能となるため、マルチチップモジュール１のコストダウン化やサイズ縮小化を図ることが可能となる。
また第１実施形態に係るマルチチップモジュール１では、故障試験の際に用いられる回路のトランジスタにリーク電流が発生することを防止することで、より高精度にオープン故障およびショート故障の有無を試験することができる。
また外部接続端子に流れる電流の電流値を測定することにより、オープン／ショート故障の程度を示す抵抗値を測定することが可能となる。すると、高抵抗状態ではあるが信号伝播はできる程度のオープン故障や、信号伝播はできる程度のショート故障が発生した場合においても、これらの故障を検出することができる。よって論理伝播できたかできなかったかの２値による判定に比して、オープン故障／ショート故障検出の精度を高めることができる。また、バーンイン試験等のストレス付与の前後で抵抗値が変化する様子を測定することができるため、信頼性加速試験を行うことが可能となる。よって、半導体モジュールの信頼性をさらに高めることができる。よって車載・医療用半導体などの高度な信頼性を必要とする半導体モジュールの試験を行うことが可能となる。
本発明の第１半導体装置１０ａに係る第２実施形態を図５および図６を用いて説明する。図５に、第２実施形態に係るマルチチップモジュール１ａの回路構成図を示す。マルチチップモジュール１ａは、第１半導体装置１０ａ、第２半導体装置２０ａ、テスト端子ＴＴを備える。第１半導体装置１０ａは、第１実施形態の第１半導体装置１０に比してトランジスタＭ１１ｂないしＭ１３ｂをさらに備える。トランジスタＭ１１ｂないしＭ１３ｂは、ノードＮ１１ないしＮ１３と接地電位ＶＳＳとの間に接続される。そして制御回路ＣＣ１ａから出力される信号ｐｄ１１ないしｐｄ１３が、トランジスタＭ１１ｂないしＭ１３ｂのゲート端子にそれぞれ入力される。
また第２半導体装置２０ａは、内部接続端子ＩＴ２１ないしＩＴ２３、バッファＢ２１ないしＢ２３を備える。内部接続端子ＩＴ１１ないしＩＴ１３と内部接続端子ＩＴ２１ないしＩＴ２３とは、それぞれ配線ＷＬ１ないしＷＬ３によって結線される。また内部接続端子ＩＴ２１ないしＩＴ２３は、バッファＢ２１ないしＢ２３にそれぞれ接続される。バッファＢ２１ないしＢ２３には、信号ｄｒ２１ないしｄｒ２３がそれぞれ入力される。なおその他の回路構成は第１実施形態のマルチチップモジュール１と同様であるため、ここでは詳細な説明は省略する。
図６の表を用いて、マルチチップモジュール１ａの動作を説明する。マルチチップモジュール１ａは、通常の動作が行われる非試験モードと、配線ＷＬ１ないしＷＬ３のショート故障を試験するショート故障試験モードとを有する。
通常動作時においては、マルチチップモジュール１ａは非試験モードとされる。非試験モードでは、バッファＢ１１ないしＢ１３およびバッファＢ２１ないしＢ２３は全て出力可能状態とされる。また図６に示すように、非試験モードにおいては信号ｔｅｓｔ１ないしｔｅｓｔ３はすべてＯＦＦとされるため、スイッチＳＷ１１ないしＳＷ１３は非導通状態とされる。また信号ｐｄ１１ないしｐｄ１３はすべてＯＦＦとされるため、トランジスタＭ１１ｂないしＭ１３ｂは非導通状態とされる。よって第１半導体装置１０ａのバッファＢ１１ないしＢ１３と、第２半導体装置２０ａのバッファＢ２１ないしＢ２３とが各々出力可能状態とされた上で接続されるため、通常動作が行われる。
次にショート故障試験時の動作を説明する。故障試験の際には、マルチチップモジュール１ａはテスタ等の外部測定装置にセットされ、外部測定装置からの制御信号等によって試験モードとされる。また信号ｄｒ１１ないしｄｒ１３＝ＯＦＦとされバッファＢ１１ないしＢ１３の出力端子はハイインピーダンス状態とされると共に、信号ｄｒ２１ないしｄｒ２３＝ＯＦＦとされバッファＢ２１ないしＢ２３の出力端子がハイインピーダンス状態とされる。
配線ＷＬ１のショート故障試験について説明する。図６の表に示すように、制御回路ＣＣ１ａによって、信号ｔｅｓｔ１＝ＯＮ、ｔｅｓｔ２＝ＯＦＦ、ｔｅｓｔ３＝ＯＦＦが出力される。よってスイッチＳＷ１１が導通状態、ＳＷ１２およびＳＷ１３が非導通状態とされ、内部接続端子ＩＴ１１のみが外部接続端子ＯＴ１に接続される。そしてテスト端子ＴＴおよび内部接続端子ＩＴ１１を介して、外部から配線ＷＬ１に対して電源電位ＶＤＤが印加される。また制御回路ＣＣ１ａによって、信号ｐｄ１１＝ＯＦＦ、ｐｄ１２＝ＯＮ、ｐｄ１３＝ＯＮが出力される。よってトランジスタＭ１１ｂが非導通状態、Ｍ１２ｂおよびＭ１３ｂが導通状態とされる。よって配線ＷＬ２およびＷＬ３に接地電位ＶＳＳが供給される。
すると配線ＷＬ１には電源電位ＶＤＤが供給され、配線ＷＬ２およびＷＬ３には接地電位ＶＳＳが供給されるため、配線ＷＬ１と配線ＷＬ２およびＷＬ３との間に電位差が発生する。そしてテスト端子ＴＴに接続された不図示の測定装置において電流値が測定される。
図５に示すように、等価抵抗ＲＳで表されるショート故障が配線ＷＬ１とＷＬ２との間に発生している場合には、テスト端子ＴＴから配線ＷＬ０、外部接続端子ＯＴ１、スイッチＳＷ１１、内部接続端子ＩＴ１１、配線ＷＬ１、等価抵抗ＲＳ、配線ＷＬ２、内部接続端子ＩＴ１２、トランジスタＭ１２ｂを経由して接地電位ＶＳＳまでの電流経路が形成される。よってテスト端子ＴＴからトランジスタＭ１２ｂへ向かう方向の電流Ｉ２ａが発生する。そして電流Ｉ２ａの電流値がしきい電流値よりも小さい時には、配線ＷＬ１とＷＬ２とが短絡しかかっているが信号伝播はできる程度のショート故障が発生している旨の判定がされる。また電流Ｉ２ａの電流値がしきい電流値よりも大きい時には、ショート故障が発生している旨の判定がされる。一方、電流Ｉ２ａが測定されないときには、ショート故障が発生していない旨の判定がされる。
配線ＷＬ１の試験が終了すると、制御回路ＣＣ１ａにおいて図６に示すように出力信号がシフトされることによって、配線ＷＬ２の試験に移行する。なお配線ＷＬ２，ＷＬ３のショート故障試験については配線ＷＬ１と同様であるため、ここでは詳細な説明は省略する。
以上、第２実施形態で説明したマルチチップモジュール１ａでは、内部接続端子ＩＴ１１ないしＩＴ１３を外部接続端子ＯＴ１に接続するスイッチＳＷ１１ないしＳＷ１３と、内部接続端子ＩＴ１１ないしＩＴ１３に接地電位ＶＳＳを供給するトランジスタＭ１１ｂないしＭ１３ｂとを備える。すると第１半導体装置１０ａに備えられるスイッチＳＷ１１ないしＳＷ１３およびトランジスタＭ１１ｂないしＭ１３ｂにより、試験対象の配線に電源電位ＶＤＤを与え、試験対象外の配線に接地電位ＶＳＳを与えることができる。よって試験対象の配線とそれ以外の配線との間における電位差を発生させることができるため、配線ＷＬ１ないしＷＬ３の各々ごとにショート故障の有無を試験することが可能となる。
また本発明に係るマルチチップモジュール１ａでは、第１半導体装置１０ａがショート故障試験に必要な回路（スイッチＳＷ１１ないしＳＷ１３、トランジスタＭ１１ｂないしＭ１３ｂなど）を備えるため、第１半導体装置１０ａの接続先である第２半導体装置２０ａにおいては試験用のスイッチ素子等が不要とされる。これにより、接続先が試験用のスイッチ素子等を備えるか否かに関わらず、ショート故障試験を行うことができるため、ショート故障試験の自由度を高めることが可能となる。またショート故障試験用の回路は第１半導体装置１０ａのみに備えられればよいため、マルチチップモジュール１ａ全体として回路規模の縮小化を図ることができる。
また電流Ｉ２ａの電流値を測定することにより、ショート故障の程度を示す抵抗値を測定することが可能となる。すると、低抵抗状態ではあるが信号を伝播することができる程度のショート故障が発生した場合においても、これらの故障を検出することができる。よって高度な信頼性を必要とする半導体モジュールの試験を行うことが可能となる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態に係る第２半導体装置２０は、内部接続端子ＩＴ２２に接地電位ＶＳＳを供給するトランジスタＭ２２を備えるとしたが、この形態に限られない。図７に示す第２半導体装置２０ｂのように、内部接続端子ＩＴ２２に電源電位ＶＤＤを供給するトランジスタＭ３２をさらに備える形態としてもよいことは言うまでもない。トランジスタＭ３２のゲートには、フリップフロップＦＦ２２ｂから出力される信号ｐｕ２２が入力される。なおその他の構成は、第１実施形態に係る第２半導体装置２０と同様であるため、ここでは詳細な説明は省略する。
配線ＷＬ２のオープン故障試験について説明する。テスト端子ＴＴには不図示の外部測定装置によって接地電位ＶＳＳが供給される。制御回路ＣＣ１のフリップフロップＦＦ１２によって信号ｔｅｓｔ２＝ＯＮが出力されるため、スイッチＳＷ１２が導通状態とされ、内部接続端子ＩＴ１２が外部接続端子ＯＴ１に接続される。また制御回路ＣＣ２ｂのフリップフロップＦＦ２２ｂによって信号ｐｕ２２＝ＯＮ、ｐｄ２２＝ＯＦＦが出力されるため、トランジスタＭ３２が導通状態、トランジスタＭ２２が非導通状態とされ、内部接続端子ＩＴ２２に電源電位ＶＤＤが供給される。よって図７に示すように、電源電位ＶＤＤからトランジスタＭ３２、内部接続端子ＩＴ２２、配線ＷＬ２、内部接続端子ＩＴ１２、スイッチＳＷ１２、外部接続端子ＯＴ１、配線ＷＬ０を経由してテスト端子ＴＴへ至る電流経路が形成される。そしてオープン故障がない場合には、トランジスタＭ３２からテスト端子ＴＴへ向かう方向の電流Ｉ２ｂが発生する。不図示の測定装置では、電流Ｉ２ｂの電流値をしきい電流値と比較することにより、オープン故障の有無が判定される。
これにより第２半導体装置２０ｂでは、内部接続端子ＩＴ２２に対して、電源電位ＶＤＤと接地電位ＶＳＳとの両方の電位を供給することが可能となる。よって試験対象である配線ＷＬ２に流れる電流の方向を任意に定めることができる。すると図７に示すように、信号の向き（バッファＢ２２からＢ２１へ）と電流Ｉ２ｂの向きとを一致させることが可能となるため、より実使用条件に近いオープン故障試験を行う事が可能となり、試験の精度を高めることができる。また例えば電流経路上にダイオード等が備えられる場合など、電流方向が所定の一方向に定められる電流経路においても、オープン故障試験を行うことが可能となる。なおショート故障試験においても、配線を流れる電流の方向を任意に定めることが可能であり、試験の精度を高めることができることは言うまでもない。
また図７において第２半導体装置２０ｂは、故障試験用のトランジスタとしてトランジスタＭ２２やトランジスタＭ３２を別途備えるとしたが、この形態に限られない。図８に示すように、出力トランジスタを故障試験用のトランジスタとして用いる形態としても良い。図８に示す第２半導体装置２０ｃに備えられるバッファＢ２２ｃは、出力トランジスタＢＭ２２およびＢＭ３２、セレクタ２５を備える。セレクタ２５には、第２半導体装置２０ｃの入出力信号ＩＯＤ、信号ｐｕ２２、ｐｄ２２が入力される。またセレクタ２５には、第２半導体装置２０ｃの不図示の内部回路から試験モード信号ＴＭが入力される。そしてセレクタ２５から出力される信号ＳＳは、出力トランジスタＢＭ２２およびＢＭ３２のゲートに入力される。
セレクタ２５は、試験モード信号ＴＭに応じて、非試験モードと、オープン／ショート故障試験モードとを認識する。非試験モードである旨の試験モード信号ＴＭが入力される場合には、セレクタ２５は、入出力信号ＩＯＤを選択した上で信号ＳＳとして出力するため、第２半導体装置２０ｃは通常動作を行う。一方、オープン／ショート故障試験モードである旨の試験モード信号ＴＭが入力される場合には、セレクタ２５は、信号ｐｕ２２またはｐｄ２２を選択した上で信号ＳＳとして出力する。そして内部接続端子ＩＴ２２に接地電位ＶＳＳを供給する場合には、セレクタ２５からはハイレベルのｐｄ２２が出力され、出力トランジスタＢＭ２２が導通、ＢＭ３２が非導通状態とされる。一方、内部接続端子ＩＴ２２に電源電位ＶＤＤを供給する場合には、セレクタ２５からはローレベルのｐｕ２２が出力され、出力トランジスタＢＭ２２が非導通、ＢＭ３２が導通状態とされる。
これにより、出力トランジスタを故障試験用のトランジスタとして使用することで、内部接続端子ＩＴ２２に対して、電源電位ＶＤＤと接地電位ＶＳＳとの一方の電位を選択的に供給することが可能となる。そして出力トランジスタは導通抵抗を小さくするためにサイズの大きいトランジスタが用いられるため、当該出力トランジスタをオープン／ショート試験時に用いることでオープン／ショート故障の程度を示す抵抗値の測定をより高精度に行うことが可能となる。またサイズの大きい出力トランジスタを非試験モードとオープン／ショート故障試験モードとで共用することができるため、第２半導体装置２０ｃの回路サイズの縮小化を図ることが可能となる。
なお本実施形態では、２つの半導体装置間の接続についてのオープン／ショート故障試験について述べたが、接続される半導体装置の数は２つに限られない。３つ以上の半導体装置の間の接続についても試験を行うことができることは言うまでもない。この場合は、３つ以上の半導体装置を互いに接続する配線の一本一本に着目し、当該配線に順次オープン／ショート故障試験を行えばよい。
また第２半導体装置２０は制御回路ＣＣ２を備えるとしたが、この形態に限られない。制御回路ＣＣ１から信号ｐｄ２１ないしｐｄ２３，信号ｄｒ２１ないしｄｒ２３を出力する形態としてもよい。これにより、第２半導体装置２０の回路構成をより簡略化することが可能となる。
また配線は配線ＷＬ１ないしＷＬ３の３本としたが、この形態に限られない。本発明の原理は、オープン故障試験時には試験対象の配線の一端と他端に異なる電位を与え、ショート故障試験時には試験対象の配線と試験対象外の配線とに異なる電位を与えることにある。よって４本以上であっても本発明の原理が適用できることは言うまでもない。
なお、内部接続端子ＩＴ１１ないしＩＴ１３は第１半導体装置内部接続端子の一例、電源電位ＶＤＤは外部供給電位の一例、スイッチＳＷ１１ないしＳＷ１３は第１接続スイッチの一例、内部接続端子ＩＴ２１ないしＩＴ２３は第２半導体装置内部接続端子の一例、接地電位ＶＳＳは基準電位の一例、トランジスタＭ２１ないしＭ２３は第２接続スイッチの一例、トランジスタＭ３２は高位接続スイッチの一例、トランジスタＭ２２は低位接続スイッチの一例、制御回路ＣＣ１は第１制御回路の一例、制御回路ＣＣ２は第２制御回路の一例、セレクタ２５はセレクタ回路のそれぞれ一例である。
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）実装される複数の半導体装置のうちから互いに内部結線で接続された第１半導体装置と第２半導体装置とを選択し、前記内部結線の接続状態を試験する機能を備える半導体モジュールにおいて、
前記第１半導体装置は、
前記第２半導体装置に前記内部結線を介して接続される第１半導体装置内部接続端子と、
前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、
前記第１半導体装置内部接続端子のうちから選択された被試験第１半導体装置内部接続端子を前記外部接続端子と接続する第１接続スイッチとを備え、
前記第２半導体装置は、
前記第１半導体装置に前記内部結線を介して接続される第２半導体装置内部接続端子と、
第１状態では前記被試験第１半導体装置内部接続端子と前記内部結線を介して接続される被試験第２半導体装置内部接続端子に基準電位を供給し、第２状態では前記被試験第２半導体装置内部接続端子以外の全ての前記第２半導体装置内部接続端子に基準電位を供給する第２接続スイッチと
を備えることを特徴とする半導体モジュール。
（付記２）前記第２接続スイッチは、
前記内部接続端子を高位基準電位に接続する高位接続スイッチと、
前記内部接続端子を低位基準電位に接続する低位接続スイッチとを備えることを特徴とする付記１に記載の半導体モジュール。
（付記３）前記第１接続スイッチは、前記第１半導体装置内部接続端子の各々に対応して備えられ、
前記第１半導体装置は、前記第１接続スイッチを順次選択して導通状態とする第１制御回路を備えることを特徴とする付記１に記載の半導体モジュール。
（付記４）前記第２接続スイッチは、前記第２半導体装置内部接続端子の各々に対応して備えられ、
前記第２半導体装置は、
前記第１状態では前記被試験内部接続端子と前記内部結線を介して接続される前記第２半導体装置内部接続端子に接続される前記第２接続スイッチを導通状態とし、前記第２状態では前記被試験内部接続端子と前記内部結線を介して接続される前記第２半導体装置内部接続端子以外の全ての前記第２半導体装置内部接続端子に接続される前記第２接続スイッチを導通状態とする第２制御回路を備えることを特徴とする付記１に記載の半導体モジュール。
（付記５）前記第２接続スイッチは、前記第２半導体装置内部接続端子の各々に接続される出力トランジスタであり、
前記第２半導体装置は、前記第２制御回路の出力と前記第２半導体装置の内部回路からの出力とが入力され、出力が前記出力トランジスタに入力されるセレクタ回路を備えることを特徴とする付記４に記載の半導体モジュール。
（付記６）前記第１制御回路は、前記第１半導体装置内部接続端子に接続される全ての出力バッファをハイインピーダンス状態とすることを特徴とする付記３に記載の半導体モジュール。
（付記７）前記第２制御回路は、前記第２半導体装置内部接続端子に接続される全ての出力バッファをハイインピーダンス状態とすることを特徴とする付記４に記載の半導体モジュール。
（付記８）複数の半導体装置が実装される半導体モジュールに用いられる半導体装置において、
前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、
前記半導体モジュールに実装される他の半導体装置と内部結線を介して接続される複数の内部接続端子と、
複数の前記内部接続端子のうちから選択された被試験内部接続端子を前記外部接続端子と接続する第１接続スイッチと、
前記被試験内部接続端子以外の全ての前記内部接続端子に基準電位を供給する第３接続スイッチと
を備えることを特徴とする半導体装置。
（付記９）前記第３接続スイッチは、
前記内部接続端子を高位基準電位に接続する高位接続スイッチと、
前記内部接続端子を低位基準電位に接続する低位接続スイッチとを備えることを特徴とする付記８に記載の半導体装置。
（付記１０）前記第１接続スイッチは、前記内部接続端子の各々に対応して備えられ、
該第１接続スイッチを順次選択して導通状態とする第１制御回路を備えることを特徴とする付記８に記載の半導体装置。
（付記１１）前記第３接続スイッチは、前記内部接続端子の各々に接続される出力トランジスタであり、
前記第１制御回路の出力と前記半導体装置の内部回路からの出力とが入力され、出力が前記出力トランジスタに入力されるセレクタ回路を備えることを特徴とする付記１０に記載の半導体装置。
（付記１２）前記第１制御回路は、前記内部接続端子に接続される全ての出力バッファをハイインピーダンス状態とすることを特徴とする付記１０に記載の半導体装置。
（付記１３）実装される複数の半導体装置のうちから互いに内部結線で接続された第１半導体装置と第２半導体装置とを選択し、前記内部結線の接続状態を試験する半導体モジュールの試験方法において、
前記第１半導体装置は、
前記第２半導体装置に前記内部結線を介して接続される第１半導体装置内部接続端子と、
前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子とを備え、
前記第２半導体装置は、
前記第１半導体装置に前記内部結線を介して接続される第２半導体装置内部接続端子を備え、
前記第１半導体装置内部接続端子のうちから選択された被試験第１半導体装置内部接続端子を前記外部接続端子と接続するステップと、
第１状態では前記被試験第１半導体装置内部接続端子と前記内部結線を介して接続される被試験第２半導体装置内部接続端子に基準電位を供給し、第２状態では前記被試験第２半導体装置内部接続端子以外の全ての前記第２半導体装置内部接続端子に基準電位を供給するステップと
を備えることを特徴とする半導体モジュールの試験方法。
（付記１４）複数の半導体装置が実装される半導体モジュールに用いられる半導体装置の試験方法において、
前記半導体装置は、
前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、
前記半導体モジュールに実装される他の半導体装置と内部結線を介して接続される複数の内部接続端子とを備え、
複数の前記内部接続端子のうちから選択された被試験内部接続端子を前記外部接続端子と接続するステップと、
前記被試験内部接続端子以外の全ての前記内部接続端子に基準電位を供給するステップと
を備えることを特徴とする半導体装置の試験方法。
第１実施形態に係るマルチチップモジュール１の回路構成図 第１実施形態のオープン故障試験モードの動作を説明する表 第１実施形態のショート故障試験モードの動作を説明する表 ショート故障時の電流経路を示す図 第２実施形態に係るマルチチップモジュール１ａの回路構成図 第２実施形態のショート故障試験モードの動作を説明する表 第２半導体装置２０ｂの回路構成図 第２半導体装置２０ｃの回路構成図 特許文献１における半導体装置の構成を示すブロック回路図
符号の説明
１、１ａ マルチチップモジュール
１０、１０ａ 第１半導体装置
２０ないし２０ｃ 第２半導体装置
２５ セレクタ
Ｂ１１ないしＢ１３、Ｂ２１ないしＢ２３ バッファ
ＢＭ２２およびＢＭ３２ 出力トランジスタ
ＣＣ１、ＣＣ２ 制御回路
ＦＦ１１ないしＦＦ１３、ＦＦ２１ないしＦＦ２３ フリップフロップ
Ｉ１、Ｉ２、Ｉ２ａ 電流
ＩＴ１１ないしＩＴ１３、ＩＴ２１ないしＩＴ２３ 内部接続端子
Ｍ１１ｂないしＭ１３ｂ トランジスタ
Ｍ２１ないしＭ２３ トランジスタ
ＯＴ１ 外部接続端子
ＲＳ 等価抵抗
ＳＷ１１ないしＳＷ１３ スイッチ
ＴＴ テスト端子
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＷＬ１ないしＷＬ３ 配線

Claims (10)

  1. 実装される複数の半導体装置のうちから互いに内部結線で接続された第１半導体装置と第２半導体装置とを選択し、前記内部結線の接続状態を試験する機能を備える半導体モジュールにおいて、
    前記第１半導体装置は、
    前記第２半導体装置に前記内部結線を介して接続される第１半導体装置内部接続端子と、
    前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、
    前記第１半導体装置内部接続端子のうちから選択された被試験第１半導体装置内部接続端子を前記外部接続端子と接続する第１接続スイッチとを備え、
    前記第２半導体装置は、
    前記第１半導体装置に前記内部結線を介して接続される第２半導体装置内部接続端子と、
    第１状態では前記被試験第１半導体装置内部接続端子と前記内部結線を介して接続される被試験第２半導体装置内部接続端子に基準電位を供給し、第２状態では前記被試験第２半導体装置内部接続端子以外の全ての前記第２半導体装置内部接続端子に基準電位を供給する第２接続スイッチと
    を備えることを特徴とする半導体モジュール。
  2. 前記第２接続スイッチは、
    前記内部接続端子を高位基準電位に接続する高位接続スイッチと、
    前記内部接続端子を低位基準電位に接続する低位接続スイッチとを備えることを特徴とする請求項１に記載の半導体モジュール。
  3. 前記第１接続スイッチは、前記第１半導体装置内部接続端子の各々に対応して備えられ、
    前記第１半導体装置は、前記第１接続スイッチを順次選択して導通状態とする第１制御回路を備えることを特徴とする請求項１に記載の半導体モジュール。
  4. 前記第２接続スイッチは、前記第２半導体装置内部接続端子の各々に対応して備えられ、
    前記第２半導体装置は、
    前記第１状態では前記被試験内部接続端子と前記内部結線を介して接続される前記第２半導体装置内部接続端子に接続される前記第２接続スイッチを導通状態とし、前記第２状態では前記被試験内部接続端子と前記内部結線を介して接続される前記第２半導体装置内部接続端子以外の全ての前記第２半導体装置内部接続端子に接続される前記第２接続スイッチを導通状態とする第２制御回路を備えることを特徴とする請求項１に記載の半導体モジュール。
  5. 前記第２接続スイッチは、前記第２半導体装置内部接続端子の各々に接続される出力トランジスタであり、
    前記第２半導体装置は、前記第２制御回路の出力と前記第２半導体装置の内部回路からの出力とが入力され、出力が前記出力トランジスタに入力されるセレクタ回路を備えることを特徴とする請求項４に記載の半導体モジュール。
  6. 複数の半導体装置が実装される半導体モジュールに用いられる半導体装置において、
    前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子と、
    前記半導体モジュールに実装される他の半導体装置と内部結線を介して接続される複数の内部接続端子と、
    複数の前記内部接続端子のうちから選択された被試験内部接続端子を前記外部接続端子と接続する第１接続スイッチと、
    前記被試験内部接続端子以外の全ての前記内部接続端子に基準電位を供給する第３接続スイッチと
    を備えることを特徴とする半導体装置。
  7. 前記第３接続スイッチは、
    前記内部接続端子を高位基準電位に接続する高位接続スイッチと、
    前記内部接続端子を低位基準電位に接続する低位接続スイッチとを備えることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１接続スイッチは、前記内部接続端子の各々に対応して備えられ、
    該第１接続スイッチを順次選択して導通状態とする第１制御回路を備えることを特徴とする請求項６に記載の半導体装置。
  9. 前記第３接続スイッチは、前記内部接続端子の各々に接続される出力トランジスタであり、
    前記第１制御回路の出力と前記半導体装置の内部回路からの出力とが入力され、出力が前記出力トランジスタに入力されるセレクタ回路を備えることを特徴とする請求項８に記載の半導体装置。
  10. 実装される複数の半導体装置のうちから互いに内部結線で接続された第１半導体装置と第２半導体装置とを選択し、前記内部結線の接続状態を試験する半導体モジュールの試験方法において、
    前記第１半導体装置は、
    前記第２半導体装置に前記内部結線を介して接続される第１半導体装置内部接続端子と、
    前記半導体モジュールが備える端子に接続され、外部供給電位が供給される外部接続端子とを備え、
    前記第２半導体装置は、
    前記第１半導体装置に前記内部結線を介して接続される第２半導体装置内部接続端子を備え、
    前記第１半導体装置内部接続端子のうちから選択された被試験第１半導体装置内部接続端子を前記外部接続端子と接続するステップと、
    第１状態では前記被試験第１半導体装置内部接続端子と前記内部結線を介して接続される被試験第２半導体装置内部接続端子に基準電位を供給し、第２状態では前記被試験第２半導体装置内部接続端子以外の全ての前記第２半導体装置内部接続端子に基準電位を供給するステップと
    を備えることを特徴とする半導体モジュールの試験方法。
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