JPH0213865A - テスト可能な集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、３状態ドライバに関し、具体的には、このよ
うな３状態ドライバ（ＴＳＤ）及び関連回路手段の試験
に関する。

Ｂ、従来技術 ３状態ドライバ（ＴＳＤ）は、データ入力、データ出力
、イネーブル入力を含む２進ゲートである。

３状態ドライバをイネーブルすると、その出方は低イン
ピーダンス状態になり、そのときその人力端にある２逓
信号がその出力端に現われる。したがって、入力信号の
状態に応じて、イネーブルされたＴＳＤの出力は、２進
「１」状態と２進ｒＯＪ状態の２つの論理状態のうちの
１つになる。３状態ドライバのイネーブル状態は、活動
状態と呼ばれる。

３状態ドライバがイネーブルされていないとき、その出
力は高インピーダンス状ｆｌｌｃＨ状態）になっている
。Ｈ状態では、３状態ドライバは、その活動状態で接続
される回路から有効に遮断される。

Ｈ状態では、３状態ドライバの出方が開回路として現わ
れなければならず、その出方が物理的に接続されている
回路（母線のファンアウトと呼ばれることがある）を充
電することも放電することもしない。

３状態ドライバの共通使用とは、すべての論理デバイス
が共用する母線、ネットまたはワイアに、多数の論理デ
バイスのうちの１つだけを選択的に接続することである
。具体的には、他のすべてのデバイスの３状態（ドライ
バ）がディセーブル状態になっているとき、母線に接続
される１つのデバイスの３状態ドライバがイネーブル状
態になっている。ディセーブルされているすべての３状
態ドライバは、高インピーダンス状態にあるので、母線
は１つの論理デバイスだけとの間で２進データを送受す
る。

３状態ドライバのＨ状態は、３状態ドライバが接続され
る論理本位システムの枠内で、３状態ドライバの動作を
試験するための十分で信頼できる手段を現場技術者に提
供するという課題を提起している。普通は、試験中、こ
のＨ状態を「ドント・ケア」または「未知の」状態とみ
なすことが必要であった。つまり、埋込みＴＳＤ母線の
こうした条件は、従来技術では一般に試験されず、論理
設計が意図したように動作するかどうかを論理設計者が
確認することは困難であった。

本発明はζ埋込み３状態論理回路の試験に関する。

本発明は、３状態母線がチップ上に埋め込まれている場
合、ならびに、たとえば３状態母線がそれ自体は集積回
路チップ中に埋め込まれていないが、多重チップ・キャ
リア上のチップ相互間を接続しており、試験する際に母
線をキャリアから取り外す必要のない、他の埋込み配置
に役立つ。

集積回路を試験するための配置態様は、当技術分野でい
くつか知られている。

たとえば、米国特許第４５２８５０５号明細書は、試験
用トランジスタを各集積回路に設け、２種の異なるドレ
イン・ソース電流値で測定したゲート・ソース電圧に基
づいて、このトランジスタのしきい値電圧を計算すると
いう配置態様を記載している。このようにして、集積回
路をスクリーニングし、しきい値電圧感度によりどの集
積回路が高温及び低温で故障し易いかを決定する。

母線を試験するための配置態様も、いくつか知られてい
る。以下に若干の例を示す。

米国特許第３８４９７２８号明細書は、インターフェー
ス線を試験するための配置態様を開示している。線ドラ
イブ試験動作モードでは、プログラム値の２進ｒＯＪ信
号または２進「１」信号をインターフェース線に、した
がって試験中の装置に印加する。線応答試験動作モード
では、プログラマブルな負荷回路が、試験中の装置の品
質を評価するために必要なインターフェース線の負荷条
件を設定する。この応答試験モードでは、こうした論理
インターフェース線信号の大きさを基準値と比較するこ
とにより、インターフェース線から受は取った所期の論
理「１」または論理「０」を評価するため、比較回路が
設けられる。

米国特許第４２３８２４８号は、ノードによって相互接
続された３状態部品などの電子部品の故障を検出し、突
きとめるための配置態様を教示している。ノードを部品
のハイ及びロー論理状態ならびにノードが部品から遮断
されているとき存在する第３の状態に対応する電圧信号
によってドライブさせる。比較回路が、これらの信号と
ノードの実際の応答、及び予期される応答とを比較する
。

そのノードの実際の応答が予期される応答と合致しない
ときは、エラー信号が発生する。

米国特許第４４５９６９３号明細書は、３状態母線ノー
ドでの故障を診断するための配置態様を記載している。

故障が検出された場合、その故障の原因となる部品が識
別される。具体的には、母線ノードに接続されている全
部品をまずディセーブルする。次いで、抵抗を介して、
ハイ及びロー基準電圧を各母線ノードに印加する。これ
らの電圧及び抵抗によってそのノードの電圧が制御でき
るかどうか決定するため、測定を行なう。「イエス」の
場合、正常な部品試験を続ける。「ノー」の場合、故障
のある部品の位置を突きとめる手順を開始する。この故
障位置突きとめ手順では、部品を一つずつ順にイネーブ
ル−し、その結果試験測定値があまり変化しない部品を
突きとめる。次いで、その部品が故障のある部品である
と識別する。

米国特許第４４９０８７３号明細書は、３状態ドライバ
とその制御信号発生機構（すなわち、ドライバが活動状
態または高インピーダンス動作モードで動作しているか
どうかを決定する出力をもつ回路網）が同じ集積回路チ
ップ上にある、３状態ドライバを含む集積回路を試験す
るための配置態様を記載している。この配置態様では、
まず、ドライバを強制的に高インピーダンス状態にし、
ドライバが正しくこの状態に達していることを確かめる
ためその出力を検査する。次いで、制御信号発生機構の
出力にかかわらず、ドライノくを強制的に活動状態にす
る。それから、制御信号発生機構にテスト・パターンを
印加する。このとき、ドライバは活動状態に保たれてい
るので、ドライノイの出力は、常に、制御信号発生機構
のテスト・ノくターンに対する応答の測度となる。

Ｃ０発明が解決しようとする課題 これらの配置態様は、ある程度信頼できる試験を提供す
るものの、埋込み３状態母線の信頼できる試験または３
状態母線の高インピーダンス状態の信頼できる試験を可
能とする構成及び配置を提供していない。

００課題を解決するための手段 本発明は、試験プローブなどによる試験に母線が使用で
きない、チップまたはチップ・キャリアの構造中に３状
態ドライバ、データ母線、データ・レシーバが埋め込ま
れた、集積回路チップの信頼できる試験のための方法及
び装置を提供する。

本発明は、ＴＳＤ駆動データ母線の活動状態に関する障
害の試験を行なうだけでなく、高インピーダンス状態（
Ｈ状態）に固定された３状態ドライバに関連する障害、
ならびに直交障害条件に関連する障害に対する試験も容
易にする。このような障害条件のもとでは、ＴＳＤ駆動
母線上の信号レベルは有効な論理レベルにならないが、
本発明によって提供される検出手段は、母線上のこのよ
うな無効な論理レベルの存在を検出する。

本明細書では、有効信号レベルという言葉は、大きさの
範囲がローの場合は論理「０」を定義し、大きさの範囲
がハイの場合は論理「１」を定義する、所定の通常は狭
い範囲の電圧レベルを指す。

信号レベルがこのどちらの大きさの範囲内にもない場合
、その信号は無効な信号であると定義される。テスト・
パターンが所定の出力信号を生成するはずなのに、実際
には前記の所定の出力信号が生成されない場合、故障が
発生したかまたは障害が検出されたことになる。

本発明は、回路の入力（すなわち、母線の信号レベル）
が有効な論理レベルにあるときと、無効な論理レベルに
あるときで異なる信号レベルを出力する、しきい値回路
を利用する。本発明は、有効なレベル及び無効なレベル
に対して異なる応答をするようにしきい値回路が設計で
きる限り、どんな回路ファミリの技術として実施するこ
ともできる。

具体的には、本発明は、データ母線上のデータ信号が許
容できる限界内にあるとき、ある２進レベルの信号を出
し、母線上のデータ信号が許容できないときもう一方の
２進レベルの信号を出す、埋込み式のしきい値検出手段
を提供する。

しきい値検出回路が、Ｈ状態または３状態直交競合を正
しく検出できるようにするため、母線シこターミネータ
手段を設ける。全ＴＳＤがディセーブルされ、したがっ
て母線がＨ状態にあるとき、このターミネータ手段は、
「０」でも「１」でもない既知の信号レベル（すなわち
、この既知の信号レベルは無効な信号レベルのものであ
る）が母線上に印加されるようにする。したがって、し
きい値検出器は、この既知の無効信号レベルを誤り信号
として確実に検出することができる。

本発明の教示の範囲内で、このようなターミネータ手段
は、母線がＨ状態になると直ちに、ＴＳＤ駆動母線にこ
の既知の無効信号レベルを速やか番こ探索させる、任意
の構成及び配置を含んでいる。

ただし、このようなターミネータ手段は、３状態ドライ
バがイネーブルされるときに、母線が有効な「０」また
は「１」の信号レベルを実現できるようにしなければな
らない。

たとえば、３状態母線が、その３状態ドライノくの１つ
がイネーブルされているため、現在有効な「０」状態に
あるものと仮定する。今、この３状態ドライバがディセ
ーブルされ、したがって、母線がＨ状態になったと仮定
する。本発明のターミネータ手段は、このとき、母線に
電流を供給して、母線上の信号を「０」でも「１」でも
ない信号レベルまで増大させる。一方、母線がＨ状態に
なる前に「１」信号レベルであった場合、本発明のター
ミネータ手段は、母線から電流を吸い込んで、やはり母
線に無効信号レベルをとらせる。すなわち、好ましい実
施例では、本発明のターミネータ手段は、Ｈ状態母線に
無効信号レベルを探索させるのに必要なソースまたはシ
ンクとして選択的に動作する。

このようなターミネータ手段が存在しないと、Ｈ状態に
あるとき母線の正確な電圧レベルを保証することができ
ず、したがって、しきい値検出器による「０」でも「１
」でもない電圧レベルの検出が保証できない。これは、
Ｈ状態の母線が実際には有効残留レベルになることがで
き、かつこの残留レベルが以前から存在する母線の状態
に関係しているためである。

母線が直交状態にあるとき、すなわち１個または複数の
３状態ドライバが同時に母線を放電させようとしており
、かつ１個または複数の３状態ドライバが同時に母線を
充電させようとしているときは、母線に接続された複数
の３状態ドライバの構造を、母線が何効なｒＯＪの範囲
でも「１」の範囲でもないことの分かっているある電圧
にドライブされるようなものにすることができる。した
がって、この直交母線状態は、しきい値検出器によって
確実に検出できる。

本発明のもう１つの特徴として、しきい値検出器の出力
が、母線信号が許容できる有効な限界内にないことを示
す２進レベルにある限り、障害を与える恐れのある母線
データ信号をレシーバ手段に送ることを抑止するため、
埋込みゲート手段が設けられる。

本発明のもう１つの特徴として、上記しきい値検出器の
２進出力がオフチップ端子手段に接続されて、データ母
線信号などのオフチップ監視を可能にする。たとえば、
集積回路チップを製造時に試験する際、チップに試験信
号を印加して、母線信号の適正な応答を監視することが
できる。

本発明の好ましい実施例では、本発明の埋込み回路手段
が０ＭＯ８技術を利用して作成される。

本発明の上記及びその他の特徴は、下記に示すその好ま
しい実施例の説明から明らかになるはずである。

Ｅ、実施例 第１図は、本発明の第１の実施例を示す図である。この
実施例で、参照番号１０は任意の詳細構成及び回路配置
のＶＬＳ　Ｉチップを示す。チップ１０の詳細構成及び
配置がどうであろうと、チップ１０は、複数の３状態ド
ライバ１２ないし１５及び論理レシーバ（図示せず）が
接続されている少なくとも１本の埋込み母線またはワイ
ア１１を含んでいる。

各ドライバ１２ないし１５は、データ入力線（すべて参
照番号１６で示す）、データ出力線（すべて参照番号１
７で示す）、イネーブル入力線（すべて参照番号１８で
示す）を含んでいる。

すべてのドライバの出力線１７が母線１１に接続されて
いる。周知のように、特定の入力データ信号を埋込みチ
ップ・レシーバ回路に送るとき、その入力データ信号に
関連する３状態ドライバがイネーブルされ、したがって
、この３状態ドライバが活動状態になる。同時に、その
他の３状態ドライバがディセーブルされ、それらの３状
態ドライバは高インピーダンス状態（Ｈ）をとらされる
。

このようにして、選択された入力データ信号が母線１１
に印加される。この信号の２進状態に応じて、３状態ド
ライバから母線中に電流が流れて母線１１が充電され、
あるいは母線から３状態ドライバ中に電流が流れて母線
１１が放電される。

本発明の構成及び配置は、チップ１０の構造内にある埋
込み母線１１のうち少なくとも１本に対するしきい値検
出器１９を提供する。通常、チップ１０は多数のこのよ
うな母線１１を含んでおり、埋込み母線１１の大多数、
恐らくはすべてに本発明の技術が適用される。

本発明のしきい値検出器１９は、母線１１上の有効な信
号及び母線１１の直交状態の確実な試験を行なう。母線
ターミネータ３０の追加的特徴により、検出器１９は、
母線１１のＨ状態の確実な試験をも行なう。計算機中で
動作する際に、Ｈ状態は許容されることもあるが、直交
状態は通常許容できない。直交状態が許容されることが
あるのは、保護されている論理デバイスだけが母線１１
によってドライブされるように接続されている場合であ
る。この直交状態は、１つまたは複数の活動３状態ドラ
イバが母線をローの論理レベルにドライブしようとし、
他の１つまたは複数の活動状態ドライバが母線をハイの
論理レベルにドライブしようとしている状態として定義
される。

多くの障害または欠陥が、母線１１に信号を供給する個
々の３状態ドライバ１２ないし１５に関連しており、あ
るいはそれらのドライバによって検出される。これらの
欠陥のうちあるものは、縮退故障、すなわち、反対の刺
激をかけても一貫したダウン・レベル（ｒＯＪ　）また
はアップ・レベル（ｒｌＪ　）を維持する故障であると
いう特徴をもつ。設計のどこかに縮退故障が存在する場
合、個々のドライバが、（１）母線１１にダウン・レベ
ルの論理信号（ｒＯＪ　）を与える活動状態、（２）母
線１１にアップ・レベルの論理信号（ｒｌＪ　）を与え
る活動状態、（３）母線１１に高インピーダンスを与え
る高インピーダンス非活動状ｍ　（Ｈ）あるいは、（４
）一方はダウン・レベル・プルヲ与え、もう一方はアッ
プ・レベル・プルを与える別々の２個の活動ドライバの
ために、母線１１に直交信号を与える自己競合状態に固
定されることがあり得る。

こうした３状態ドライバの縮退条件は、条件（４）の場
合は、常にそうであるが、３状態ドライバ内部の故障に
よることもあり、また３状態ドライバのデータ入力線１
６またはイネーブル入力線１８をドライブする論理の障
害によることもある。欠陥及びその設計中の物理的位置
に応じて、３状態ドライバの縮退条件はパターンに従属
することも従属しないこともある。たとえば、３状態ド
ライバへのイネーブル入力線１８が非活動状態に固定さ
れた場合、３状態ドライバは、パターン入力がどうであ
れ、常に高インピーダンス状態（Ｈ）になる。ただし、
イネーブル入力線１８が活動状態に固定された場合は、
３状態ドライバは常に活動状態であるが、ドライブされ
る状態はデータ入力線１６のレベルによって変わる。

直交条件は、実際の動作では推奨できない。ただし、保
護されている論理デバイスが母線に接続されている場合
は、意図的に直交条件を発生させることが許されること
もある。

障害のある論理が３状態ドライバのイネーブル入力線１
８をドライブしている場合、あるいは１個または複数の
３状態ドライバに障害がある場合に、直交条件が発生す
る可能性がある。本発明は、良好な計算機または不良な
計算機で試験中または稼動中にこの条件を検出すること
ができる。

本発明の構成及び配置では、しきい値検出器１９が、母
線１１上の無効なダウン（「０」またはロー）レベルの
論理信号を検出する第１の検出器手段２０と母線１１上
の無効なアップ（「１」またはハイ）レベルの論理信号
を検出する第２の検出器手段２１を備えている。検出器
手段２ｏ及び２１は、信号の大きさに応答するデバイス
である。

本発明の教示の範囲内で、検出器手段２ｏ１２１は、母
線１１上にある信号がそれぞれ有効なダウン・レベルの
ものでないか、または有効なアップ・レベルのものでな
いとき、出力導線２２または２３上に定義された２進状
態の信号を出すように構成されている。

たとえば、導線２２上の２進ｒＯＪ信号は、母線１１上
の信号が有効なダウン・レベルのものであることを示し
、導線２３上の２進「ｏ」信号は、母線１１上の信号が
有効なアップ・レベルのものであることを示す。その結
果、母線１１上の信号が許容される上限または下限内に
ある限り、導線２２または導線２３上の信号は２進ｒＯ
Ｊである。

導線２２及び導線２３上の信号は、ＮＡＮＤ２４に入力
として印加される。すなわち、母線１１上に存在する信
号が有効な大きさである限り、ＮＡＮＤ２４の出力２５
は２進「１」である。

本発明の一態様では、導線２６を介して外部チップ端子
手段（図示せず）にＮＡＮＤ２４の出力信号２５を供給
する。この態様は、母線１１上に存在する信号の状態を
外部から検知する手段を提供する。

母線１１上の信号は、直接、チップ・レシーバに、ある
いはチップ論理回路網に印加することができる。ただし
、本発明の一態様では、３状態ドライバによって母線１
１に供給された信号をＮＡＮＤ２４の出力とＡＮＤする
ＡＮＤゲート２７を設ける。この構成及び配置により、
未知の、したがって障害を引き起こす恐れのある論理状
態が母線部分２８に現われることが防止される。

ＮＡＮＤ２４の出力が「１」になるのは、検出手段２０
または検出手段２１の出力が「０」のときだけなので（
ＮＡＮＤ２４の入力状態が「０」−「０」になることは
故障した計算機以外ではあり得ない）、母線１１上に有
効な信号が存在するときだけ、母線１１上の信号が、母
線部分２８、チップの様々なレシーバ及びその他の論理
回路網にゲートされる。本発明のこの態様により、「０
」とも「１」ともはっきりとは確定されない母線電圧が
、母線部分２８に接続された様々な埋込み論理手段に供
給されないことが保証される。ＡＮＤゲート２７の使用
は、自己試験中に特に役立つ。たとえば、３状態ドライ
バに印加される擬似ランダム・テスト・パターンが母線
１工上で直交３状態ドライバ駆動条件をもたらすとき、
ならびに、母線をドライブするすべての３状態ドライバ
がＨ状態になっているとき、ＡＮＤ２７の使用により、
母線部分２８から信号レベルの不確定性が除去される。

本発明のもう一つの態様では、しきい値検出器１９用に
母線ターミネータ手段３０を設ける。３状態ドライバ１
２ないし１５がすべてＨ状態にあるとき、しきい値検出
器１９が導線２５上にｒＯＪ出力信号を供給することを
保証するため、試験中、ターミネータ手段のイネーブル
入力線５０が活動状態になる。

母線上に存在した以前の論理レベルから残った残留信号
効果のために、母線の論理レベルは、有効なレベルを含
めてどのような値にもなり得るので、ターミネータ手段
３０がない場合、母線１１のＨ状態は、「ドント・ケア
」状態であるものと見なさなければならない。

ターミネータ３０は、イネーブルされると、母線１１に
終端シンク／ソース・インピーダンスを与えて、ナベで
の３状態ドライバが高インピーダンス状態になっている
とき、母線が無効な（すなわち、「１」でも「０」でも
ない）論理レベルをとることを保証する。

ただし、いずれかの３状態ドライバが活動状態になって
いる場合には、ターミネータ３０は得られる母線１１の
論理レベルに影響を与えない。この場合、母線の論理レ
ベルは、イネーブルされた３状態ドライバによって決ま
る。

使用中、母線１１のＨ状態は監視しなくてもよい。本発
明の教示の範囲内で、母線ターミネータ３０は常時作動
されても、チップ１０を試験した後停止されても、また
使用中、周期的に作動されてもよい。

ターミネータ３０が不作動のとき、通常、検出器１９は
、障害のあるマシンでだけ発生する状態である直交状態
を検出するよう動作する。

本発明は周知の様々な集積回路製造技術を使って製造さ
れたチップ１０に適用できるが、ＭＯ８技術によるチッ
プ１０が好ましい。たとえば、０ＭＯ８技術を使って、
電力消費が非常に小さいＶＬＳＩ論理機能が作成されて
いる。

第２図は、ＣＭＯ５Ｉ−ランジスタを使って実現された
第１図の部分２０．２１．２４．３０を示す。第２図で
、第１図と共通する素子には、同じ番号をそのまま使っ
である。第２図の記号ｒＰＪ及びｒＮＪは、それぞれ、
ＣＭＯＳトランジスタがＰ型）ランジスタ及びＮ型トラ
ンジスタであることを示している。

トランジスタ３１及び３２は、母線１１上で無効なロー
、「０」、またはダウン・レベルの信号が発生するのを
検出する。無効ロー・レベル信号の検出を可能とする基
準信号手段（すなわち、無効母線信号として識別される
母線１１上の信号の大きさ）は、これらのトランジスタ
のチャンネルの物理的大きさによって決まる。たとえば
、トランジスタ３２のチャンネルの幅と長さの比がトラ
ンジスタ３１のチャンネルの幅と長さの比に比べて大き
い場合、レシオ回路網３１．３２の切替えを行ない、し
たがってその出力端３３に論理「０」信号をもたらすの
に、約１ボルトの母線信号で十分である。このような出
力信号は、無効母線ｒＯＪ信号を示す。

同様に、トランジスタ３４及び３５は、母線上で無効な
ハイ、「１」、またはアップ・レベルの信号が発生する
のを検出する。トランジスタ３５のチャンネルは、非常
に小さな電流しか運ばない物理的サイズであり、したが
って、トランジスタ３４のチャンネルの物理的な幅と長
さの比は、このレシオ回路網３４．３５が母線１１上の
無効アップ・レベル信号を検出できるように設計される
。

トランジスタ３８及び３７は、インバータを構成する。

このインバータは、信号３３を反転させてＮＡＮＤ２４
をドライブするのに必要である。

ＮＡＮＤ２４は、トランジスタ３８ないし４１から構成
される。母線１１上の信号が無効なハイでも無効なロー
でもないとき、ＮＡＮＤ２４の出力２５はハイ、すなわ
ち論理「１」である。第１図に関して述べたように、導
線２５上の信号が論理「１」である限り、第１図のＡＮ
Ｄ２７がイネーブルされ、導線２６によって論理「１」
信号が外部回路手段に供給される。

トランジスタ４２ないし４５は、第１図の母線ターミネ
ータ手段３０を構成する。ターミネータ３０は、母線１
１に対して信頼できる無効なＨ状態の電圧を供給する。

すなわち、無効なＨ状態の電圧がしきい値検出器によっ
て検出できる。

トランジスタ４２ないし４５のチャンネルは、すべての
３状態ドライバが母線から遮断された場合、母線１１が
有効なアップ・レベルでもを効なダウン・レベルでもな
い信号レベルにドライブされるような大きさに設定され
る。具体的には、この無効信号レベルは、接地レベルと
＋Ｖ電位レベルの中間のあるレベルにある。ターミネー
タ３０が（導線５０によって）イネーブルされている限
り、（もちろん、３状態ドライバが活動状態に固定され
ていないものと仮定して）母線１１の以前の状態がどう
であれ、トランジスタ４２ないし４５は分圧器として電
流を導通して、母線１１を「１」でも「０」でもないレ
ベルに選択的に充電または放電させる。

ターミネータ３０は、一定ではあるが僅かな電流ドレイ
ンをもたらす。使用中にＨ状態が決して予期されない場
合には、チップを試験し終えた後、チップのターミネー
タ３０をディセーブルすることが好ましい。導線５０に
より、ターミネータ３０を選択的にイネーブルまたはデ
ィセーブルすることができる。

母線１１の直交状態では、母線上の電圧が確実に有効な
「０」状態や有効な「１」状態にならないことが分かっ
ている。

第３図は、第１図の実施例に非常に似た本発明の実施例
である。第３図では、３個の３状態ドライバ１２ないし
１４が、母線１１をドライブするように接続されている
。母線１１上の信号が、ＡＮＤ２７としきい値検出器１
９の両方に印加される。検出器１９の出力２５は、ＡＮ
Ｄ２７とオフチップ監視用の導線２６に接続されている
。ターミネータ手段３０は、母線１１のＨ状態に対する
終端インピーダンスを与える。

下記の表は、３状態ドライバ（ＴＳＤ）１２ないし１４
の３本のデータ入力線１６及び３本のイネーブル入力線
１８に印加される６種の可能なテスト・パターン入力を
示す。番号をっけたこの６種のテスト・パターンのそれ
ぞれに関連する水平線上に、その結果得られる母線１１
、導線２５、母線部分２８上の信号が示しである。

テスト・パターン１に関連して、３個の３状態ドライバ
すべてのイネーブル入力線１８が「０」レベルにあるの
で、３状態ドライバすべてがディセーブルされ、Ｈ状態
母線１１上の信号は、ターミネータ３０によって確定さ
れた大きさとなる。

ターミネータ３０の動作によって、この母線信号は検出
器１９によって無効信号であると確実に認められ、した
がって、その出力線２５は「０」である。導線２５上の
信号によってＡＮＤ２７が抑制されるので、母線部分２
８上の信号はｒＯＪである。導線２６と導線２８の両方
に「０」が存在する場合、それは３状態ドライバが３個
のディセーブル信号に対して見かけ上適切に応答したこ
とを示す。

テスト・パターン２及び３は、３状態母線システムが、
（１）データ入力線１６が「０」の状態でイネーブルさ
れた３状態ドライバ１２だけに（パターン２を参照のこ
と）、または（２）データ入力線１６が「１」の状態で
イネーブルされた３状態ドライバ１２だけに（パターン
３を参照のこと）応答できるかどうかを試験する。どち
らのケースでも、３状態母線システムが適切に応答し、
導線２８上に３状態デ一タ入力信号が現われたことを示
す「１」が、導線２５上に現われる。

パターン４は、テスト・パターンが母線上に非標準状態
を生成する、試験条件を表わす。すなわち、３状態ドラ
イバ１２と３状態ドライバ１３の両方がイネーブルされ
、両方の３状態ドライバがデータ入力線１６上に「０」
を有する。両方の３状態ドライバとも母線１１を放電さ
せようとしているので、この状態は許容されるが、良好
なマシン・パターンとして推奨はできない。検出器１９
は、その出力端に「１」を出して、母線１１の放電状態
を「０」としてＡＮＤ２７を介して伝播させる。この状
況はテスト・パターン２と似ているが、テスト・パター
ンとしての有効性がはるかに少ないことに留意されたい
。

パターン４の条件は非標準的であるものの、このパター
ンは母線部分２８に接続された論理手段にとって無害で
あり、したがって、パターン４は、ＡＮＤ２７の動作に
よって伝播を妨げられることはない。

パターン５の場合は、３状態ドライバ１２と３状態ドラ
イバ１３の両方が活動状態にあり、３状態ドライバ１２
は母線１１を充電しようとし、３状態ドライバ１３は母
線を放電させようとしているので、母線１１上に非標準
的直交条件を誘導する。このパターンは、母線上に確実
に無効信号を発生させ、検出器１９から「０」出力を出
させる。

その結果、導線２８上の信号はｒＯＪとなる。このパタ
ーンは、良好なマシンで推奨できるものではなく、通常
、試験状態または障害状態のもとでしか発生しないもの
である。

パターン８は、パターン５と同様に、非標準的３状態競
合条件である。この場合、３個の３状態ドライバがイネ
ーブルされる。３状態ドライバ１２が母線を充電しよう
とし、３状態ドライバ１３及び１４が母線を放電させよ
うとしている。３状態ドライバ１２ないし１４は、パタ
ーン６の条件で、母線１１が「１」状態も「０」状態も
とらないようにバランスされている。このため、母線１
１上に確実に無効信号が発生し、導線２８上にｒＯＪが
発生する。

本発明の一態様によれば、ＡＮＤ２７は、たとえば５や
６などのテスト・パターンによって母線１１上に発生す
る、障害を起こす恐れのある非標準的な信号条件を、母
線部分２８に接続されたチップの埋込み論理手段（図示
せず）から隔離する。

上記のようにして、様々な３状態ドライバのデータ／イ
ネーブル・テスト・パターンを母線１１をドライブする
３状態ドライバに印加することができ、その結果化じる
べき出力を実際に生じる出力と比較することにより、３
状態母線が試験される。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す回路図である。 第２図は、ＣＭＯ８回路技術で実現された本発明の実施
例を示す回路図である。 第３図は、第１図によく似ているが、データ母線に接続
されている３個の３状態ドライバを示す回路図である。 １０・・・・チップ、１１・・・・母線、１２−１５・
・・・ドライバ、１６・・・・データ入力線、１７・・
・・データ出力線、１８・・・・イネーブル線、１９・
・・・しきい値検出器、２４・・・・ＮＡＮＤゲート、
２７・・・・ＡＮＤゲート、２８・・・・母線、３０・
・・・バス・ターミネータ。

Claims (1)

1. 【特許請求の範囲】 データ入力、データ出力及びイネーブル入力を有するド
   ライバ手段と、 前記データ入力に接続された母線と、 前記母線に接続されたレシーバ手段と、 前記母線に接続され、前記ドライバ手段がイネーブルさ
   れているときは前記母線上に有効信号が存在することを
   示す第１出力信号を発生し、前記ドライバ手段がイネー
   ブルされていないときは前記母線上に無効信号が存在す
   ることを示す第２出力信号を発生するテスト手段と、 を備えたことを特徴とするテスト可能な集積回路。