JPS5975167A - 論理回路テスト方式 - Google Patents
論理回路テスト方式Info
- Publication number
- JPS5975167A JPS5975167A JP57186020A JP18602082A JPS5975167A JP S5975167 A JPS5975167 A JP S5975167A JP 57186020 A JP57186020 A JP 57186020A JP 18602082 A JP18602082 A JP 18602082A JP S5975167 A JPS5975167 A JP S5975167A
- Authority
- JP
- Japan
- Prior art keywords
- output
- test
- low level
- level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路のテスト方式に係り、特に高インピ
ーダンス出力をもつ論理回路テスト方式に関する。
ーダンス出力をもつ論理回路テスト方式に関する。
論理回路をテストする場合、従来のテスト方式では、テ
スト期待値として“１“、“０“ ＩＩＸ“（不確定）
の３値について行っていた。
スト期待値として“１“、“０“ ＩＩＸ“（不確定）
の３値について行っていた。
この方式では、高インピーダンス出力を持つ論理回路は
、テスト期待値“Ｘ″′（不確定）として扱うことにな
るため、高インピーダンスであることが確認できず、テ
ストが不充分であった。
、テスト期待値“Ｘ″′（不確定）として扱うことにな
るため、高インピーダンスであることが確認できず、テ
ストが不充分であった。
本発明は、従来の高速なファンクシ璽ンテスタではテス
ト不能であった高インピーダンス出力状態をもつ論理回
路（特に論理素子）のテスト方式を提供することである
。
ト不能であった高インピーダンス出力状態をもつ論理回
路（特に論理素子）のテスト方式を提供することである
。
本発明け、テスト対象となる論理回路のテスト出力が終
端抵抗を介して入力され該出力が少くとも高レベル比較
値を越えているかどうか比較し判定する高レベル比較器
と、前記と同じ出力が入力され該出力が少くとも低レベ
ル比較値未満かどうか比較し判定する低レベル比較器と
を有し、テスト期待値として高レベルが指示されたとき
には前記高レベル比較器の出力によってテスト結果が判
定され、テスト期待値とし工匠レベルが指示されたとき
には前記低レベル比較器の出力ＫＪ：りてテスト結果が
判定される論理回路テスト方式を前提とする。
端抵抗を介して入力され該出力が少くとも高レベル比較
値を越えているかどうか比較し判定する高レベル比較器
と、前記と同じ出力が入力され該出力が少くとも低レベ
ル比較値未満かどうか比較し判定する低レベル比較器と
を有し、テスト期待値として高レベルが指示されたとき
には前記高レベル比較器の出力によってテスト結果が判
定され、テスト期待値とし工匠レベルが指示されたとき
には前記低レベル比較器の出力ＫＪ：りてテスト結果が
判定される論理回路テスト方式を前提とする。
本発明け、このようなテスト方式において、前記高レベ
ル比較器および低レベル比較器の入力点Ｐｉ：け高レベ
ルと低レベルの間の電圧が印加されているとともに第３
のテスト期待値として高インピーダンス出力の場合が追
加され、第３のテスト期待値が指示されたときには前記
高レベル比較器の出力と前記低レベル比較器の出力ｔて
よってテスト出力レベルが高レベルと低レベルとの間に
あるかどうかが判定される回路を有する論理回路テスト
方式を特徴とする。
ル比較器および低レベル比較器の入力点Ｐｉ：け高レベ
ルと低レベルの間の電圧が印加されているとともに第３
のテスト期待値として高インピーダンス出力の場合が追
加され、第３のテスト期待値が指示されたときには前記
高レベル比較器の出力と前記低レベル比較器の出力ｔて
よってテスト出力レベルが高レベルと低レベルとの間に
あるかどうかが判定される回路を有する論理回路テスト
方式を特徴とする。
第１図は、本発明の一実施例である論理回路テスト方式
のテスト回路を示す回路図で々）る。
のテスト回路を示す回路図で々）る。
本実施例は、テスト対象の論理回路がＴＴＬ素子の場合
でちる。まだテスト条件として、論理回路の終端レベル
が、基準となる高レベルと低レベルとの間にある場合を
想定している。
でちる。まだテスト条件として、論理回路の終端レベル
が、基準となる高レベルと低レベルとの間にある場合を
想定している。
論理回路２２の出力２ｏは、比較回路１．２の片方の入
カフに接続され、同出方は終端抵抗２１により終・瑞さ
れて＾る。図で終端抵抗２１端の電圧Ａｌｌは、論理回
路が＋賭４ンピーダンス出方状態のとき、終端レベルが
高レベルと低レベルとの・ ３ ・ 間になるように設定される。高レベル比較値が比較回路
１の他の入力８に、低レベル比較値が比較回路２の他の
入力９に接続される。
カフに接続され、同出方は終端抵抗２１により終・瑞さ
れて＾る。図で終端抵抗２１端の電圧Ａｌｌは、論理回
路が＋賭４ンピーダンス出方状態のとき、終端レベルが
高レベルと低レベルとの・ ３ ・ 間になるように設定される。高レベル比較値が比較回路
１の他の入力８に、低レベル比較値が比較回路２の他の
入力９に接続される。
比較回路１は、論理回路２２の出力レベルが高レベル比
較値より高ければ出力１ｏに“０″′を出力し、低けれ
ば“１“を出力する。
較値より高ければ出力１ｏに“０″′を出力し、低けれ
ば“１“を出力する。
比較回路２は、論理回路２２の出力レベルが低レベル比
較値よシ高ければ出力１１に“１″を出力し、低ければ
“０“を出力する。
較値よシ高ければ出力１１に“１″を出力し、低ければ
“０“を出力する。
比較回路１の出力１０は、ＡＮＤ回路３およびＮＡＮＤ
ＡＮＤ回路５較回路２の出力１１は、ＡＮＤ回路４およ
びＮＡＮＤＡＮＤ回路５される。
ＡＮＤ回路５較回路２の出力１１は、ＡＮＤ回路４およ
びＮＡＮＤＡＮＤ回路５される。
テスト期待値が“１゛の場合は、ＡＮＤ回路３の他の入
力１２に１“が入力され、テスト期待値が“０″の場合
は、ＡＮＤＩ１ｇｌ路４の他の入力１５１ｆＣ“１″′
が入力され、テスト期待値が高インピーダンス出力の場
合は、ＮＡＮＤＡＮＤ回路５入力１４に“１″′が入力
され、またテスト期待値が不確定の場合は、上記人力１
２．１６．１４すべてに“ｏ”が入力される。
力１２に１“が入力され、テスト期待値が“０″の場合
は、ＡＮＤＩ１ｇｌ路４の他の入力１５１ｆＣ“１″′
が入力され、テスト期待値が高インピーダンス出力の場
合は、ＮＡＮＤＡＮＤ回路５入力１４に“１″′が入力
され、またテスト期待値が不確定の場合は、上記人力１
２．１６．１４すべてに“ｏ”が入力される。
・ ４ ・
ＡＮＤ回路３．４およびＮＡ、ＮＤ回路５の１１ギカば
ＯＲ回路６に入力される。
ＯＲ回路６に入力される。
ＯＲ回路６の出力１５が“０゛の場合はテスト合格、“
１′°の場合はテスト不合格を示す。
１′°の場合はテスト不合格を示す。
以上のように、一実施例で示す本発明によれば、従来方
式にＮｋＮＤＡＮＤ回路５し、テスト期待値を“１″、
“ｏ”、“Ｘ°゛（不確定）の他に、高インピーダンス
出方を追加することによって高インピーダンス出力の判
定ができる。
式にＮｋＮＤＡＮＤ回路５し、テスト期待値を“１″、
“ｏ”、“Ｘ°゛（不確定）の他に、高インピーダンス
出方を追加することによって高インピーダンス出力の判
定ができる。
〔発明の効果〕
本発明によれば、従来方式ではテスト期待値が不確定と
して扱われでいた高インピーダンス出力をもつ論理回路
の高速なテストが可能なテスト方式を得ることができる
。
して扱われでいた高インピーダンス出力をもつ論理回路
の高速なテストが可能なテスト方式を得ることができる
。
第１図は本発明による一実施例である論理回路テスト方
式の回路図である。 １．２・・・比較回路 ６．４、・・ＡＮＤ回路 ５・・・ＮＡＮＤＡＮＤ回路 ６・・・ＯＲ回路
１２・・（テスト期待値“１“）入力 １５・・（テスト期待値“０″）入力 １４・・・（テスト期待値“高インピーダンス出力“、
）入力 ２０・・・（対象論理回路）出力 ２１・・・終端抵抗 ２２・・・論理回路 ・ ７１ 第 ／ 肥 ２
式の回路図である。 １．２・・・比較回路 ６．４、・・ＡＮＤ回路 ５・・・ＮＡＮＤＡＮＤ回路 ６・・・ＯＲ回路
１２・・（テスト期待値“１“）入力 １５・・（テスト期待値“０″）入力 １４・・・（テスト期待値“高インピーダンス出力“、
）入力 ２０・・・（対象論理回路）出力 ２１・・・終端抵抗 ２２・・・論理回路 ・ ７１ 第 ／ 肥 ２
Claims (1)
- 【特許請求の範囲】 １、 テスト対象となる論理回路のテスト出力が、少く
とも高レベルを越えているかどうかと少くとも低レベル
未満かどうかと、高インピーダンス出力かどうかとにつ
いて判定されることを特数とする論理回路テスト方式。 ２、 前記テスト方式は、少くとも高レベル比較値を越
えているかどうか比較し判定する高レベル比較器と、前
記テスト出力が少くとも低レベル比較値未満かどうか比
較し判定する低レベル比較器とを有し、かつ前記高レベ
ル比較器および低レベル比較器の入力点には前記高レベ
ルと低レベルの間の電圧が印加されておシ、テスト期待
値として高レベルが指示されたときには前記高レベル比
較器の出力によってテスト結果が判定され、テスト期待
値として低レベルが指示されたときには前記低レベル比
較器の出力によってテスト結果が判定され、テスト期待
値として高インピーダンス出力が指示されたと角には前
記高レベル比較器の出力と前記低レベル比較器の出力と
によって前記テスト出力レベルが前記高レベルと低レベ
ルとの間にあるかどうか判定される回路を有することを
特徴とする特許請求の範囲第１項記載の論理回路テスト
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186020A JPS5975167A (ja) | 1982-10-25 | 1982-10-25 | 論理回路テスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57186020A JPS5975167A (ja) | 1982-10-25 | 1982-10-25 | 論理回路テスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975167A true JPS5975167A (ja) | 1984-04-27 |
Family
ID=16180983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57186020A Pending JPS5975167A (ja) | 1982-10-25 | 1982-10-25 | 論理回路テスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213865A (ja) * | 1988-04-29 | 1990-01-18 | Internatl Business Mach Corp <Ibm> | テスト可能な集積回路 |
| EP1475875B1 (de) * | 2003-05-09 | 2020-07-15 | Continental Automotive GmbH | Verfahren und Anordnung zur Prüfung einer Leistungsendstufe |
-
1982
- 1982-10-25 JP JP57186020A patent/JPS5975167A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0213865A (ja) * | 1988-04-29 | 1990-01-18 | Internatl Business Mach Corp <Ibm> | テスト可能な集積回路 |
| EP1475875B1 (de) * | 2003-05-09 | 2020-07-15 | Continental Automotive GmbH | Verfahren und Anordnung zur Prüfung einer Leistungsendstufe |
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