JPS6134483A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6134483A JPS6134483A JP15611484A JP15611484A JPS6134483A JP S6134483 A JPS6134483 A JP S6134483A JP 15611484 A JP15611484 A JP 15611484A JP 15611484 A JP15611484 A JP 15611484A JP S6134483 A JPS6134483 A JP S6134483A
- Authority
- JP
- Japan
- Prior art keywords
- test
- block
- terminal
- logic function
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はテスト端子を有する集積回路装置に関し、とく
にテスト端子を使って内部の論理機能ブロックをテスト
する機能を有する牛導体集槓回路装置に関する。
にテスト端子を使って内部の論理機能ブロックをテスト
する機能を有する牛導体集槓回路装置に関する。
（従来技術）
従来、ＩＣ内の各論理機能ブロックのテスタビリティｔ
−Ｓげるために、テストモードを設ける、即ちテストす
べき論理機能ブロックの前段に位置する論理機能ブロッ
クの出力を任意のレベルにコントロールするためのテス
トバスを設け、テスト用端子からこのテストパスにテス
ト用信号を転送し、これｆ：直接テストすべき論理機能
ブロックに入力してテストすることが行なわれている。
−Ｓげるために、テストモードを設ける、即ちテストす
べき論理機能ブロックの前段に位置する論理機能ブロッ
クの出力を任意のレベルにコントロールするためのテス
トバスを設け、テスト用端子からこのテストパスにテス
ト用信号を転送し、これｆ：直接テストすべき論理機能
ブロックに入力してテストすることが行なわれている。
従来のテストモード會もった集積回路装置の要部を第１
図に示す。ζこで、ＢＩＦｓ、テストされるブロックで
、Ａｌｌ！その前段に配設されたブロックである。・今
、ブロックＢ１ｖｆ−テストしたい時、そこに１１＃レ
ベル信号を入力する必要がるるとする・。この場合、ブ
ロックＡ１が′１＃を出力するものであればよいが、ブ
ロックＡ１に１”を出力させるにはそれが＠１ｊｔを出
力するような論理をブロックＡ１に与えなければならな
い。しかしこれは非常に困難でＩＣ１高速テストには不
利でおる。、従って、テスト用端子にテスト用信号ライ
ン、Ｅｌ・全接続し、Ｅｌから−１”ｅ入力することに
よｐテストバス１を使ってブロックＢ１’ｋｉ［接テス
・ト・でき、るようにしてしる。又、テストしない場合
には、Ｅｌを′０″にコントロールすることで、Ｂ１は
Ａ１の論理をうけて通常モードで動作する。しかしテス
トモード以外ではこのテストいる。従って、このノイズ
をうけた時には論理機能ブロックＤ１の本来有する機能
をも果たさなくなり、当然次段のブロックＢ１は誤動作
を起こすことになる。
図に示す。ζこで、ＢＩＦｓ、テストされるブロックで
、Ａｌｌ！その前段に配設されたブロックである。・今
、ブロックＢ１ｖｆ−テストしたい時、そこに１１＃レ
ベル信号を入力する必要がるるとする・。この場合、ブ
ロックＡ１が′１＃を出力するものであればよいが、ブ
ロックＡ１に１”を出力させるにはそれが＠１ｊｔを出
力するような論理をブロックＡ１に与えなければならな
い。しかしこれは非常に困難でＩＣ１高速テストには不
利でおる。、従って、テスト用端子にテスト用信号ライ
ン、Ｅｌ・全接続し、Ｅｌから−１”ｅ入力することに
よｐテストバス１を使ってブロックＢ１’ｋｉ［接テス
・ト・でき、るようにしてしる。又、テストしない場合
には、Ｅｌを′０″にコントロールすることで、Ｂ１は
Ａ１の論理をうけて通常モードで動作する。しかしテス
トモード以外ではこのテストいる。従って、このノイズ
をうけた時には論理機能ブロックＤ１の本来有する機能
をも果たさなくなり、当然次段のブロックＢ１は誤動作
を起こすことになる。
（発明の目的）
本発明の目的は論理機能ブロックに対するテストバスお
よびテスト端子を有する集積回路装置において、ノイズ
に対する影響を防止できる回路をもたせることである。
よびテスト端子を有する集積回路装置において、ノイズ
に対する影響を防止できる回路をもたせることである。
（発明の構成）
本発明のテストモード會もった集ｖＲ＠路装ｆはテスト
モードを利用するか否かを、その論理機能ブロックのテ
スト用端子に、その論理機能ブロック外の目的とするテ
スト用信号ラインを接続するか否かによって、＠りわけ
ることが可能で弗ること全特徴とし、その論理機能ブロ
ックのテスト用端子がその論理機能ブロック外の目的と
するテスト用信号ラインに配線不可能な場合に稈、自動
的にテストモードの論理を動作させないようにする回路
手段を設けたものである。
モードを利用するか否かを、その論理機能ブロックのテ
スト用端子に、その論理機能ブロック外の目的とするテ
スト用信号ラインを接続するか否かによって、＠りわけ
ることが可能で弗ること全特徴とし、その論理機能ブロ
ックのテスト用端子がその論理機能ブロック外の目的と
するテスト用信号ラインに配線不可能な場合に稈、自動
的にテストモードの論理を動作させないようにする回路
手段を設けたものである。
（実施例の説明）
以下、本発明の一実施例を図面によって説明する。第２
図は本発明の一実施例による集積回路の要部ブロック図
である。ζこではブロックＡ２゜Ｂ２ｔ−例示している
。今、ブロックＡ２の１ ｃｏｎｔｒｏｌｌａｂｉｌｉ
ｔｙが悪いことがわかっている場合、（すなわち容易に
１１ｗレベルを出力させることが困難な場合）、テスト
用端子Ｃ２をテスト用信号ラインＥ２に接続可能な場合
は、Ｂ２を１１″′にコントロールすることで８２ｔ−
テストできる。
図は本発明の一実施例による集積回路の要部ブロック図
である。ζこではブロックＡ２゜Ｂ２ｔ−例示している
。今、ブロックＡ２の１ ｃｏｎｔｒｏｌｌａｂｉｌｉ
ｔｙが悪いことがわかっている場合、（すなわち容易に
１１ｗレベルを出力させることが困難な場合）、テスト
用端子Ｃ２をテスト用信号ラインＥ２に接続可能な場合
は、Ｂ２を１１″′にコントロールすることで８２ｔ−
テストできる。
この時Ｅ２は接地レベルにおとす必要がろる。−万、接
続不可能な場合には端子ＩＤ２は７０−ティング状態に
ろるが、１クランプ発生器Ｆ２に１シテストバス２には
インバータＧ２により反転した論３１１０”が自動的に
転送され、ＯＡゲートの一入力端は固定される。よって
ブロックＡ２の出力がそのままブロックＢ２の入力とな
り、論理的に何ら問題はない。
続不可能な場合には端子ＩＤ２は７０−ティング状態に
ろるが、１クランプ発生器Ｆ２に１シテストバス２には
インバータＧ２により反転した論３１１０”が自動的に
転送され、ＯＡゲートの一入力端は固定される。よって
ブロックＡ２の出力がそのままブロックＢ２の入力とな
り、論理的に何ら問題はない。
（発明の効果）
本発明は、テストモード會もった論理機能ブロックのテ
スト用端子を利用する場合には、テスタビリティｔＳげ
ることができ、利用しない場合には、自動的にテストモ
ードが働かないような動作をする。従って、テストモー
ドの使用有無にかがわらず、このテストモードｔもった
論理機能ブロックを使用すれば、新たに論理機能ブロッ
クを再構成する必要がなくな９、外米ノイズに対して強
い耐性をもつ装置が実現できる。
スト用端子を利用する場合には、テスタビリティｔＳげ
ることができ、利用しない場合には、自動的にテストモ
ードが働かないような動作をする。従って、テストモー
ドの使用有無にかがわらず、このテストモードｔもった
論理機能ブロックを使用すれば、新たに論理機能ブロッ
クを再構成する必要がなくな９、外米ノイズに対して強
い耐性をもつ装置が実現できる。
第１図は従来の論理機能ブロック図、第２図は本発明の
一実施例の論理機能ブロック図を示す。 ｈ １ 、 ｈ ２−−−１ ｃｏｎｔｒｏｌ １ａｂ
ｉｌｉｔｙが悪いブロック、Ｂｌ、Ｂ２・・・テストさ
れるブロック、ＣＩ。
一実施例の論理機能ブロック図を示す。 ｈ １ 、 ｈ ２−−−１ ｃｏｎｔｒｏｌ １ａｂ
ｉｌｉｔｙが悪いブロック、Ｂｌ、Ｂ２・・・テストさ
れるブロック、ＣＩ。
Claims (1)
- テスト用端子を有する集積回路装置において、非テスト
モードにおいて該テスト端子を所定の電圧レベルに固定
する手段を有することを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611484A JPS6134483A (ja) | 1984-07-26 | 1984-07-26 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611484A JPS6134483A (ja) | 1984-07-26 | 1984-07-26 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134483A true JPS6134483A (ja) | 1986-02-18 |
Family
ID=15620616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611484A Pending JPS6134483A (ja) | 1984-07-26 | 1984-07-26 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134483A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217649A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | マイクロコンピュータ |
| KR100515025B1 (ko) * | 1997-11-15 | 2005-12-01 | 삼성전자주식회사 | 테스트/접지 겸용 핀을 구비하는 반도체 장치 |
-
1984
- 1984-07-26 JP JP15611484A patent/JPS6134483A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217649A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | マイクロコンピュータ |
| KR100515025B1 (ko) * | 1997-11-15 | 2005-12-01 | 삼성전자주식회사 | 테스트/접지 겸용 핀을 구비하는 반도체 장치 |
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