JP3433404B2 - テスト回路を備えた集積回路及びテスト方法 - Google Patents
テスト回路を備えた集積回路及びテスト方法Info
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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Description
【０００１】
【発明の属する技術分野】本発明は概して集積回路に関
し、より詳細には、１つ以上の埋め込まれたマイクロプ
ロセッサ・コアを持ち、標準のテスト・ベクトルを使用
してマイクロプロセッサ・コアのテストが可能であり、
かつ個々のマイクロプロセッサ・コアのソフトウェアを
デバッグする際に、イン・サーキット・エミュレータ
（ＩＣＥ）を使用することが可能な、特定用途向け集積
回路（ＡＳＩＣ）に関するものである。
し、より詳細には、１つ以上の埋め込まれたマイクロプ
ロセッサ・コアを持ち、標準のテスト・ベクトルを使用
してマイクロプロセッサ・コアのテストが可能であり、
かつ個々のマイクロプロセッサ・コアのソフトウェアを
デバッグする際に、イン・サーキット・エミュレータ
（ＩＣＥ）を使用することが可能な、特定用途向け集積
回路（ＡＳＩＣ）に関するものである。
【０００２】
【従来の技術】現代のエレクトロニクス・システムは、
しばしば、埋め込みマイクロプロセッサ、又は埋め込み
マイクロ・コントローラを内蔵している。より高度の集
積度と性能への要求から、特定用途向け集積回路（ＡＳ
ＩＣ）の中にマイクロプロセッサ、又はマイクロ・コン
トローラ（以後、通常「マイクロプロセッサ」と表記）
を埋め込む傾向にあった。その結果、ＡＳＩＣは単一チ
ップ上にパッケージされたマイクロプロセッサ「コ
ア」、および特定用途向け論理回路を内蔵している。
しばしば、埋め込みマイクロプロセッサ、又は埋め込み
マイクロ・コントローラを内蔵している。より高度の集
積度と性能への要求から、特定用途向け集積回路（ＡＳ
ＩＣ）の中にマイクロプロセッサ、又はマイクロ・コン
トローラ（以後、通常「マイクロプロセッサ」と表記）
を埋め込む傾向にあった。その結果、ＡＳＩＣは単一チ
ップ上にパッケージされたマイクロプロセッサ「コ
ア」、および特定用途向け論理回路を内蔵している。
【０００３】ＡＳＩＣ内のマイクロプロセッサ・コア
は、通常ＡＳＩＣ内の論理回路にのみインタフェースす
るので、通常のオペレーションの間には、マイクロプロ
セッサ・コアからの入出力（Ｉ／Ｏ）信号を、ＡＳＩＣ
の主要なＩ／Ｏ（即ち、オフ・チップ）ドライバ／レシ
ーバに必ずしも接続する必要がない。しかし、マイクロ
プロセッサＩ／ＯがＡＳＩＣチップの外部をアクセスで
きない場合は、ＡＳＩＣの中のマイクロプロセッサ・コ
アをテストすることが一層困難になる。一般に、独立し
たマイクロプロセッサの試験は、入力に一連のテスト・
ベクトルを加えて、予期した結果が出力に現れるかどう
かを見ることにより行われる。これらのテスト・ベクト
ルのセットは、多くの場合アーキテクチャ・ベリフィケ
イション・パターン（ＡＶＰ）と呼ばれている。ＡＳＩ
Ｃ論理回路内にマイクロプロセッサを埋め込んだ場合
は、独立したマイクロプロセッサ用のＡＶＰを使用する
ことは最早不可能になる。埋め込みマイクロプロセッ
サ、及び特定用途向け論理回路の動きを捕らえる新しい
ＡＶＰを開発することは可能であろう。しかしながらこ
の方法は、個々のＡＳＩＣに対して新たに特有のＡＶＰ
が必要になる。半導体素子用のＡＶＰの開発は、高価で
時間のかかる工程であり、そのため個々のＡＳＩＣに新
しいＡＶＰを作成することは、個々の素子の開発コスト
を大幅に増加させるであろう。したがって、独立したマ
イクロプロセッサのために開発された標準のＡＶＰを用
いて、ＡＳＩＣ内に埋め込まれたマイクロプロセッサ・
コアをテストするための方法を用意することが望まし
い。
は、通常ＡＳＩＣ内の論理回路にのみインタフェースす
るので、通常のオペレーションの間には、マイクロプロ
セッサ・コアからの入出力（Ｉ／Ｏ）信号を、ＡＳＩＣ
の主要なＩ／Ｏ（即ち、オフ・チップ）ドライバ／レシ
ーバに必ずしも接続する必要がない。しかし、マイクロ
プロセッサＩ／ＯがＡＳＩＣチップの外部をアクセスで
きない場合は、ＡＳＩＣの中のマイクロプロセッサ・コ
アをテストすることが一層困難になる。一般に、独立し
たマイクロプロセッサの試験は、入力に一連のテスト・
ベクトルを加えて、予期した結果が出力に現れるかどう
かを見ることにより行われる。これらのテスト・ベクト
ルのセットは、多くの場合アーキテクチャ・ベリフィケ
イション・パターン（ＡＶＰ）と呼ばれている。ＡＳＩ
Ｃ論理回路内にマイクロプロセッサを埋め込んだ場合
は、独立したマイクロプロセッサ用のＡＶＰを使用する
ことは最早不可能になる。埋め込みマイクロプロセッ
サ、及び特定用途向け論理回路の動きを捕らえる新しい
ＡＶＰを開発することは可能であろう。しかしながらこ
の方法は、個々のＡＳＩＣに対して新たに特有のＡＶＰ
が必要になる。半導体素子用のＡＶＰの開発は、高価で
時間のかかる工程であり、そのため個々のＡＳＩＣに新
しいＡＶＰを作成することは、個々の素子の開発コスト
を大幅に増加させるであろう。したがって、独立したマ
イクロプロセッサのために開発された標準のＡＶＰを用
いて、ＡＳＩＣ内に埋め込まれたマイクロプロセッサ・
コアをテストするための方法を用意することが望まし
い。
【０００４】マイクロプロセッサ・コアをＡＳＩＣに埋
め込むことに起因する別の厄介な問題は、埋め込みマイ
クロプロセッサ・コア上で走るソフトウェアのテストに
関するものである。一般に、マイクロプロセッサ用のソ
フトウェアは、イン・サーキット・エミュレータ（ＩＣ
Ｅ）と呼ばれるテスト・ツールを用いてテストされ、ハ
ードウェアに組み込まれる。ＩＣＥは通常マイクロプロ
セッサの接続ポイントに結合される接続ポイントを備
え、かつ高度のデバッグ能力を備えながら、マイクロプ
ロセッサ動作をエミュレートする。このようにしてシス
テムのハードウェアとソフトウェアのデバッグの際に、
独立のマイクロプロセッサは埋め込まれたシステムから
取り外されてＩＣＥで置き換えることができる。しか
し、ＡＳＩＣ内にマイクロプロセッサが搭載された場合
は、マイクロプロセッサへの接続ポイントは、ＡＳＩＣ
論理回路の内部に埋め込まれてしまう。ＡＳＩＣ内に埋
め込まれたマイクロプロセッサに対してＩＣＥを使う１
つの方法は、すべてのマイクロプロセッサＩ／Ｏを、Ａ
ＳＩＣ素子上の外部Ｉ／Ｏピンに引き出すことである。
しかし、ほとんどのアプリケーションでは、通常のオペ
レーションの間は、マイクロプロセッサのＩ／Ｏ信号の
大部分は、外部Ｉ／Ｏピンで必要になることはない。Ａ
ＳＩＣの開発の間にだけ使われるすべてのマイクロプロ
セッサＩ／Ｏ信号を、ＡＳＩＣ素子のＩ／Ｏピンとして
加えた場合は、ＡＳＩＣのパッケージ・サイズを大きく
増加させ、したがってそのコストを大きく増加させる。
埋め込みマイクロプロセッサにＩＣＥを使用するために
ＡＳＩＣの外部Ｉ／Ｏピンを当てるこの方法は、一般に
費用効率の良い解決策ではない。更に、ＡＳＩＣ内に２
つ以上の埋め込みマイクロプロセッサ・コアを必要とす
るアプリケーションについては、すべての専用のマイク
ロプロセッサＩ／Ｏ信号を外部Ｉ／Ｏピンに割り当てた
ならば、実現不可能なＩ／Ｏピン数になる。
め込むことに起因する別の厄介な問題は、埋め込みマイ
クロプロセッサ・コア上で走るソフトウェアのテストに
関するものである。一般に、マイクロプロセッサ用のソ
フトウェアは、イン・サーキット・エミュレータ（ＩＣ
Ｅ）と呼ばれるテスト・ツールを用いてテストされ、ハ
ードウェアに組み込まれる。ＩＣＥは通常マイクロプロ
セッサの接続ポイントに結合される接続ポイントを備
え、かつ高度のデバッグ能力を備えながら、マイクロプ
ロセッサ動作をエミュレートする。このようにしてシス
テムのハードウェアとソフトウェアのデバッグの際に、
独立のマイクロプロセッサは埋め込まれたシステムから
取り外されてＩＣＥで置き換えることができる。しか
し、ＡＳＩＣ内にマイクロプロセッサが搭載された場合
は、マイクロプロセッサへの接続ポイントは、ＡＳＩＣ
論理回路の内部に埋め込まれてしまう。ＡＳＩＣ内に埋
め込まれたマイクロプロセッサに対してＩＣＥを使う１
つの方法は、すべてのマイクロプロセッサＩ／Ｏを、Ａ
ＳＩＣ素子上の外部Ｉ／Ｏピンに引き出すことである。
しかし、ほとんどのアプリケーションでは、通常のオペ
レーションの間は、マイクロプロセッサのＩ／Ｏ信号の
大部分は、外部Ｉ／Ｏピンで必要になることはない。Ａ
ＳＩＣの開発の間にだけ使われるすべてのマイクロプロ
セッサＩ／Ｏ信号を、ＡＳＩＣ素子のＩ／Ｏピンとして
加えた場合は、ＡＳＩＣのパッケージ・サイズを大きく
増加させ、したがってそのコストを大きく増加させる。
埋め込みマイクロプロセッサにＩＣＥを使用するために
ＡＳＩＣの外部Ｉ／Ｏピンを当てるこの方法は、一般に
費用効率の良い解決策ではない。更に、ＡＳＩＣ内に２
つ以上の埋め込みマイクロプロセッサ・コアを必要とす
るアプリケーションについては、すべての専用のマイク
ロプロセッサＩ／Ｏ信号を外部Ｉ／Ｏピンに割り当てた
ならば、実現不可能なＩ／Ｏピン数になる。
【０００５】ＡＳＩＣ内にマイクロプロセッサ・コアを
埋め込むための種々のアーキテクチャが知られている。
例えば、米国特許番号５，２５４，９４０号「Ｔｅｓｔ
ａｂｌｅ Ｅｍｂｅｄｄｅｄ Ｍｉｃｒｏｐｒｏｃｅｓ
ｓｏｒ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｔｅｓｔｉｎｇ
Ｓａｍｅ」（Ｏｋｅ、外に１９９３年１０月１９日発
行、ＬＳＩ Ｌｏｇｉｃ Ｃｏｒｐ．に譲渡）は、ＡＳ
ＩＣが特別のテスト・モードに構成された場合にのみ、
マイクロプロセッサＩ／Ｏがオフ・チップで駆動される
ように、マイクロプロセッサ・コアを埋め込む方法を開
示した。ここで図１はＯｋｅ、外による特許中の図２を
再生したものである。通常のオペレーションでは、チッ
プ出力パッド２１４は、特定用途向け論理回路の入出力
信号に用いられる。この回路２００は、独立したマイク
ロプロセッサのために開発された標準のＡＶＰを使用し
て、埋め込みマイクロプロセッサ２０４をテストするこ
とを可能にしている。しかし、Ｏｋｅ、外の回路はＩＣ
Ｅで埋め込みマイクロプロセッサを代用できないという
点で制限がある。更に、Ｏｋｅ、外の回路は一定方向の
信号に制限されて、双方向のＩ／Ｏ線にするための解決
法は備えていない。
埋め込むための種々のアーキテクチャが知られている。
例えば、米国特許番号５，２５４，９４０号「Ｔｅｓｔ
ａｂｌｅ Ｅｍｂｅｄｄｅｄ Ｍｉｃｒｏｐｒｏｃｅｓ
ｓｏｒ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｔｅｓｔｉｎｇ
Ｓａｍｅ」（Ｏｋｅ、外に１９９３年１０月１９日発
行、ＬＳＩ Ｌｏｇｉｃ Ｃｏｒｐ．に譲渡）は、ＡＳ
ＩＣが特別のテスト・モードに構成された場合にのみ、
マイクロプロセッサＩ／Ｏがオフ・チップで駆動される
ように、マイクロプロセッサ・コアを埋め込む方法を開
示した。ここで図１はＯｋｅ、外による特許中の図２を
再生したものである。通常のオペレーションでは、チッ
プ出力パッド２１４は、特定用途向け論理回路の入出力
信号に用いられる。この回路２００は、独立したマイク
ロプロセッサのために開発された標準のＡＶＰを使用し
て、埋め込みマイクロプロセッサ２０４をテストするこ
とを可能にしている。しかし、Ｏｋｅ、外の回路はＩＣ
Ｅで埋め込みマイクロプロセッサを代用できないという
点で制限がある。更に、Ｏｋｅ、外の回路は一定方向の
信号に制限されて、双方向のＩ／Ｏ線にするための解決
法は備えていない。
【０００６】ＡＳＩＣ内にマイクロプロセッサを埋め込
むための別の設計が、米国特許番号５，３０４，８６０
「Ｍｅｔｈｏｄ ｆｏｒ Ｐｏｗｅｒｉｎｇ Ｄｏｗｎ
ａＭｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｅｍｂｅｄｄｅｄ
ｗｉｔｈｉｎ ａ Ｇａｔｅ Ａｒｒａｙ」（１９９
４年４月１９日、Ａｓｈｂｙ、外に発行、Ｍｏｔｏｒｏ
ｌａ，Ｉｎｃ．に譲渡）に記述されている。ここに図２
はＡｓｈｂｙ、外の特許中の図７の再生である。Ａｓｈ
ｂｙ、外の特許は、埋め込みのマイクロプロセッサ・コ
アと特定用途向け論理回路とがお互いに分離できるよう
に、マイクロプロセッサ・コアを埋め込む方法を記述し
ている。Ａｓｈｂｙ、外の回路は、標準のＡＶＰを使用
して埋め込みマイクロプロセッサ・コアをテストするこ
とを可能にし、更にＩＣＥを接続して埋め込みマイクロ
プロセッサをエミュレートすることを可能にする。しか
し、その回路には制限があり、すべての動作モードで、
特定用途向け論理回路に結合されたマイクロプロセッサ
のすべてのＩ／Ｏ信号を、Ｉ／Ｏピンでアクセス可能に
することができない。増大するＩ／Ｏピンへの要求は、
一般にチップのサイズ、パッケージのサイズを増大さ
せ、したがってＡＳＩＣのコストを増大させる。２つ以
上の埋め込みマイクロプロセッサ・コアを持つＡＳＩＣ
にとって、過度のピン・アウトはより一層重大な問題に
なってきている。別の重大な欠点は、埋め込みマイクロ
プロセッサと特定用途向け論理回路との間のすべての接
続が、常にオフ・チップ・ドライバ５４及びそれに対応
するレシーバ５８を経由して行われることである。オフ
・チップ・ドライバ及びレシーバの信号伝達遅延は、オ
ン・チップ信号の信号伝達遅延よりも遥かに大きい。し
たがって、マイクロプロセッサ・コアと特定用途向けの
論理回路との間のすべての接続をオフ・チップ・ドライ
バ、及びレシーバを経由して行うことは、増大する伝達
遅延のために、重大な性能上の制限をもたらす。
むための別の設計が、米国特許番号５，３０４，８６０
「Ｍｅｔｈｏｄ ｆｏｒ Ｐｏｗｅｒｉｎｇ Ｄｏｗｎ
ａＭｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｅｍｂｅｄｄｅｄ
ｗｉｔｈｉｎ ａ Ｇａｔｅ Ａｒｒａｙ」（１９９
４年４月１９日、Ａｓｈｂｙ、外に発行、Ｍｏｔｏｒｏ
ｌａ，Ｉｎｃ．に譲渡）に記述されている。ここに図２
はＡｓｈｂｙ、外の特許中の図７の再生である。Ａｓｈ
ｂｙ、外の特許は、埋め込みのマイクロプロセッサ・コ
アと特定用途向け論理回路とがお互いに分離できるよう
に、マイクロプロセッサ・コアを埋め込む方法を記述し
ている。Ａｓｈｂｙ、外の回路は、標準のＡＶＰを使用
して埋め込みマイクロプロセッサ・コアをテストするこ
とを可能にし、更にＩＣＥを接続して埋め込みマイクロ
プロセッサをエミュレートすることを可能にする。しか
し、その回路には制限があり、すべての動作モードで、
特定用途向け論理回路に結合されたマイクロプロセッサ
のすべてのＩ／Ｏ信号を、Ｉ／Ｏピンでアクセス可能に
することができない。増大するＩ／Ｏピンへの要求は、
一般にチップのサイズ、パッケージのサイズを増大さ
せ、したがってＡＳＩＣのコストを増大させる。２つ以
上の埋め込みマイクロプロセッサ・コアを持つＡＳＩＣ
にとって、過度のピン・アウトはより一層重大な問題に
なってきている。別の重大な欠点は、埋め込みマイクロ
プロセッサと特定用途向け論理回路との間のすべての接
続が、常にオフ・チップ・ドライバ５４及びそれに対応
するレシーバ５８を経由して行われることである。オフ
・チップ・ドライバ及びレシーバの信号伝達遅延は、オ
ン・チップ信号の信号伝達遅延よりも遥かに大きい。し
たがって、マイクロプロセッサ・コアと特定用途向けの
論理回路との間のすべての接続をオフ・チップ・ドライ
バ、及びレシーバを経由して行うことは、増大する伝達
遅延のために、重大な性能上の制限をもたらす。
【０００７】埋め込みマイクロプロセッサを含む集積回
路に関連のあるもう１つのアーキテクチャは、米国特許
番号５，３３１，５７１号「Ｔｅｓｔｉｎｇ ａｎｄ
Ｅｍｕｌａｔｉｏｎ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔｓ」（１９９４年７月１９日、Ａｒｏｎｏ
ｆｆ、外に発行、ＮＥＣ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉ
ｎｃ．に譲渡）に開示されている。Ａｒｏｎｏｆｆ、外
の回路は、埋め込みマイクロプロセッサのテストが可能
であるが、内部のスリー・ステイト・バス（即ち、完全
にチップ内にある論理回路を接続するスリー・ステイト
・バス）を必要とする。内部スリー・ステイト・バス
は、集積回路の完全なテスタビリテイを保証しない。例
えば、もしスリー・ステイト・ドライバがオンになるべ
き場合にオフにされても、その出力は依然として回路が
機能していることを示す論理状態にフロートしている可
能性があり、その結果、集積回路中の欠陥を隠してしま
う。
路に関連のあるもう１つのアーキテクチャは、米国特許
番号５，３３１，５７１号「Ｔｅｓｔｉｎｇ ａｎｄ
Ｅｍｕｌａｔｉｏｎ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔｓ」（１９９４年７月１９日、Ａｒｏｎｏ
ｆｆ、外に発行、ＮＥＣ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉ
ｎｃ．に譲渡）に開示されている。Ａｒｏｎｏｆｆ、外
の回路は、埋め込みマイクロプロセッサのテストが可能
であるが、内部のスリー・ステイト・バス（即ち、完全
にチップ内にある論理回路を接続するスリー・ステイト
・バス）を必要とする。内部スリー・ステイト・バス
は、集積回路の完全なテスタビリテイを保証しない。例
えば、もしスリー・ステイト・ドライバがオンになるべ
き場合にオフにされても、その出力は依然として回路が
機能していることを示す論理状態にフロートしている可
能性があり、その結果、集積回路中の欠陥を隠してしま
う。
【０００８】
【発明が解決しようとする課題】したがって、独立のマ
イクロプロセッサのために開発された標準のＡＶＰを使
ってマイクロプロセッサ・コアのテストが可能であり、
埋め込みマイクロプロセッサ・コアをエミュレーション
するためにＩＣＥの使用が可能であり、オフ・チップ・
ドライバ及びレシーバを経由せずにマイクロプロセッサ
・コアを特定用途向け論理回路に直接結合でき、更にス
リー・ステイト素子を全く含まないために完全なテスタ
ビリテイが保証される、埋め込みマイクロプロセッサ・
コアをもつＡＳＩＣのような集積回路を提供する必要性
がある。
イクロプロセッサのために開発された標準のＡＶＰを使
ってマイクロプロセッサ・コアのテストが可能であり、
埋め込みマイクロプロセッサ・コアをエミュレーション
するためにＩＣＥの使用が可能であり、オフ・チップ・
ドライバ及びレシーバを経由せずにマイクロプロセッサ
・コアを特定用途向け論理回路に直接結合でき、更にス
リー・ステイト素子を全く含まないために完全なテスタ
ビリテイが保証される、埋め込みマイクロプロセッサ・
コアをもつＡＳＩＣのような集積回路を提供する必要性
がある。
【０００９】
【課題を解決するための手段】本発明に従い、ＡＳＩＣ
などの集積回路のために集積回路素子の信号の伝達経路
を制御するテスト・モード・マトリックス回路が提供さ
れる。テスト・モード・マトリックス回路の機能は、制
御入力の状態で決定される。制御入力が通常のオペレー
ション用に構成されている場合は、特定用途向け論理回
路はオフ・チップＩ／Ｏのドライバ／レシーバを通過せ
ずに、マイクロプロセッサ・コアに直接結合される。更
に、通常モードにおいては、様々な信号が特定用途向け
論理回路からＩ／Ｏドライバ／レシーバに結合される。
制御入力がＡＶＰオペレーション用に構成されている場
合は、マイクロプロセッサ・コアＩ／Ｏ信号はＩ／Ｏド
ライバ／レシーバに直接結合され、独立マイクロプロセ
ッサ用に開発された標準ＡＶＰを外部の試験器が埋め込
みマイクロプロセッサ・コアに適用できるようにする。
制御入力がＩＣＥオペレーション用に構成されている場
合は、通常のオペレーションの間にはマイクロプロセッ
サ・コアに結合されている特定用途向け論理回路信号
が、この場合にはＩ／Ｏドライバ／レシーバに結合さ
れ、特定用途向け論理回路、及びマイクロプロセッサ・
コアのソフトウェアのデバッグの際に、外部のＩＣＥが
埋め込みマイクロプロセッサ・コアの機能をエミュレー
トすることを可能にする。制御入力は製造の際の集積回
路のスキャン・テストを可能にするように、その他の動
作モードを決めることもできる。更に、テスト・モード
・マトリックスはスリー・ステイト素子を全く含まない
ので、集積回路の完全なテスタビリテイを可能にする。
などの集積回路のために集積回路素子の信号の伝達経路
を制御するテスト・モード・マトリックス回路が提供さ
れる。テスト・モード・マトリックス回路の機能は、制
御入力の状態で決定される。制御入力が通常のオペレー
ション用に構成されている場合は、特定用途向け論理回
路はオフ・チップＩ／Ｏのドライバ／レシーバを通過せ
ずに、マイクロプロセッサ・コアに直接結合される。更
に、通常モードにおいては、様々な信号が特定用途向け
論理回路からＩ／Ｏドライバ／レシーバに結合される。
制御入力がＡＶＰオペレーション用に構成されている場
合は、マイクロプロセッサ・コアＩ／Ｏ信号はＩ／Ｏド
ライバ／レシーバに直接結合され、独立マイクロプロセ
ッサ用に開発された標準ＡＶＰを外部の試験器が埋め込
みマイクロプロセッサ・コアに適用できるようにする。
制御入力がＩＣＥオペレーション用に構成されている場
合は、通常のオペレーションの間にはマイクロプロセッ
サ・コアに結合されている特定用途向け論理回路信号
が、この場合にはＩ／Ｏドライバ／レシーバに結合さ
れ、特定用途向け論理回路、及びマイクロプロセッサ・
コアのソフトウェアのデバッグの際に、外部のＩＣＥが
埋め込みマイクロプロセッサ・コアの機能をエミュレー
トすることを可能にする。制御入力は製造の際の集積回
路のスキャン・テストを可能にするように、その他の動
作モードを決めることもできる。更に、テスト・モード
・マトリックスはスリー・ステイト素子を全く含まない
ので、集積回路の完全なテスタビリテイを可能にする。
【００１０】本発明の前述の目的及び他の目的、特徴、
ならびに利点は、本発明の好ましい実施例について付随
の図面において説明されるような、以下のより詳細な記
述から明白になろう。
ならびに利点は、本発明の好ましい実施例について付随
の図面において説明されるような、以下のより詳細な記
述から明白になろう。
【００１１】
【発明の実施の形態】図３に示すように、本発明の１番
目の実施例に従ったＡＳＩＣ３００のような集積回路
は、マイクロプロセッサ・コア３１０、特定用途向け論
理回路３２０、Ｉ／Ｏ回路３３０、及びテスト・モード
・マトリックス３４０を含んでいる。テスト・モード・
マトリックス３４０は、マイクロプロセッサ・コア３１
０、特定用途向け論理回路３２０、及びＩ／Ｏ回路３３
０を相互接続する。その結果、外部試験器をＩ／Ｏ回路
３３０に結合することにより、標準のテスト・ベクトル
を使用してマイクロプロセッサ・コア３１０をテスト可
能にし、イン・サーキット・エミュレータ（ＩＣＥ）を
Ｉ／Ｏ回路３３０に接続することによって、マイクロプ
ロセッサ・コア３１０のための特定用途向け論理回路３
２０、及びコードのシステム・テスト及びデバッグを可
能にし、更に、通常の回路オペレーションを可能にす
る。テスト・モード・マトリックス３４０は、どの信号
もＩ／Ｏ回路３３０内にあるオフチップ・ドライバ／レ
シーバを経由させることなしに、更にこれらのどの信号
もスリー・ステイト素子を経由させることなく、マイク
ロプロセッサ・コア３１０と特定用途向け論理回路３２
０との間の必要な接続を行い、その結果、ＡＳＩＣの完
全なテスタビリテイを維持しつつ高度の性能発揮を可能
にする。
目の実施例に従ったＡＳＩＣ３００のような集積回路
は、マイクロプロセッサ・コア３１０、特定用途向け論
理回路３２０、Ｉ／Ｏ回路３３０、及びテスト・モード
・マトリックス３４０を含んでいる。テスト・モード・
マトリックス３４０は、マイクロプロセッサ・コア３１
０、特定用途向け論理回路３２０、及びＩ／Ｏ回路３３
０を相互接続する。その結果、外部試験器をＩ／Ｏ回路
３３０に結合することにより、標準のテスト・ベクトル
を使用してマイクロプロセッサ・コア３１０をテスト可
能にし、イン・サーキット・エミュレータ（ＩＣＥ）を
Ｉ／Ｏ回路３３０に接続することによって、マイクロプ
ロセッサ・コア３１０のための特定用途向け論理回路３
２０、及びコードのシステム・テスト及びデバッグを可
能にし、更に、通常の回路オペレーションを可能にす
る。テスト・モード・マトリックス３４０は、どの信号
もＩ／Ｏ回路３３０内にあるオフチップ・ドライバ／レ
シーバを経由させることなしに、更にこれらのどの信号
もスリー・ステイト素子を経由させることなく、マイク
ロプロセッサ・コア３１０と特定用途向け論理回路３２
０との間の必要な接続を行い、その結果、ＡＳＩＣの完
全なテスタビリテイを維持しつつ高度の性能発揮を可能
にする。
【００１２】マイクロプロセッサ・コア３１０はコード
を実行し、特定用途向け論理回路３２０をコントロール
し、ＡＳＩＣ３００にその要求された機能を実行させ
る。マイクロプロセッサ・コア３１０は、ＡＳＩＣ内の
搭載に適合したいずれかのマイクロプロセッサ・コアで
ある。特定用途向け論理回路３２０は、マイクロプロセ
ッサ・コア３１０と相互作用するように設計され、構成
されている論理回路のアレイである。Ｉ／Ｏ回路３３０
は、ＡＳＩＣが外部素子にインタフェースするためのす
べてのオフ・チップ・ドライバ及びレシーバを提供す
る。ＡＳＩＣ３００のオペレーション・モードは、説明
のため図３にＡＶＰ及びＩＣＥとして示されている制御
信号３８２の状態に依存する。これらの制御信号３８２
は、Ｉ／Ｏ回路３３０及び信号３９０を経由してテスト
・モード・マトリックス３４０に到達し、テスト・モー
ド・マトリックス３４０は、制御信号３８２により選択
された特定のモードにしたがってその機能を変える。
を実行し、特定用途向け論理回路３２０をコントロール
し、ＡＳＩＣ３００にその要求された機能を実行させ
る。マイクロプロセッサ・コア３１０は、ＡＳＩＣ内の
搭載に適合したいずれかのマイクロプロセッサ・コアで
ある。特定用途向け論理回路３２０は、マイクロプロセ
ッサ・コア３１０と相互作用するように設計され、構成
されている論理回路のアレイである。Ｉ／Ｏ回路３３０
は、ＡＳＩＣが外部素子にインタフェースするためのす
べてのオフ・チップ・ドライバ及びレシーバを提供す
る。ＡＳＩＣ３００のオペレーション・モードは、説明
のため図３にＡＶＰ及びＩＣＥとして示されている制御
信号３８２の状態に依存する。これらの制御信号３８２
は、Ｉ／Ｏ回路３３０及び信号３９０を経由してテスト
・モード・マトリックス３４０に到達し、テスト・モー
ド・マトリックス３４０は、制御信号３８２により選択
された特定のモードにしたがってその機能を変える。
【００１３】図３に示す特定の実施例においては、２つ
バイナリの制御信号３８２（ＡＶＰ、ＩＣＥ）は４つの
異なるオペレーション・モードを規定する。オペレーシ
ョンの一番目のモードでは、ＡＶＰとＩＣＥは共にデア
サート（ｄｅ−ａｓｓｅｒｔ）され、ＡＳＩＣ３００に
通常のオペレーションをさせる。オペレーションの二番
目のモードでは、ＡＶＰがアサート（ａｓｓｅｒｔ）さ
れる一方ＩＣＥはデアサートされて、ＡＳＩＣは「ＡＶ
Ｐモード」と称される特別なテスト・モードに入る。こ
のモードは、標準のテスト・ベクトルをＩ／Ｏ回路３３
０に適用し、マイクロプロセッサ・コア３１０をテスト
することを可能にする。オペレーションの三番目のモー
ドでは、ＡＶＰがデアサートされる一方ＩＣＥがアサー
トされ、ＡＳＩＣを「ＩＣＥモード」と称する別の特別
なテスト・モードに入らせる。このモードは、イン・サ
ーキット・エミュレータ（ＩＣＥ）をＩ／Ｏ回路３３０
と接続することにより、特定用途向け論理回路３２０、
及びマイクロプロセッサ・コア３１０用コードのデバッ
グを可能にする。オペレーションの四番目のモードで
は、ＡＶＰ及びＩＣＥの両方がアサートされ、ＡＳＩＣ
３００をユーザーが選択する別のモードに入らせる。四
番目のモードの適切な一例としては、製造段階でのＡＳ
ＩＣ３００のスキャン・テストを可能にすることであ
る。
バイナリの制御信号３８２（ＡＶＰ、ＩＣＥ）は４つの
異なるオペレーション・モードを規定する。オペレーシ
ョンの一番目のモードでは、ＡＶＰとＩＣＥは共にデア
サート（ｄｅ−ａｓｓｅｒｔ）され、ＡＳＩＣ３００に
通常のオペレーションをさせる。オペレーションの二番
目のモードでは、ＡＶＰがアサート（ａｓｓｅｒｔ）さ
れる一方ＩＣＥはデアサートされて、ＡＳＩＣは「ＡＶ
Ｐモード」と称される特別なテスト・モードに入る。こ
のモードは、標準のテスト・ベクトルをＩ／Ｏ回路３３
０に適用し、マイクロプロセッサ・コア３１０をテスト
することを可能にする。オペレーションの三番目のモー
ドでは、ＡＶＰがデアサートされる一方ＩＣＥがアサー
トされ、ＡＳＩＣを「ＩＣＥモード」と称する別の特別
なテスト・モードに入らせる。このモードは、イン・サ
ーキット・エミュレータ（ＩＣＥ）をＩ／Ｏ回路３３０
と接続することにより、特定用途向け論理回路３２０、
及びマイクロプロセッサ・コア３１０用コードのデバッ
グを可能にする。オペレーションの四番目のモードで
は、ＡＶＰ及びＩＣＥの両方がアサートされ、ＡＳＩＣ
３００をユーザーが選択する別のモードに入らせる。四
番目のモードの適切な一例としては、製造段階でのＡＳ
ＩＣ３００のスキャン・テストを可能にすることであ
る。
【００１４】制御信号３８２の状態は、テスト・モード
・マトリックス３４０の入力３９０に反映されて、テス
ト・モード・マトリックス３４０に選択されたモードに
対する適切な接続を行わせる。テスト・モード・マトリ
ックス３４０は双方向性であり、したがって、入力、出
力、および双方向性信号を切り換えることができる。通
常のモード（例えば、ＡＶＰ及びＩＣＥが共にデアサー
トされた場合）では、テスト・モード・マトリックス３
４０は、バス３５０上のマイクロプロセッサＩ／Ｏ信号
をバス３６０上の一番目のセットの特定用途向け論理回
路Ｉ／Ｏ信号に結合し、更にバス３７０上の二番目のセ
ットの特定用途向け論理回路Ｉ／Ｏ信号をバス３８０に
結合し、この信号は同様にＩ／Ｏ回路３３０に結合され
る。オフ・チップに現れる信号（即ち、バス３８０上に
あってＩ／Ｏ回路３３０に結合されている）が、特定用
途向け論理回路３２０からの信号３７０であることに注
意を要する。特定用途向け論理回路３２０が、マイクロ
プロセッサＩ／Ｏの一部をバス３６０からバス３７０に
内部で伝達しない限り、マイクロプロセッサＩ／Ｏ信号
３５０は、必ずしもオフ・チップに出現しない。したが
って、通常のモードでは、マイクロプロセッサ・コア３
１０を容易にアクセスし試験することはできない。しか
しＡＶＰモードを使用すれば、マイクロプロセッサ・コ
ア３１０は常にテストが可能である。
・マトリックス３４０の入力３９０に反映されて、テス
ト・モード・マトリックス３４０に選択されたモードに
対する適切な接続を行わせる。テスト・モード・マトリ
ックス３４０は双方向性であり、したがって、入力、出
力、および双方向性信号を切り換えることができる。通
常のモード（例えば、ＡＶＰ及びＩＣＥが共にデアサー
トされた場合）では、テスト・モード・マトリックス３
４０は、バス３５０上のマイクロプロセッサＩ／Ｏ信号
をバス３６０上の一番目のセットの特定用途向け論理回
路Ｉ／Ｏ信号に結合し、更にバス３７０上の二番目のセ
ットの特定用途向け論理回路Ｉ／Ｏ信号をバス３８０に
結合し、この信号は同様にＩ／Ｏ回路３３０に結合され
る。オフ・チップに現れる信号（即ち、バス３８０上に
あってＩ／Ｏ回路３３０に結合されている）が、特定用
途向け論理回路３２０からの信号３７０であることに注
意を要する。特定用途向け論理回路３２０が、マイクロ
プロセッサＩ／Ｏの一部をバス３６０からバス３７０に
内部で伝達しない限り、マイクロプロセッサＩ／Ｏ信号
３５０は、必ずしもオフ・チップに出現しない。したが
って、通常のモードでは、マイクロプロセッサ・コア３
１０を容易にアクセスし試験することはできない。しか
しＡＶＰモードを使用すれば、マイクロプロセッサ・コ
ア３１０は常にテストが可能である。
【００１５】ＡＶＰモード（例えば、ＡＶＰがアサート
されて、ＩＣＥがデアサートされる場合）においては、
テスト・モード・マトリックス３４０が、バス３５０上
のマイクロプロセッサＩ／Ｏ信号をバス３８０に伝達す
るため、すべてのマイクロプロセッサＩ／Ｏ信号は、オ
フ・チップ信号としてアクセスが可能になる。したがっ
て、ＡＶＰモードは、Ｉ／Ｏ回路３３０に結合された外
部試験器が、独立のマイクロプロセッサ用に開発された
標準テスト・ベクトルを、ＡＳＩＣ３００内のマイクロ
プロセッサ・コア３１０の試験に使用することを可能に
する。
されて、ＩＣＥがデアサートされる場合）においては、
テスト・モード・マトリックス３４０が、バス３５０上
のマイクロプロセッサＩ／Ｏ信号をバス３８０に伝達す
るため、すべてのマイクロプロセッサＩ／Ｏ信号は、オ
フ・チップ信号としてアクセスが可能になる。したがっ
て、ＡＶＰモードは、Ｉ／Ｏ回路３３０に結合された外
部試験器が、独立のマイクロプロセッサ用に開発された
標準テスト・ベクトルを、ＡＳＩＣ３００内のマイクロ
プロセッサ・コア３１０の試験に使用することを可能に
する。
【００１６】ＩＣＥモード（例えば、ＡＶＰがデアサー
トされて、ＩＣＥがアサートされる場合）においては、
テスト・モード・マトリックス３４０は、バス３６０上
のＩ／Ｏ信号をバス３８０に結合させる。通常のモード
においては、バス３６０は、特定用途向け論理回路３２
０にマイクロプロセッサＩ／Ｏを提供する。ＩＣＥモー
ドにおいては、マイクロプロセッサ・コア３１０をエミ
ュレートするために、外部のイン・サーキット・エミュ
レータ（ＩＣＥ）をＩ／Ｏ回路３３０に結合する。バス
３８０のバス３６０への結合は、通常のモードにおいて
一般にバス３８０を経由してオフ・チップに接続されて
いるバス３７０上の信号が、ＩＣＥモードではオフ・チ
ップに現れていないことを必然的に示している。なぜな
らば、バス３８０のすべてのオフ・チップＩ／Ｏは、バ
ス３６０を経由して特定用途向け論理回路３２０に結合
されているからである。ＩＣＥモードでバス３７０の信
号が利用できないことの影響は、特定用途向け論理回路
３２０内の信号中のどの信号がバス３７０に結合される
べきかを適切に選択することにより、最小限に抑えるこ
とができる。
トされて、ＩＣＥがアサートされる場合）においては、
テスト・モード・マトリックス３４０は、バス３６０上
のＩ／Ｏ信号をバス３８０に結合させる。通常のモード
においては、バス３６０は、特定用途向け論理回路３２
０にマイクロプロセッサＩ／Ｏを提供する。ＩＣＥモー
ドにおいては、マイクロプロセッサ・コア３１０をエミ
ュレートするために、外部のイン・サーキット・エミュ
レータ（ＩＣＥ）をＩ／Ｏ回路３３０に結合する。バス
３８０のバス３６０への結合は、通常のモードにおいて
一般にバス３８０を経由してオフ・チップに接続されて
いるバス３７０上の信号が、ＩＣＥモードではオフ・チ
ップに現れていないことを必然的に示している。なぜな
らば、バス３８０のすべてのオフ・チップＩ／Ｏは、バ
ス３６０を経由して特定用途向け論理回路３２０に結合
されているからである。ＩＣＥモードでバス３７０の信
号が利用できないことの影響は、特定用途向け論理回路
３２０内の信号中のどの信号がバス３７０に結合される
べきかを適切に選択することにより、最小限に抑えるこ
とができる。
【００１７】さて図４に示すように、本発明の二番目の
実施例によるＡＳＩＣ４００がマイクロプロセッサ・コ
ア３１０、特定用途向け論理回路３２０、及びテスト・
モード・マトリックス３４０（一番目の実施例と同様
に）を適切に含み、更に二番目のマイクロプロセッサ・
コア４１０、二番目のテスト・モード・マトリックス４
４０、コア選択マトリックス４５４、及びＩ／Ｏ回路４
３０を含んでいる。本発明の二番目の実施例によるＡＳ
ＩＣ４００は、複数のマイクロプロセッサが１個のＡＳ
ＩＣ素子に組み込まれる場合に使用される。説明上、図
４のマイクロプロセッサ・コアの数は２として示されて
いるが、本発明は、ＡＳＩＣなどの集積回路内に埋め込
まれるマイクロプロセッサ・コアの数を、必要に応じて
いかなる数にも拡張することができる。
実施例によるＡＳＩＣ４００がマイクロプロセッサ・コ
ア３１０、特定用途向け論理回路３２０、及びテスト・
モード・マトリックス３４０（一番目の実施例と同様
に）を適切に含み、更に二番目のマイクロプロセッサ・
コア４１０、二番目のテスト・モード・マトリックス４
４０、コア選択マトリックス４５４、及びＩ／Ｏ回路４
３０を含んでいる。本発明の二番目の実施例によるＡＳ
ＩＣ４００は、複数のマイクロプロセッサが１個のＡＳ
ＩＣ素子に組み込まれる場合に使用される。説明上、図
４のマイクロプロセッサ・コアの数は２として示されて
いるが、本発明は、ＡＳＩＣなどの集積回路内に埋め込
まれるマイクロプロセッサ・コアの数を、必要に応じて
いかなる数にも拡張することができる。
【００１８】入力４９２が一番目の状態にある場合は、
コア選択マトリックス４５４はバス３８０の信号をバス
４５２へ切り換え、更に、入力４９２が二番目の状態に
ある場合は、バス４８０の信号をバス４５２に切り換え
る。入力４９２の２つの状態はＣＯＲＥ＿ＳＥＬＥＣＴ
入力の２つの状態と対応し、したがって、コア選択マト
リックス４５２は、どのバス（３８０又は４８０）がＩ
／Ｏ回路４３０に結合されるかを選択する。
コア選択マトリックス４５４はバス３８０の信号をバス
４５２へ切り換え、更に、入力４９２が二番目の状態に
ある場合は、バス４８０の信号をバス４５２に切り換え
る。入力４９２の２つの状態はＣＯＲＥ＿ＳＥＬＥＣＴ
入力の２つの状態と対応し、したがって、コア選択マト
リックス４５２は、どのバス（３８０又は４８０）がＩ
／Ｏ回路４３０に結合されるかを選択する。
【００１９】Ｉ／Ｏ回路４３０への制御信号４８２は、
ＡＳＩＣ４００のオペレーションのモードを決定し、Ａ
ＶＰ信号及びＩＣＥ信号（図３に示した一番目の実施例
の場合と同様に）、ならびに１つ以上のＣＯＲＥ＿ＳＥ
ＬＥＣＴ信号を適切に含む。制御信号４８２の状態は、
テスト・モード・マトリックス３４０の入力３９０、テ
スト・モード・マトリックス４４０の入力４９０、及び
コア選択マトリックス４５４の入力４９２に反映され、
これらが総合されて適切なテスト・モード・マトリック
ス（３４０又は４４０）、及びコア選択マトリックス４
５４に、選択されたモードに対して適切な接続を行わせ
る。ＡＳＩＣ４００への制御信号４８２は、ＡＳＩＣ３
００（図３）に対してと同様なモード、即ち、通常のモ
ード、ＡＶＰモード、ＩＣＥモード、及び他のモード
（必要に応じて）を決定する。しかしながら、制御信号
４８２は、ＡＶＰモード及びＩＣＥモード（及び、恐ら
く他の１つ以上のモードも）をマイクロプロセッサ・コ
ア３１０、及び４１０の両方に与える必要もある。ＡＶ
Ｐ及びＩＣＥ制御信号は、ＡＳＩＣ３００に対する場合
と同様に機能し、一方ＣＯＲＥ＿ＳＥＬＥＣＴはどのマ
イクロプロセッサ・コア（３１０又は４１０）を選択す
るべきかを決定する。
ＡＳＩＣ４００のオペレーションのモードを決定し、Ａ
ＶＰ信号及びＩＣＥ信号（図３に示した一番目の実施例
の場合と同様に）、ならびに１つ以上のＣＯＲＥ＿ＳＥ
ＬＥＣＴ信号を適切に含む。制御信号４８２の状態は、
テスト・モード・マトリックス３４０の入力３９０、テ
スト・モード・マトリックス４４０の入力４９０、及び
コア選択マトリックス４５４の入力４９２に反映され、
これらが総合されて適切なテスト・モード・マトリック
ス（３４０又は４４０）、及びコア選択マトリックス４
５４に、選択されたモードに対して適切な接続を行わせ
る。ＡＳＩＣ４００への制御信号４８２は、ＡＳＩＣ３
００（図３）に対してと同様なモード、即ち、通常のモ
ード、ＡＶＰモード、ＩＣＥモード、及び他のモード
（必要に応じて）を決定する。しかしながら、制御信号
４８２は、ＡＶＰモード及びＩＣＥモード（及び、恐ら
く他の１つ以上のモードも）をマイクロプロセッサ・コ
ア３１０、及び４１０の両方に与える必要もある。ＡＶ
Ｐ及びＩＣＥ制御信号は、ＡＳＩＣ３００に対する場合
と同様に機能し、一方ＣＯＲＥ＿ＳＥＬＥＣＴはどのマ
イクロプロセッサ・コア（３１０又は４１０）を選択す
るべきかを決定する。
【００２０】通常のモードにおいては（例えば、ＡＶＰ
及びＩＣＥが共にデアサートされた場合）、テスト・モ
ード・マトリックス３４０は、バス３５０のマイクロプ
ロセッサーＩ／Ｏ信号を、バス３６０上の一番目のセッ
トの特定用途向け論理回路Ｉ／Ｏ信号に結合し、更にバ
ス３７０の第二のセットの特定用途向け論理回路Ｉ／Ｏ
信号をバス３８０に結合する。コア選択マトリックス４
５４は、通常のモードにおいてＩ／Ｏ回路４３０により
適切な状態に駆動されている制御信号４９２に応答し
て、バス３８０上の信号をＩ／Ｏ回路４３０に結合され
ているバス４５２に結合する。オフ・チップに現れる信
号（即ち、Ｉ／Ｏ回路４３０に接続された）が、特定用
途向け論理回路３２０からの信号３７０であることに注
意が必要である。更に、通常モードにおいて、テスト・
モード・マトリックス４４０は、マイクロプロセッサＩ
／Ｏ信号をバス４５０からバス４７０に伝達する。バス
４８０は通常のモードでは不活性で、テスト・モードに
おいてのみ使用される。
及びＩＣＥが共にデアサートされた場合）、テスト・モ
ード・マトリックス３４０は、バス３５０のマイクロプ
ロセッサーＩ／Ｏ信号を、バス３６０上の一番目のセッ
トの特定用途向け論理回路Ｉ／Ｏ信号に結合し、更にバ
ス３７０の第二のセットの特定用途向け論理回路Ｉ／Ｏ
信号をバス３８０に結合する。コア選択マトリックス４
５４は、通常のモードにおいてＩ／Ｏ回路４３０により
適切な状態に駆動されている制御信号４９２に応答し
て、バス３８０上の信号をＩ／Ｏ回路４３０に結合され
ているバス４５２に結合する。オフ・チップに現れる信
号（即ち、Ｉ／Ｏ回路４３０に接続された）が、特定用
途向け論理回路３２０からの信号３７０であることに注
意が必要である。更に、通常モードにおいて、テスト・
モード・マトリックス４４０は、マイクロプロセッサＩ
／Ｏ信号をバス４５０からバス４７０に伝達する。バス
４８０は通常のモードでは不活性で、テスト・モードに
おいてのみ使用される。
【００２１】マイクロプロセッサ・コア３１０が選択さ
れた状態（例えば、ＡＶＰがアサートされ、ＩＣＥがデ
アサートされ、更にＣＯＲＥ＿ＳＥＬＥＣＴがコア３１
０に対応する一番目の状態にある場合）でのＡＶＰモー
ドにおいては、テスト・モードマトリックス３４０は、
バス３５０のマイクロプロセッサＩ／Ｏ信号をバス３８
０に結合する。その時、コア選択マトリックス４５４
は、一番目の状態（コア３１Oに対応している）にある
インプット４９２に応じて、バス３８０をバス４５２に
結合し、その結果マイクロプロセッサ・コア３１０用の
（即ち、バス３５０上の）すべてのマイクロプロセッサ
Ｉ／Ｏ信号は、オフ・チップ信号としてアクセス可能に
なる。このような方法で、Ｉ／Ｏ回路４３０に結合され
た外部の試験器は、ＡＳＩＣ３００内のマイクロプロセ
ッサ・コア３１０をテストするために、独立のマイクロ
プロセッサ用に開発された標準のテスト・ベクトルを適
用することができる。マイクロプロセッサ・コア４１０
は、ＡＶＰモードにおいて同様な方法で、ＡＶＰをアサ
ートし、ＩＣＥをデアサートし、更にコア４１０に対応
した二番目の状態にコア選択を置くことによってテスト
可能である。このモードでは、テスト・モード・マトリ
ックス４４０は、バス４５０のマイクロプロセッサーＩ
／Ｏ信号をバス４８０に結合する。そこで、コア選択マ
トリックス４５４は、コア４１０に対応する二番目の状
態にある入力４９２に応答して、バス４８０をバス４５
２に結合し、マイクロプロセッサ・コア４１０用の（即
ち、バス４５０上にある）すべてのマイクロプロセッサ
Ｉ／Ｏ信号を、オフ・チップでアクセス可能にし、その
結果、標準のテスト・ベクトルによってマイクロプロセ
ッサ・コア４１０をテストすることを可能にする。した
がって、ＡＶＰモードでは、マイクロプロセッサ・コア
３１０及び４１０は、ＣＯＲＥ＿ＳＥＬＥＣＴ制御信号
によって適切なコアを選ぶこと、及び適切なテスト・ベ
クトル（例えば、ＡＶＰ）をＩ／Ｏ回路４３０に適用す
ることによってテスト可能である。
れた状態（例えば、ＡＶＰがアサートされ、ＩＣＥがデ
アサートされ、更にＣＯＲＥ＿ＳＥＬＥＣＴがコア３１
０に対応する一番目の状態にある場合）でのＡＶＰモー
ドにおいては、テスト・モードマトリックス３４０は、
バス３５０のマイクロプロセッサＩ／Ｏ信号をバス３８
０に結合する。その時、コア選択マトリックス４５４
は、一番目の状態（コア３１Oに対応している）にある
インプット４９２に応じて、バス３８０をバス４５２に
結合し、その結果マイクロプロセッサ・コア３１０用の
（即ち、バス３５０上の）すべてのマイクロプロセッサ
Ｉ／Ｏ信号は、オフ・チップ信号としてアクセス可能に
なる。このような方法で、Ｉ／Ｏ回路４３０に結合され
た外部の試験器は、ＡＳＩＣ３００内のマイクロプロセ
ッサ・コア３１０をテストするために、独立のマイクロ
プロセッサ用に開発された標準のテスト・ベクトルを適
用することができる。マイクロプロセッサ・コア４１０
は、ＡＶＰモードにおいて同様な方法で、ＡＶＰをアサ
ートし、ＩＣＥをデアサートし、更にコア４１０に対応
した二番目の状態にコア選択を置くことによってテスト
可能である。このモードでは、テスト・モード・マトリ
ックス４４０は、バス４５０のマイクロプロセッサーＩ
／Ｏ信号をバス４８０に結合する。そこで、コア選択マ
トリックス４５４は、コア４１０に対応する二番目の状
態にある入力４９２に応答して、バス４８０をバス４５
２に結合し、マイクロプロセッサ・コア４１０用の（即
ち、バス４５０上にある）すべてのマイクロプロセッサ
Ｉ／Ｏ信号を、オフ・チップでアクセス可能にし、その
結果、標準のテスト・ベクトルによってマイクロプロセ
ッサ・コア４１０をテストすることを可能にする。した
がって、ＡＶＰモードでは、マイクロプロセッサ・コア
３１０及び４１０は、ＣＯＲＥ＿ＳＥＬＥＣＴ制御信号
によって適切なコアを選ぶこと、及び適切なテスト・ベ
クトル（例えば、ＡＶＰ）をＩ／Ｏ回路４３０に適用す
ることによってテスト可能である。
【００２２】ＩＣＥモードでは、外部のイン・サーキッ
ト・エミュレータ（ＩＣＥ）は、埋め込まれたマイクロ
プロセッサ・コア３１０、及び４１０のどちらか１つを
エミュレートするために、Ｉ／Ｏ回路４３０に結合され
る。マイクロプロセッサ・コア３１０が選択されたＩＣ
Ｅモード（例えば、ＡＶＰがデアサートされ、ＩＣＥは
アサートされ、マイクロプロセッサ・コア３１０に対応
してＣＯＲＥ＿ＳＥＬＥＣＴは一番目の状態にある場
合）では、テスト・モード・マトリックス３４０は、バ
ス３６０のＩ／Ｏ信号をバス３８０に結合する。その
時、コア選択マトリックスは、一番目の状態（マイクロ
プロセッサー・コア３１０に対応している）にある入力
４９２に応答してバス３８０をバス４５２へ結合する。
通常モードではバス３６０は、バス３５０上のマイクロ
プロセッサ・コア３１０からのマイクロプロセッサＩ／
Ｏを、特定用途向け論理回路３２０に供給する。バス３
６０へのバス３８０の結合は、通常モードにおいて普通
にはバス３８０を経由してオフ・チップに接続されてい
るバス３７０の信号が、ＩＣＥモードにおいては、オフ
・チップでアクセスできないことを必然的に意味してい
る。上述のように、ＩＣＥモードでバス３７０の信号が
アクセスできないことの影響は、特定用途向け論理回路
３２０中のどの信号をバス３７０に結合するべきかを適
切に選択をすることにより、最小限に抑えられる。ＩＣ
Ｅは又、ＡＶＰをデアサートし、ＩＣＥをアサートし、
更にＣＯＲＥ＿ＳＥＬＥＣＴを二番目の状態（マイクロ
プロセッサ・コア４１０に対応する）に設定することに
より、マイクロプロセッサ・コア４１０の機能をエミュ
レートするためにも使用される。このモードにおいて
は、テスト・モード・マトリックス４４０はバス４７０
をバス４８０に連結する。その時、コア選択マトリック
ス４５４は、二番目の状態（マイクロプロセッサ・コア
４１０に対応している）にある入力４９２に応答して、
バス４８０をバス４５２に連結することにより、バス４
７０のマイクロプロセッサ・コア４１０の機能をエミュ
レートするために、外部のＩＣＥをＩ／Ｏ回路４３０に
接続することを可能にしている。このようにして、ＩＣ
Ｅモードにおいては、ＣＯＲＥ＿ＳＥＬＥＣＴ制御信号
により適切なコアを選ぶことで、外部のＩＣＥを埋め込
みマイクロプロセッサ・コア３１０及び４１０のうちの
１つと入れ換えることができる。
ト・エミュレータ（ＩＣＥ）は、埋め込まれたマイクロ
プロセッサ・コア３１０、及び４１０のどちらか１つを
エミュレートするために、Ｉ／Ｏ回路４３０に結合され
る。マイクロプロセッサ・コア３１０が選択されたＩＣ
Ｅモード（例えば、ＡＶＰがデアサートされ、ＩＣＥは
アサートされ、マイクロプロセッサ・コア３１０に対応
してＣＯＲＥ＿ＳＥＬＥＣＴは一番目の状態にある場
合）では、テスト・モード・マトリックス３４０は、バ
ス３６０のＩ／Ｏ信号をバス３８０に結合する。その
時、コア選択マトリックスは、一番目の状態（マイクロ
プロセッサー・コア３１０に対応している）にある入力
４９２に応答してバス３８０をバス４５２へ結合する。
通常モードではバス３６０は、バス３５０上のマイクロ
プロセッサ・コア３１０からのマイクロプロセッサＩ／
Ｏを、特定用途向け論理回路３２０に供給する。バス３
６０へのバス３８０の結合は、通常モードにおいて普通
にはバス３８０を経由してオフ・チップに接続されてい
るバス３７０の信号が、ＩＣＥモードにおいては、オフ
・チップでアクセスできないことを必然的に意味してい
る。上述のように、ＩＣＥモードでバス３７０の信号が
アクセスできないことの影響は、特定用途向け論理回路
３２０中のどの信号をバス３７０に結合するべきかを適
切に選択をすることにより、最小限に抑えられる。ＩＣ
Ｅは又、ＡＶＰをデアサートし、ＩＣＥをアサートし、
更にＣＯＲＥ＿ＳＥＬＥＣＴを二番目の状態（マイクロ
プロセッサ・コア４１０に対応する）に設定することに
より、マイクロプロセッサ・コア４１０の機能をエミュ
レートするためにも使用される。このモードにおいて
は、テスト・モード・マトリックス４４０はバス４７０
をバス４８０に連結する。その時、コア選択マトリック
ス４５４は、二番目の状態（マイクロプロセッサ・コア
４１０に対応している）にある入力４９２に応答して、
バス４８０をバス４５２に連結することにより、バス４
７０のマイクロプロセッサ・コア４１０の機能をエミュ
レートするために、外部のＩＣＥをＩ／Ｏ回路４３０に
接続することを可能にしている。このようにして、ＩＣ
Ｅモードにおいては、ＣＯＲＥ＿ＳＥＬＥＣＴ制御信号
により適切なコアを選ぶことで、外部のＩＣＥを埋め込
みマイクロプロセッサ・コア３１０及び４１０のうちの
１つと入れ換えることができる。
【００２３】本発明に従ったテスト・モード・マトリッ
クス（例えば、３４０及び４４０）は、各種の異なる内
部回路構成を用いて実施できる。図５において、１つの
適切な回路が、テスト・モード（例えば、ＡＶＰ、ＩＣ
Ｅ、又は他のテスト・モード）の間にだけ、Ｉ／Ｏ回路
（例えば、パッド５７０）にマイクロプロセッサＩ／Ｏ
信号を供給する非専用セル５００である。非専用セル５
００は、テスト・モードの間のみ外部的に（例えば、パ
ッド５７０において）アクセスされる個々のＩ／Ｏ信号
に、適切に使用される。図６において、他の適切な回路
は、テスト・モードのみならず通常なモードにおいて
も、Ｉ／Ｏ回路（例えば、パッド５７０）にマイクロプ
ロセッサＩ／Ｏ信号を供給する専用セル６００である。
専用セル６００は、テスト・モードのみならず通常のモ
ードのオペレーションでも、外部的に（例えばパッド５
７０において）アクセス可能であるべき個々のＩ／Ｏ信
号用として使用される。マイクロプロセッサＩ／Ｏから
パッド５７０への、及びパッド５７０からマイクロプロ
セッサＩ／Ｏへの接続が、図５の非専用セルの場合のよ
うに、単にテスト・モードにおいてのみならず、通常モ
ードにおいても出力パッドをＩ／Ｏ信号に「専用」に維
持するという点でセル６００は「専用」である。
クス（例えば、３４０及び４４０）は、各種の異なる内
部回路構成を用いて実施できる。図５において、１つの
適切な回路が、テスト・モード（例えば、ＡＶＰ、ＩＣ
Ｅ、又は他のテスト・モード）の間にだけ、Ｉ／Ｏ回路
（例えば、パッド５７０）にマイクロプロセッサＩ／Ｏ
信号を供給する非専用セル５００である。非専用セル５
００は、テスト・モードの間のみ外部的に（例えば、パ
ッド５７０において）アクセスされる個々のＩ／Ｏ信号
に、適切に使用される。図６において、他の適切な回路
は、テスト・モードのみならず通常なモードにおいて
も、Ｉ／Ｏ回路（例えば、パッド５７０）にマイクロプ
ロセッサＩ／Ｏ信号を供給する専用セル６００である。
専用セル６００は、テスト・モードのみならず通常のモ
ードのオペレーションでも、外部的に（例えばパッド５
７０において）アクセス可能であるべき個々のＩ／Ｏ信
号用として使用される。マイクロプロセッサＩ／Ｏから
パッド５７０への、及びパッド５７０からマイクロプロ
セッサＩ／Ｏへの接続が、図５の非専用セルの場合のよ
うに、単にテスト・モードにおいてのみならず、通常モ
ードにおいても出力パッドをＩ／Ｏ信号に「専用」に維
持するという点でセル６００は「専用」である。
【００２４】図５において、非専用セル５００は、マイ
クロプロセッサ・コア３１０と特定用途向け論理回路３
２０との間におかれた、テスト・モード・マトリックス
３４０（図３と４）の１部であり、更に、データ出力５
７２、出力イネーブル５７４，及びデータ入力５７６を
有する出力パッド５７０に結合される。パッド５７０
は、Ｉ／Ｏ回路３３０又は４３０内の１つの特定のＩ／
Ｏ回路と対応している。セル５００は、テスト・モード
の間（即ち、ＡＶＰ、ＩＣＥ、及び他のモードの場合も
あり）のみ、パッド５７０において信号が必要な場合
に、マイクロプロセッサ・コア３１０から特定用途向け
論理回路３２０への、及び特定用途向け論理回路３２０
からマイクロプロセッサ・コア３１０への、１個の双方
向信号に必要な接続を実現する。図示した例として、図
５に示す双方向の信号は、図３及び図４のマイクロプロ
ッセッサ・コア３１０のＤ０（データ・ビット０）信号
であり、Ｄ０＿ＯＵＴ信号（Ｄ０出力）、Ｄ０＿ＩＮ信
号（Ｄ０入力）とＤ０＿ＥＮ信号（Ｄ０イネーブル）か
ら成っている。コア３１０のＤ０＿ＥＮは、コア３１０
によりアサート（即ち、ＨＩＧＨに駆動）されて、Ｄ０
＿ＯＵＴ出力のコア３１０のデータが有効であることを
示している。同様に、論理回路３２０が有効なデータを
Ｄ０＿ＯＵＴ出力に持っている場合は、論理回路３２０
のＤ０＿ＥＮが、論理回路３２０によりＨＩＧＨに駆動
される。
クロプロセッサ・コア３１０と特定用途向け論理回路３
２０との間におかれた、テスト・モード・マトリックス
３４０（図３と４）の１部であり、更に、データ出力５
７２、出力イネーブル５７４，及びデータ入力５７６を
有する出力パッド５７０に結合される。パッド５７０
は、Ｉ／Ｏ回路３３０又は４３０内の１つの特定のＩ／
Ｏ回路と対応している。セル５００は、テスト・モード
の間（即ち、ＡＶＰ、ＩＣＥ、及び他のモードの場合も
あり）のみ、パッド５７０において信号が必要な場合
に、マイクロプロセッサ・コア３１０から特定用途向け
論理回路３２０への、及び特定用途向け論理回路３２０
からマイクロプロセッサ・コア３１０への、１個の双方
向信号に必要な接続を実現する。図示した例として、図
５に示す双方向の信号は、図３及び図４のマイクロプロ
ッセッサ・コア３１０のＤ０（データ・ビット０）信号
であり、Ｄ０＿ＯＵＴ信号（Ｄ０出力）、Ｄ０＿ＩＮ信
号（Ｄ０入力）とＤ０＿ＥＮ信号（Ｄ０イネーブル）か
ら成っている。コア３１０のＤ０＿ＥＮは、コア３１０
によりアサート（即ち、ＨＩＧＨに駆動）されて、Ｄ０
＿ＯＵＴ出力のコア３１０のデータが有効であることを
示している。同様に、論理回路３２０が有効なデータを
Ｄ０＿ＯＵＴ出力に持っている場合は、論理回路３２０
のＤ０＿ＥＮが、論理回路３２０によりＨＩＧＨに駆動
される。
【００２５】非専用セル５００は、マルチプレクサ（Ｍ
ＵＸ）５１０、５２０、５３０、及び５４０、ならびに
ゲート５５０及び５６０を適切に含んでいる。マルチプ
レクサ５１０及び５２０は、イネーブル（Ｇ）入力がデ
アサート（例えば、ＨＩＧＨ）の場合にデアサートされ
る（例えば、ＬＯＷに駆動される）アウトプットを持
つ、適切な２対１のマルチプレクサである。マルチプレ
クサ５１０及び５２０は、選択ＳがＬＯＷで、エネーブ
ルＧがアサート（例えば、ＬＯＷ）される場合に、入力
０の信号を出力に伝達する。マルチプレクサ５１０及び
５２０は、選択ＳがＨＩＧＨで、イネーブルＧがアサー
トされた場合に、入力１の信号を出力に伝達する。マル
チプレクサ５１０及び５２０は、イネーブルＧがＨＩＧ
Ｈの場合、それらの出力をデアサートされた状態（例え
ば、ＬＯＷに駆動される）にする。更に、マルチプレク
サ５３０及び５４０は、選択ラインＳが００の場合に入
力００を出力に伝達し、選択ラインＳが０１の場合に入
力０１を出力に伝達し、選択ラインＳが１０の場合に入
力１０を出力に伝達し、更に選択ラインＳが１１の場合
に入力１１を出力に伝達する、適切な４対１マルチプレ
クサである。
ＵＸ）５１０、５２０、５３０、及び５４０、ならびに
ゲート５５０及び５６０を適切に含んでいる。マルチプ
レクサ５１０及び５２０は、イネーブル（Ｇ）入力がデ
アサート（例えば、ＨＩＧＨ）の場合にデアサートされ
る（例えば、ＬＯＷに駆動される）アウトプットを持
つ、適切な２対１のマルチプレクサである。マルチプレ
クサ５１０及び５２０は、選択ＳがＬＯＷで、エネーブ
ルＧがアサート（例えば、ＬＯＷ）される場合に、入力
０の信号を出力に伝達する。マルチプレクサ５１０及び
５２０は、選択ＳがＨＩＧＨで、イネーブルＧがアサー
トされた場合に、入力１の信号を出力に伝達する。マル
チプレクサ５１０及び５２０は、イネーブルＧがＨＩＧ
Ｈの場合、それらの出力をデアサートされた状態（例え
ば、ＬＯＷに駆動される）にする。更に、マルチプレク
サ５３０及び５４０は、選択ラインＳが００の場合に入
力００を出力に伝達し、選択ラインＳが０１の場合に入
力０１を出力に伝達し、選択ラインＳが１０の場合に入
力１０を出力に伝達し、更に選択ラインＳが１１の場合
に入力１１を出力に伝達する、適切な４対１マルチプレ
クサである。
【００２６】セル５００の機能は、オペレーションの個
々のモード（即ち、通常モード、ＡＶＰモード、ＩＣＥ
モード、及び他のモード）において、信号とその効果を
分析することによって最もよく理解できる。通常モード
においては、ＡＶＰとＩＣＥの両方がデアサートされ
る、即ち、図５のセル５００に対して、ＡＶＰ及びＩＣ
Ｅが共にＬＯＷになる。ＡＶＰ及びＩＣＥが共にＬＯＷ
で、マルチプレクサ５１０はＡＶＰのＬＯＷ信号によっ
て使用可能になり、入力０はＩＣＥ ＬＯＷ信号により
選択される。その結果、マルチプレクサ５１０は、マイ
クロプロッセッサ・コア３１０からのＤ０＿ＯＵＴを特
定用途向け論理回路３２０のＤ０＿ＩＮに伝達する。マ
ルチプレクサ５２０も又使用可能（ＩＣＥ ＬＯＷ）に
され、入力０が選択され（ＡＶＰ ＬＯＷ）、マルチプ
レクサ５２０が、特定用途向け論理回路３２０からのＤ
０＿ＯＵＴをマイクロプロッセッサ・コア３１０のＤ０
＿ＩＮに伝達する。更に、ＡＶＰとＩＣＥが共にＬＯＷ
で、マルチプレクサ５３０は特定用途向け論理回路３２
０からのＯＴＨＥＲ＿ＯＵＴを、パッド５７０のデータ
出力５７２に結合されているＣＩＯ＿ＯＵＴに伝達す
る。マルチプレクサ５４０は、特定用途向け論理回路の
ＯＴＨＥＲ＿ＥＮを、パッド５７０の出力イネーブル５
７４に結合されているＣＩＯ＿ＥＮに伝達する。更に，
ＡＶＰ及びＩＣＥが共にＬＯＷにより、ゲート５６０の
出力ＡＵＸ＿ＩＮはＬＯＷになり、一方ゲート５５０
は、パッド５７０からのデータ入力を特定用途向け論理
回路３２０のＯＴＨＥＲ＿ＩＮ入力に素通しにする。し
たがって、通常モードでは以下の接続になる。 （１） コア３１０のＤ０＿ＯＵＴを論理回路３２０に （２） 論理回路３２０のＤ０＿ＯＵＴをコア３１０の
Ｄ０＿ＩＮに （３） 論理回路３２０のＯＴＨＥＲ＿ＯＵＴをパッド
５７０のデータ出力５７２に （４） 論理回路３２０のＯＴＨＥＲ＿ＥＮをパッド５
７０の出力イネーブル５７４に （５） パッド５７０のデータ入力５７６を論理回路３
２０のＯＴＨＥＲ＿ＩＮに したがって、通常モードでは、いかなるオフ・チップ・
ドライバ／レシーバをも通過することなく、更にいかな
るスリー・ステイト素子をも通過することなく、コア３
１０と論理回路３２０との間のデータラインの直接的な
結合をもたらしている。更に、通常モードはパッド５７
０を論理回路３２０のＯＴＨＥＲ Ｉ／Ｏに、そして論
理回路３２０のＯＴＨＥＲ Ｉ／Ｏをパッド５７０に結
合する。
々のモード（即ち、通常モード、ＡＶＰモード、ＩＣＥ
モード、及び他のモード）において、信号とその効果を
分析することによって最もよく理解できる。通常モード
においては、ＡＶＰとＩＣＥの両方がデアサートされ
る、即ち、図５のセル５００に対して、ＡＶＰ及びＩＣ
Ｅが共にＬＯＷになる。ＡＶＰ及びＩＣＥが共にＬＯＷ
で、マルチプレクサ５１０はＡＶＰのＬＯＷ信号によっ
て使用可能になり、入力０はＩＣＥ ＬＯＷ信号により
選択される。その結果、マルチプレクサ５１０は、マイ
クロプロッセッサ・コア３１０からのＤ０＿ＯＵＴを特
定用途向け論理回路３２０のＤ０＿ＩＮに伝達する。マ
ルチプレクサ５２０も又使用可能（ＩＣＥ ＬＯＷ）に
され、入力０が選択され（ＡＶＰ ＬＯＷ）、マルチプ
レクサ５２０が、特定用途向け論理回路３２０からのＤ
０＿ＯＵＴをマイクロプロッセッサ・コア３１０のＤ０
＿ＩＮに伝達する。更に、ＡＶＰとＩＣＥが共にＬＯＷ
で、マルチプレクサ５３０は特定用途向け論理回路３２
０からのＯＴＨＥＲ＿ＯＵＴを、パッド５７０のデータ
出力５７２に結合されているＣＩＯ＿ＯＵＴに伝達す
る。マルチプレクサ５４０は、特定用途向け論理回路の
ＯＴＨＥＲ＿ＥＮを、パッド５７０の出力イネーブル５
７４に結合されているＣＩＯ＿ＥＮに伝達する。更に，
ＡＶＰ及びＩＣＥが共にＬＯＷにより、ゲート５６０の
出力ＡＵＸ＿ＩＮはＬＯＷになり、一方ゲート５５０
は、パッド５７０からのデータ入力を特定用途向け論理
回路３２０のＯＴＨＥＲ＿ＩＮ入力に素通しにする。し
たがって、通常モードでは以下の接続になる。 （１） コア３１０のＤ０＿ＯＵＴを論理回路３２０に （２） 論理回路３２０のＤ０＿ＯＵＴをコア３１０の
Ｄ０＿ＩＮに （３） 論理回路３２０のＯＴＨＥＲ＿ＯＵＴをパッド
５７０のデータ出力５７２に （４） 論理回路３２０のＯＴＨＥＲ＿ＥＮをパッド５
７０の出力イネーブル５７４に （５） パッド５７０のデータ入力５７６を論理回路３
２０のＯＴＨＥＲ＿ＩＮに したがって、通常モードでは、いかなるオフ・チップ・
ドライバ／レシーバをも通過することなく、更にいかな
るスリー・ステイト素子をも通過することなく、コア３
１０と論理回路３２０との間のデータラインの直接的な
結合をもたらしている。更に、通常モードはパッド５７
０を論理回路３２０のＯＴＨＥＲ Ｉ／Ｏに、そして論
理回路３２０のＯＴＨＥＲ Ｉ／Ｏをパッド５７０に結
合する。
【００２７】ＡＶＰモードでは、ＡＶＰはアサート（即
ち、ＨＩＧＨに）され、及びＩＣＥはデアサート（即
ち、ＬＯＷに）される。ＡＶＰがＨＩＧＨ、及びＩＣＥ
がＬＯＷの場合、マルチプレクサ５１０はＡＶＰ ＨＩ
ＧＨ信号により無効にされ、特定用途向け論理回路３２
０へのＤ０＿ＩＮ入力をデアサートされた状態（例え
ば、ＬＯＷ）に置く。マルチプレクサ５２０が有効で
（ＩＣＥ ＬＯＷにより）、入力１が選択されると（Ａ
ＶＰ ＨＩＧＨにより）、マルチプレクサ５２０は、パ
ッド５７０からのデータ入力５７６を、マイクロプロッ
セッサ・コア３１０のＤ０＿ＩＮに伝達する。更にＡＶ
Ｐ ＨＩＧＨ、及びＩＣＥ ＬＯＷで、マルチプレクサ
５３０は、マイクロプロッセッサ・コア３１０のＤＯ＿
ＯＵＴを、パッド５７０のデータ出力５７２に結合され
ているＣＩＯ＿ＯＵＴに伝達する。マルチプレクサ５４
０は、マイクロプロッセッサ・コア３１０のＤ０＿ＥＮ
を、パッド５７０の出力イネーブル５７４に結合されて
いるＣＩＯ＿ＥＮに伝達する。更にＡＶＰ ＨＩＧＨ及
びＩＣＥ ＬＯＷで、ゲート５５０及び５６０の出力が
共にＬＯＷに駆動される。したがって、ＡＶＰモードで
は結果的に以下の接続になる： （１） パッド５７０のデータ入力５７６からコア３１
０のＤ０＿ＩＮに （２） コア３１０のＤ０＿ＯＵＴからパッド５７０の
データ出力５７２に （３） コア３１０のＤ０＿ＥＮからパッド５７０の出
力イネーブル５７４に したがって、ＡＶＰモードは、結果としてマイクロプロ
セッサＩ／Ｏ信号をパッド５７０に直接結合し、外部の
試験器がテスト・ベクトルをコア３１０に適用すること
を可能にしている。
ち、ＨＩＧＨに）され、及びＩＣＥはデアサート（即
ち、ＬＯＷに）される。ＡＶＰがＨＩＧＨ、及びＩＣＥ
がＬＯＷの場合、マルチプレクサ５１０はＡＶＰ ＨＩ
ＧＨ信号により無効にされ、特定用途向け論理回路３２
０へのＤ０＿ＩＮ入力をデアサートされた状態（例え
ば、ＬＯＷ）に置く。マルチプレクサ５２０が有効で
（ＩＣＥ ＬＯＷにより）、入力１が選択されると（Ａ
ＶＰ ＨＩＧＨにより）、マルチプレクサ５２０は、パ
ッド５７０からのデータ入力５７６を、マイクロプロッ
セッサ・コア３１０のＤ０＿ＩＮに伝達する。更にＡＶ
Ｐ ＨＩＧＨ、及びＩＣＥ ＬＯＷで、マルチプレクサ
５３０は、マイクロプロッセッサ・コア３１０のＤＯ＿
ＯＵＴを、パッド５７０のデータ出力５７２に結合され
ているＣＩＯ＿ＯＵＴに伝達する。マルチプレクサ５４
０は、マイクロプロッセッサ・コア３１０のＤ０＿ＥＮ
を、パッド５７０の出力イネーブル５７４に結合されて
いるＣＩＯ＿ＥＮに伝達する。更にＡＶＰ ＨＩＧＨ及
びＩＣＥ ＬＯＷで、ゲート５５０及び５６０の出力が
共にＬＯＷに駆動される。したがって、ＡＶＰモードで
は結果的に以下の接続になる： （１） パッド５７０のデータ入力５７６からコア３１
０のＤ０＿ＩＮに （２） コア３１０のＤ０＿ＯＵＴからパッド５７０の
データ出力５７２に （３） コア３１０のＤ０＿ＥＮからパッド５７０の出
力イネーブル５７４に したがって、ＡＶＰモードは、結果としてマイクロプロ
セッサＩ／Ｏ信号をパッド５７０に直接結合し、外部の
試験器がテスト・ベクトルをコア３１０に適用すること
を可能にしている。
【００２８】ＩＣＥモードでは、ＡＶＰはデアサートさ
れて（即ち、ＬＯＷ）、ＩＣＥはアサートされる（即
ち、ＨＩＧＨ）。ＡＶＰ ＬＯＷ、及びＩＣＥ ＨＩＧ
Ｈにより、マルチプレクサ５１０が有効になり（ＡＶＰ
ＬＯＷにより）、更に入力１が選択され（ＩＣＥ Ｈ
ＩＧＨにより）、マルチプレクサ５１０が、パッド５７
０のデータ入力５７６を特定用途向け論理回路３２０の
Ｄ０＿ＩＮ入力に伝達する。マルチプレクサ５２０はＩ
ＣＥ ＨＩＧＨ信号により無効にされ、マイクロプロッ
セッサ・コア３１０のＤ０＿ＩＮ入力をデアサートされ
た状態（例えば、ＬＯＷ）にする。更にＡＶＰ ＬＯ
Ｗ、及びＩＣＥ ＨＩＧＨで、マルチプレクサ５３０
は、特定用途向け論理回路３２０からＤ０＿ＯＵＴを、
パッド５７０のデータ出力５７２に結合されているＣＩ
Ｏ＿ＯＵＴに伝達する。マルチプレクサ５４０は特定用
途向け論理回路３２０からのＤ０＿ＥＮを、パッド５７
０の出力イネーブル５７４に結合されているＣＩＯ＿Ｅ
Ｎに伝達する。更に、ＡＶＰ ＬＯＷ、及びＩＣＥ Ｈ
ＩＧＨにより、ゲート５５０及び５６０の出力は共にＬ
ＯＷに駆動される。したがって、ＩＣＥモードでは結果
として以下の接続になる。 （１） パッド５７０のデータ入力５７６から論理回路
３２０のＤ０＿ＩＮに （２） 論理回路３２０のＤ０＿ＯＵＴからパッド５７
０のデータ出力５７２に （３） 論理回路３２０のＤ０＿ＥＮからパッド５７０
の出力イネーブル５７４に したがって、ＩＣＥモードは、結果的に論理回路３２０
からパッド５７０にＩ／Ｏ信号を直接結合し、外部のＩ
ＣＥがコア３１０をエミュレートすることを可能にして
いる。
れて（即ち、ＬＯＷ）、ＩＣＥはアサートされる（即
ち、ＨＩＧＨ）。ＡＶＰ ＬＯＷ、及びＩＣＥ ＨＩＧ
Ｈにより、マルチプレクサ５１０が有効になり（ＡＶＰ
ＬＯＷにより）、更に入力１が選択され（ＩＣＥ Ｈ
ＩＧＨにより）、マルチプレクサ５１０が、パッド５７
０のデータ入力５７６を特定用途向け論理回路３２０の
Ｄ０＿ＩＮ入力に伝達する。マルチプレクサ５２０はＩ
ＣＥ ＨＩＧＨ信号により無効にされ、マイクロプロッ
セッサ・コア３１０のＤ０＿ＩＮ入力をデアサートされ
た状態（例えば、ＬＯＷ）にする。更にＡＶＰ ＬＯ
Ｗ、及びＩＣＥ ＨＩＧＨで、マルチプレクサ５３０
は、特定用途向け論理回路３２０からＤ０＿ＯＵＴを、
パッド５７０のデータ出力５７２に結合されているＣＩ
Ｏ＿ＯＵＴに伝達する。マルチプレクサ５４０は特定用
途向け論理回路３２０からのＤ０＿ＥＮを、パッド５７
０の出力イネーブル５７４に結合されているＣＩＯ＿Ｅ
Ｎに伝達する。更に、ＡＶＰ ＬＯＷ、及びＩＣＥ Ｈ
ＩＧＨにより、ゲート５５０及び５６０の出力は共にＬ
ＯＷに駆動される。したがって、ＩＣＥモードでは結果
として以下の接続になる。 （１） パッド５７０のデータ入力５７６から論理回路
３２０のＤ０＿ＩＮに （２） 論理回路３２０のＤ０＿ＯＵＴからパッド５７
０のデータ出力５７２に （３） 論理回路３２０のＤ０＿ＥＮからパッド５７０
の出力イネーブル５７４に したがって、ＩＣＥモードは、結果的に論理回路３２０
からパッド５７０にＩ／Ｏ信号を直接結合し、外部のＩ
ＣＥがコア３１０をエミュレートすることを可能にして
いる。
【００２９】四番目のモードでは、ＡＶＰ及びＩＣＥが
共にＨＩＧＨで、マルチプレクサ５１０及び５２０は共
に無効になり、特定用途向け論理回路３２０のＤ０＿Ｉ
Ｎ入力、及びマイクロプロッセッサ・コア３１０へのＤ
０＿ＩＮ入力が、デアサートされた状態（例えば、ＬＯ
Ｗ）になる。マルチプレクサ５３０は信号ＡＵＸ＿ＯＵ
Ｔを、パッド５７０のデータ出力５７２に結合されてい
るＣＩＯ＿ＯＵＴに伝達する。マルチプレクサ５４０は
信号ＡＵＸ＿ＥＮを、パッド５７０の出力イネーブル５
７４に結合されているＣＩＯ＿ＥＮに伝達する。更に、
ＡＶＰ及びＩＣＥが共にＨＩＧＨで、ゲート５５０の出
力がＬＯＷに駆動され、そしてゲート５６０の出力（Ａ
ＵＸ＿ＩＮ）が、パッド５７０のデータ入力５７６から
のＣＩＯ＿ＩＮと同じ論理回路的状態になる。したがっ
て、この四番目のモードはＡＳＩＣ内の他の信号（例え
ば、ＡＵＸ）をパッド５７０でアクセス可能にしてい
る。そのような四番目のモードの１つの例が、ＡＵＸ＿
ＩＮにスキャン・データ入力信号を結合し、更にＡＵＸ
＿ＥＮをプルダウンに結合することにより、又はＡＵＸ
＿ＯＵＴにスキャン・データ出力信号をＡＵＸ＿ＯＵＴ
に結合し、そしてＡＵＸ＿ＥＮをプルアップに結合する
ことにより、製造過程でのＡＳＩＣのスキャン・テスト
を可能にすることである。
共にＨＩＧＨで、マルチプレクサ５１０及び５２０は共
に無効になり、特定用途向け論理回路３２０のＤ０＿Ｉ
Ｎ入力、及びマイクロプロッセッサ・コア３１０へのＤ
０＿ＩＮ入力が、デアサートされた状態（例えば、ＬＯ
Ｗ）になる。マルチプレクサ５３０は信号ＡＵＸ＿ＯＵ
Ｔを、パッド５７０のデータ出力５７２に結合されてい
るＣＩＯ＿ＯＵＴに伝達する。マルチプレクサ５４０は
信号ＡＵＸ＿ＥＮを、パッド５７０の出力イネーブル５
７４に結合されているＣＩＯ＿ＥＮに伝達する。更に、
ＡＶＰ及びＩＣＥが共にＨＩＧＨで、ゲート５５０の出
力がＬＯＷに駆動され、そしてゲート５６０の出力（Ａ
ＵＸ＿ＩＮ）が、パッド５７０のデータ入力５７６から
のＣＩＯ＿ＩＮと同じ論理回路的状態になる。したがっ
て、この四番目のモードはＡＳＩＣ内の他の信号（例え
ば、ＡＵＸ）をパッド５７０でアクセス可能にしてい
る。そのような四番目のモードの１つの例が、ＡＵＸ＿
ＩＮにスキャン・データ入力信号を結合し、更にＡＵＸ
＿ＥＮをプルダウンに結合することにより、又はＡＵＸ
＿ＯＵＴにスキャン・データ出力信号をＡＵＸ＿ＯＵＴ
に結合し、そしてＡＵＸ＿ＥＮをプルアップに結合する
ことにより、製造過程でのＡＳＩＣのスキャン・テスト
を可能にすることである。
【００３０】１方向の入力又は出力信号のために、セル
５００のサブセットが使用できることに注目すべきであ
る。セル５００は必要に応じて複数使用することがで
き、更に様々なセル５００は、テスト・モード・マトリ
ックス３４０用の必要なチップ面積を最小限にするため
に、内部の物理的構造を共有することができる。
５００のサブセットが使用できることに注目すべきであ
る。セル５００は必要に応じて複数使用することがで
き、更に様々なセル５００は、テスト・モード・マトリ
ックス３４０用の必要なチップ面積を最小限にするため
に、内部の物理的構造を共有することができる。
【００３１】さて図６において専用セル６００は、マイ
クロプロッセッサ・コア３１０と特定用途向け論理回路
３２０との間に置かれたテスト・モード・マトリックス
３４０の一部であり、また、パッド５７０にも結合され
ている。セル６００は、通常モード及びテスト・モード
の双方において、パッド５７０でマイクロプロセッサＩ
／Ｏ信号が必要な場合に、マイクロプロッセッサ・コア
３１０から特定用途向け論理回路３２０に、更に特定用
途向け論理回路３２０からマイクロプロッセッサ・コア
３１０に、１つの双方向信号に必要な接続を行う。図示
した例として、図６に示す双方向の信号は、図５に示し
たマイクロプロッセッサ・コア３１０のＤ０（データ・
ビット０）信号と同じである。専用セル６００は、マル
チプレクサ（ＭＵＸ）６１０、６２０、６３０、及び６
４０、ならびにゲート６６０、６８０、６８２、６８
４、及び６８６を適切に含んでいる。専用セル６００の
機能は、ＡＶＰ、ＩＣＥ、及び他のモードでの非専用セ
ル５００の機能と同一であるが、しかし、通常モードに
おいては異なっている。非専用セル５００と専用セル６
００との違いは、通常モードにおけるセル６００の信号
と効果を分析することにより、最もよく理解できる。
クロプロッセッサ・コア３１０と特定用途向け論理回路
３２０との間に置かれたテスト・モード・マトリックス
３４０の一部であり、また、パッド５７０にも結合され
ている。セル６００は、通常モード及びテスト・モード
の双方において、パッド５７０でマイクロプロセッサＩ
／Ｏ信号が必要な場合に、マイクロプロッセッサ・コア
３１０から特定用途向け論理回路３２０に、更に特定用
途向け論理回路３２０からマイクロプロッセッサ・コア
３１０に、１つの双方向信号に必要な接続を行う。図示
した例として、図６に示す双方向の信号は、図５に示し
たマイクロプロッセッサ・コア３１０のＤ０（データ・
ビット０）信号と同じである。専用セル６００は、マル
チプレクサ（ＭＵＸ）６１０、６２０、６３０、及び６
４０、ならびにゲート６６０、６８０、６８２、６８
４、及び６８６を適切に含んでいる。専用セル６００の
機能は、ＡＶＰ、ＩＣＥ、及び他のモードでの非専用セ
ル５００の機能と同一であるが、しかし、通常モードに
おいては異なっている。非専用セル５００と専用セル６
００との違いは、通常モードにおけるセル６００の信号
と効果を分析することにより、最もよく理解できる。
【００３２】通常モードにおいて、ＡＶＰ及びＩＣＥが
共にデアサートされる、即ちＬＯＷである。ＡＶＰ及び
ＩＣＥが共にＬＯＷであると、マルチプレクサ６１０は
ＡＶＰ ＬＯＷ信号のため使用可能になる。マルチプレ
クサ６１０への選択入力はゲート６８０の出力に結合さ
れる。したがって、ＩＣＥ ＬＯＷにより、マイクロプ
ロッセッサ・コア３１０のＤ０＿ＥＮ出力がＨＩＧＨの
場合、ゲート６８０の出力がＬＯＷになり、マルチプレ
クサ６１０は、マイクロプロッセッサ・コア３１０から
のＤ０＿ＯＵＴ信号を、特定用途向け論理回路３２０の
Ｄ０＿ＩＮ入力に伝達する。しかし、コア３１０のＤ０
＿ＥＮ出力がＬＯＷになる場合は、ゲート６８０の出力
はＨＩＧＨになり、その結果、マルチプレクサ６１０
が、パッド５７０からのＣＩＯ＿ＩＮ信号を特定用途向
け論理回路３２０のＤ０＿ＩＮ入力に伝達する。
共にデアサートされる、即ちＬＯＷである。ＡＶＰ及び
ＩＣＥが共にＬＯＷであると、マルチプレクサ６１０は
ＡＶＰ ＬＯＷ信号のため使用可能になる。マルチプレ
クサ６１０への選択入力はゲート６８０の出力に結合さ
れる。したがって、ＩＣＥ ＬＯＷにより、マイクロプ
ロッセッサ・コア３１０のＤ０＿ＥＮ出力がＨＩＧＨの
場合、ゲート６８０の出力がＬＯＷになり、マルチプレ
クサ６１０は、マイクロプロッセッサ・コア３１０から
のＤ０＿ＯＵＴ信号を、特定用途向け論理回路３２０の
Ｄ０＿ＩＮ入力に伝達する。しかし、コア３１０のＤ０
＿ＥＮ出力がＬＯＷになる場合は、ゲート６８０の出力
はＨＩＧＨになり、その結果、マルチプレクサ６１０
が、パッド５７０からのＣＩＯ＿ＩＮ信号を特定用途向
け論理回路３２０のＤ０＿ＩＮ入力に伝達する。
【００３３】通常モードにおいてＩＣＥ ＬＯＷによ
り、マルチプレクサ６２０もまた使用可能になる。ゲー
ト６８２の出力はマルチプレクサ６２０の選択ラインを
駆動する。ＡＶＰ ＬＯＷにより、特定用途向け論理回
路３２０からのＤ０＿ＥＮ出力がＨＩＧＨの場合は、ゲ
ート６８２の出力はＬＯＷになり、マルチプレクサ６２
０は、特定用途向け論理回路３２０からのＤ０＿ＯＵＴ
信号を、マイクロプロッセッサ・コア３１０のＤ０＿Ｉ
Ｎ入力に伝達する。しかし、Ｄ０＿ＥＮ出力がＬＯＷに
なると、ゲート６８２の出力はＨＩＧＨになり、その結
果マルチプレクサ６２０は、パッド５７０のデータ入力
５７６からのＣＩＯ＿ＩＮ信号を、マイクロプロッセッ
サ・コア３１０のＤ０＿ＩＮ入力に伝達する。
り、マルチプレクサ６２０もまた使用可能になる。ゲー
ト６８２の出力はマルチプレクサ６２０の選択ラインを
駆動する。ＡＶＰ ＬＯＷにより、特定用途向け論理回
路３２０からのＤ０＿ＥＮ出力がＨＩＧＨの場合は、ゲ
ート６８２の出力はＬＯＷになり、マルチプレクサ６２
０は、特定用途向け論理回路３２０からのＤ０＿ＯＵＴ
信号を、マイクロプロッセッサ・コア３１０のＤ０＿Ｉ
Ｎ入力に伝達する。しかし、Ｄ０＿ＥＮ出力がＬＯＷに
なると、ゲート６８２の出力はＨＩＧＨになり、その結
果マルチプレクサ６２０は、パッド５７０のデータ入力
５７６からのＣＩＯ＿ＩＮ信号を、マイクロプロッセッ
サ・コア３１０のＤ０＿ＩＮ入力に伝達する。
【００３４】通常モードでＡＶＰおよびＩＣＥが共にＬ
ＯＷの場合、マルチプレクサ６３０及び６４０が共にそ
れら自身の００入力を、それら自身のそれぞれの出力に
伝達する。マルチプレクサ６３０の００入力はＯＲゲー
ト６８４の出力である。ＯＲゲート６８４への入力は、
マイクロプロッセッサ・コア３１０からのＤ０＿ＯＵ
Ｔ、及び特定用途向け論理回路３２０からのＤ０＿ＯＵ
Ｔである。対応するＤ０＿ＥＮが不活性な場合は、コア
３１０又は論理回路３２０のどちらかからのＤ０＿ＯＵ
ＴがＬＯＷに保たれるものと仮定する。したがって、コ
ア３１０又は論理回路３２０のどちらかからのＤ０＿Ｏ
ＵＴがＨＩＧＨになる場合、マルチプレクサ６３０（Ｃ
ＩＯ＿ＯＵＴ）の出力がＨＩＧＨになり、パッド５７０
のデータ出力５７２をＨＩＧＨにする。同様に、コア３
１０又は論理回路３２０のどちらかのＤ０＿ＥＮ信号が
ＨＩＧＨの場合、マルチプレクサ６４０（ＣＩＯ＿Ｅ
Ｎ）の出力もまたＨＩＧＨになり、パッド５７０の駆動
出力イネーブル５７４をＨＩＧＨにする。更に、ＡＶＰ
及びＩＣＥが共にＬＯＷにより、ゲート６６０の出力が
ＬＯＷに駆動され、結果としてＡＵＸ＿ＩＮにＬＯＷ信
号をもたらす。したがって、通常モードでは以下の接続
になる。 （１） コア３１０のＤ０＿ＥＮがＬＯＷの場合、パッ
ド５７０のデータ入力５７６から論理回路３２０のＤ０
＿ＩＮに （２） コア３１０のＤ０＿ＥＮがＨＩＧＨの場合、コ
ア３１０のＤ０＿ＯＵＴから論理回路３２０のＤ０＿Ｉ
Ｎに （３） 論理回路３２０のＤ０＿ＥＮがＬＯＷの場合、
パッド５７０のデータ入力５７６からコア３１０のＤ０
＿ＩＮに （４） 論理回路３２０のＤ０＿ＥＮがＨＩＧＨの場
合、論理回路３２０のＤ０＿ＯＵＴからコア３１０のＤ
０＿ＩＮに （５） コア３１０のＤ０＿ＯＵＴ、又は論理回路３２
０のＤ０＿ＯＵＴのいずれかがＨＩＧＨの場合、パッド
５７０のデータ出力５７２がＨＩＧＨ （６） コア３１０のＤ０＿ＥＮ、又は論理回路３２０
のＤ０＿ＥＮのいずれかがＨＩＧＨの場合、パッド５７
０の出力イネーブル５７４がＨＩＧＨ 上述のように、ＡＶＰモード、ＩＣＥモード、及び他の
モードのための接続は、図５の非専用セル５００の接続
と同一である。
ＯＷの場合、マルチプレクサ６３０及び６４０が共にそ
れら自身の００入力を、それら自身のそれぞれの出力に
伝達する。マルチプレクサ６３０の００入力はＯＲゲー
ト６８４の出力である。ＯＲゲート６８４への入力は、
マイクロプロッセッサ・コア３１０からのＤ０＿ＯＵ
Ｔ、及び特定用途向け論理回路３２０からのＤ０＿ＯＵ
Ｔである。対応するＤ０＿ＥＮが不活性な場合は、コア
３１０又は論理回路３２０のどちらかからのＤ０＿ＯＵ
ＴがＬＯＷに保たれるものと仮定する。したがって、コ
ア３１０又は論理回路３２０のどちらかからのＤ０＿Ｏ
ＵＴがＨＩＧＨになる場合、マルチプレクサ６３０（Ｃ
ＩＯ＿ＯＵＴ）の出力がＨＩＧＨになり、パッド５７０
のデータ出力５７２をＨＩＧＨにする。同様に、コア３
１０又は論理回路３２０のどちらかのＤ０＿ＥＮ信号が
ＨＩＧＨの場合、マルチプレクサ６４０（ＣＩＯ＿Ｅ
Ｎ）の出力もまたＨＩＧＨになり、パッド５７０の駆動
出力イネーブル５７４をＨＩＧＨにする。更に、ＡＶＰ
及びＩＣＥが共にＬＯＷにより、ゲート６６０の出力が
ＬＯＷに駆動され、結果としてＡＵＸ＿ＩＮにＬＯＷ信
号をもたらす。したがって、通常モードでは以下の接続
になる。 （１） コア３１０のＤ０＿ＥＮがＬＯＷの場合、パッ
ド５７０のデータ入力５７６から論理回路３２０のＤ０
＿ＩＮに （２） コア３１０のＤ０＿ＥＮがＨＩＧＨの場合、コ
ア３１０のＤ０＿ＯＵＴから論理回路３２０のＤ０＿Ｉ
Ｎに （３） 論理回路３２０のＤ０＿ＥＮがＬＯＷの場合、
パッド５７０のデータ入力５７６からコア３１０のＤ０
＿ＩＮに （４） 論理回路３２０のＤ０＿ＥＮがＨＩＧＨの場
合、論理回路３２０のＤ０＿ＯＵＴからコア３１０のＤ
０＿ＩＮに （５） コア３１０のＤ０＿ＯＵＴ、又は論理回路３２
０のＤ０＿ＯＵＴのいずれかがＨＩＧＨの場合、パッド
５７０のデータ出力５７２がＨＩＧＨ （６） コア３１０のＤ０＿ＥＮ、又は論理回路３２０
のＤ０＿ＥＮのいずれかがＨＩＧＨの場合、パッド５７
０の出力イネーブル５７４がＨＩＧＨ 上述のように、ＡＶＰモード、ＩＣＥモード、及び他の
モードのための接続は、図５の非専用セル５００の接続
と同一である。
【００３５】再び図４において、テスト・モード・マト
リックス３４０は、非専用セル５００及び専用セル６０
０の組み合わせを適切に含んでおり、他方テスト・モー
ド・マトリックス４４０は、専用セル６００のみを適切
に含んでいる。ここで記述し、図示したセル５００及び
６００が入力、出力、及びイネーブル信号から成る双方
向信号を想定していることに注意すべきである。しか
し、セル５００及び６００は又、基本セル５００及び６
００の未使用の入力をＬＯＷ論理回路レベルに駆動する
か、又は不要な電気回路を取り去ることでセル５００又
は６００の部分を最適化するか、のいづれかの方法によ
って、一定方向の入力又は出力信号用としても使用可能
である。
リックス３４０は、非専用セル５００及び専用セル６０
０の組み合わせを適切に含んでおり、他方テスト・モー
ド・マトリックス４４０は、専用セル６００のみを適切
に含んでいる。ここで記述し、図示したセル５００及び
６００が入力、出力、及びイネーブル信号から成る双方
向信号を想定していることに注意すべきである。しか
し、セル５００及び６００は又、基本セル５００及び６
００の未使用の入力をＬＯＷ論理回路レベルに駆動する
か、又は不要な電気回路を取り去ることでセル５００又
は６００の部分を最適化するか、のいづれかの方法によ
って、一定方向の入力又は出力信号用としても使用可能
である。
【００３６】図７において、コア選択マトリックス４５
４（図４）の内部の電気回路は、セル７００を多数含ん
でいる。個々のセル７００は、一番目のテスト・モード
・マトリックス（例えば、３４０）からのデータ入力Ｃ
ＩＯ＿ＩＮ、データ出力ＣＩＯ＿ＯＵＴ、及びイネーブ
ル入力ＣＩＯ＿ＥＮ、二番目のテスト・モード・マトリ
ックス（例えば、４４０）からの同じ３つの信号、及び
パッド５７０への対応する出力を含んでいる。セル７０
０はマルチプレクサ７１０及び７２０、ならびにデコー
ダ７３０を含んでいる。マルチプレクサ７１０及び７２
０は、それぞれのＣＯＲＥ＿ＳＥＬＥＣＴがＬＯＷの場
合に入力０をそれらの出力に接続し、更にＣＯＲＥ＿Ｓ
ＥＬＥＣＴがＨＩＧＨの場合に入力１をそれらの出力に
接続する。デコーダ７３０は、ＣＯＲＥ＿ＳＥＬＥＣＴ
がＬＯＷの場合にその入力信号をその出力０に接続し、
更にＣＯＲＥ＿ＳＥＬＥＣＴがＨＩＧＨの場合に入力を
その出力１に接続する。マルチプレクサ７１０はデータ
出力マルチプレクサ、マルチプレクサ７２０は出力イネ
ーブル・マルチプレクサ、及びマルチプレクサ７３０は
データ入力デコーダである。ＣＯＲＥ＿ＳＥＬＥＣＴが
一番目の状態（例えば、マイクロプロッセッサ・コア３
１０に対応してＬＯＷにある場合）では、マルチプレク
サ７１０及び７２０、ならびにデコーダ７３０は、テス
ト・モード・マトリックス３４０からパッド５７０に信
号を選択的に結合し、更にコア選択が二番目の状態にあ
る時（例えば、マイクロプロッセッサ・コア４１０に対
応してＨＩＧＨにある場合）には、テスト・モード・マ
トリックス４４０からパッド５７０に選択的に信号を結
合する。
４（図４）の内部の電気回路は、セル７００を多数含ん
でいる。個々のセル７００は、一番目のテスト・モード
・マトリックス（例えば、３４０）からのデータ入力Ｃ
ＩＯ＿ＩＮ、データ出力ＣＩＯ＿ＯＵＴ、及びイネーブ
ル入力ＣＩＯ＿ＥＮ、二番目のテスト・モード・マトリ
ックス（例えば、４４０）からの同じ３つの信号、及び
パッド５７０への対応する出力を含んでいる。セル７０
０はマルチプレクサ７１０及び７２０、ならびにデコー
ダ７３０を含んでいる。マルチプレクサ７１０及び７２
０は、それぞれのＣＯＲＥ＿ＳＥＬＥＣＴがＬＯＷの場
合に入力０をそれらの出力に接続し、更にＣＯＲＥ＿Ｓ
ＥＬＥＣＴがＨＩＧＨの場合に入力１をそれらの出力に
接続する。デコーダ７３０は、ＣＯＲＥ＿ＳＥＬＥＣＴ
がＬＯＷの場合にその入力信号をその出力０に接続し、
更にＣＯＲＥ＿ＳＥＬＥＣＴがＨＩＧＨの場合に入力を
その出力１に接続する。マルチプレクサ７１０はデータ
出力マルチプレクサ、マルチプレクサ７２０は出力イネ
ーブル・マルチプレクサ、及びマルチプレクサ７３０は
データ入力デコーダである。ＣＯＲＥ＿ＳＥＬＥＣＴが
一番目の状態（例えば、マイクロプロッセッサ・コア３
１０に対応してＬＯＷにある場合）では、マルチプレク
サ７１０及び７２０、ならびにデコーダ７３０は、テス
ト・モード・マトリックス３４０からパッド５７０に信
号を選択的に結合し、更にコア選択が二番目の状態にあ
る時（例えば、マイクロプロッセッサ・コア４１０に対
応してＨＩＧＨにある場合）には、テスト・モード・マ
トリックス４４０からパッド５７０に選択的に信号を結
合する。
【００３７】図示する目的で、セル７００が、２つのテ
スト・モード・マトリックス３４０と４４０との間で切
り換える回路を用いて示されているが、セル７００が、
いかなる数の埋め込みマイクロプロッセッサ・コアの間
においても、個々の対応するテスト・モード・マトリッ
クスを介して伝達される個々のマイクロプロッセッサ・
コアからの信号に対応するために、ＣＯＲＥ＿ＳＥＬＥ
ＣＴ信号（及び対応する入力４９２）から成っている選
択線の数を単に増大させること、更にマルチプレクサ７
１０及び７２０、ならびにデコーダ７３０への入力数を
増大させることにより、切り換え得るということは本発
明の範囲内にある。
スト・モード・マトリックス３４０と４４０との間で切
り換える回路を用いて示されているが、セル７００が、
いかなる数の埋め込みマイクロプロッセッサ・コアの間
においても、個々の対応するテスト・モード・マトリッ
クスを介して伝達される個々のマイクロプロッセッサ・
コアからの信号に対応するために、ＣＯＲＥ＿ＳＥＬＥ
ＣＴ信号（及び対応する入力４９２）から成っている選
択線の数を単に増大させること、更にマルチプレクサ７
１０及び７２０、ならびにデコーダ７３０への入力数を
増大させることにより、切り換え得るということは本発
明の範囲内にある。
【００３８】本発明に従がって、集積回路（即ち、３０
０及び４００）のすべてのスリー・ステイト素子を取り
除くことにより、スリー・ステイト素子をもっている集
積回路に比較すると、いくつかの利益が生じる。例え
ば、ハイ・インピーダンス状態のスリー・ステイト・バ
スは、バスにより駆動される回路の切り換え閾値を横切
ってフロートし得るが、その結果これらの回路を急速に
オン・オフしてより多くの電力を消費する。したがっ
て、スリー・ステイト・バスを全くもたないことは、集
積回路の電力消費量を減らす。更に、スリー・ステイト
・バス上ではどのような瞬間においても、ただ１つドラ
イバのみが作動可能なので、一般的にテスト・パターン
を生成するためのツールは、スリー・ステイト素子に対
応していない。テストの際のバス上の競合を防止するた
めに、テストパターンは手で生成されなければならず、
スリー・ステイト素子をもつ集積回路のテスト費用は、
スリー・ステイト素子をもたない同等の集積回路と比べ
て、かなり増大する。しかし、集積回路内からすべての
スリー・ステイト素子を取り除いた本発明の結果の最も
重要な利点は、集積回路が１００％テスト可能になるこ
とである。集積回路のすべての機能は、テストの際に１
つ、又はそれ以上のスリー・ステイト素子によって欠陥
が隠される恐れなく、十分に機能テストが可能である。
０及び４００）のすべてのスリー・ステイト素子を取り
除くことにより、スリー・ステイト素子をもっている集
積回路に比較すると、いくつかの利益が生じる。例え
ば、ハイ・インピーダンス状態のスリー・ステイト・バ
スは、バスにより駆動される回路の切り換え閾値を横切
ってフロートし得るが、その結果これらの回路を急速に
オン・オフしてより多くの電力を消費する。したがっ
て、スリー・ステイト・バスを全くもたないことは、集
積回路の電力消費量を減らす。更に、スリー・ステイト
・バス上ではどのような瞬間においても、ただ１つドラ
イバのみが作動可能なので、一般的にテスト・パターン
を生成するためのツールは、スリー・ステイト素子に対
応していない。テストの際のバス上の競合を防止するた
めに、テストパターンは手で生成されなければならず、
スリー・ステイト素子をもつ集積回路のテスト費用は、
スリー・ステイト素子をもたない同等の集積回路と比べ
て、かなり増大する。しかし、集積回路内からすべての
スリー・ステイト素子を取り除いた本発明の結果の最も
重要な利点は、集積回路が１００％テスト可能になるこ
とである。集積回路のすべての機能は、テストの際に１
つ、又はそれ以上のスリー・ステイト素子によって欠陥
が隠される恐れなく、十分に機能テストが可能である。
【００３９】ここに述べたような１つ又はそれ以上のテ
スト・モード・マトリックスを含んだ本発明に従ったＡ
ＳＩＣは、標準のテスト・ベクトルを使用して個々の埋
め込みマイクロプロッセッサ・コアの十分な機能テスト
を可能にすること、ＩＣＥがデバッグを目的として、ど
の埋め込みマイクロプロッセッサ・コア機能をもエミュ
レートできるようにすること、及び製造の際のＡＳＩＣ
のスキャン・テストなどのような、その他のテスト・モ
ードを必要に応じて使用可能にすることにより完全なテ
スタビリテイを備えている。マイクロプロッセッサ・コ
アと特定用途向け論理回路との間のすべての信号を、オ
フ・チップ・ドライバ、及びレシーバを介さず、更に１
つのスリー・ステイト素子をも通過させずに、テスト・
モード・マトリックス、又は複数のマトリックスを介し
て直接に伝達することによりＡＳＩＣの性能を高められ
る。
スト・モード・マトリックスを含んだ本発明に従ったＡ
ＳＩＣは、標準のテスト・ベクトルを使用して個々の埋
め込みマイクロプロッセッサ・コアの十分な機能テスト
を可能にすること、ＩＣＥがデバッグを目的として、ど
の埋め込みマイクロプロッセッサ・コア機能をもエミュ
レートできるようにすること、及び製造の際のＡＳＩＣ
のスキャン・テストなどのような、その他のテスト・モ
ードを必要に応じて使用可能にすることにより完全なテ
スタビリテイを備えている。マイクロプロッセッサ・コ
アと特定用途向け論理回路との間のすべての信号を、オ
フ・チップ・ドライバ、及びレシーバを介さず、更に１
つのスリー・ステイト素子をも通過させずに、テスト・
モード・マトリックス、又は複数のマトリックスを介し
て直接に伝達することによりＡＳＩＣの性能を高められ
る。
【００４０】発明の内容が出願の好ましい実施例を参照
して詳細に示され、記述されたが、本発明の精神と範囲
を逸脱せずにその中の形態と細部の様々な変更をなし得
ることは、技術に知識をもつ当業者には理解されるであ
ろう。更に、種々の導電体、又は接続は図面上では単一
ラインとして示されているが、それらはそのような制限
された意味で示されてはおらず、当技術分野で理解され
ているように、複数の導電体又は接続から成り得ること
は理解されるであろう。
して詳細に示され、記述されたが、本発明の精神と範囲
を逸脱せずにその中の形態と細部の様々な変更をなし得
ることは、技術に知識をもつ当業者には理解されるであ
ろう。更に、種々の導電体、又は接続は図面上では単一
ラインとして示されているが、それらはそのような制限
された意味で示されてはおらず、当技術分野で理解され
ているように、複数の導電体又は接続から成り得ること
は理解されるであろう。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４２】（１）（ａ） マイクロプロセッサと、
（ｂ） 論理回路と、（ｃ） 前記マイクロプロセッサ
動作信号を前記論理回路に直接伝達し、マイクロプロセ
ッサ・テスト信号を前記マイクロプロセッサに伝達し、
更に論理回路テスト信号を前記論理回路に伝達するため
に、マイクロプロセッサと論理回路との間を結合する信
号伝達手段と、を含む集積回路。 （２） 前記信号伝達手段が、前記集積回路のＩ／Ｏパ
ッドに結合されたいかなるＩ／Ｏドライバを経由させる
ことなく、更に前記Ｉ／Ｏパッドに結合されたいかなる
Ｉ／Ｏレシーバを経由させることもなく、前記マイクロ
プロセッサ動作信号を前記論理回路に伝達する、（１）
に記載の集積回路。 （３） 前記信号伝達手段がスリー・ステイト素子を全
く含まない、（１）に記載の集積回路。 （４） 前記信号伝達手段が複数の相互排他的状態のう
ちの１つで動作し、更に前記信号伝達手段が、前記複数
の状態の一番目で前記マイクロプロセッサ動作信号を前
記論理回路に伝達し、前記複数の状態の二番目で前記マ
イクロプロセッサ・テスト信号を前記マイクロプロセッ
サに伝達し、更に前記複数の状態の三番目で前記論理回
路テスト信号を前記論理回路に伝達する、（１）に記載
の集積回路。 （５） 更に、前記複数の状態のうちの１つを選択する
ための手段を含む、（４）に記載の集積回路。 （６） 複数のＩ／Ｏパッドに結合された複数のＩ／Ｏ
回路を更に含み、前記信号伝達手段が相互排他的な複数
の状態の中の１つで動作する前記集積回路であって、
（ａ） 前記信号伝達手段が前記複数の状態の一番目に
ある場合は、前記信号伝達手段が、前記マイクロプロセ
ッサ動作信号を前記論理回路に直接に伝達し、（ｂ）
前記信号伝達手段が前記複数の状態の二番目にある場合
は、前記信号伝達手段が、前記マイクロプロセッサ・テ
スト信号を前記複数のＩ／Ｏ回路から前記マイクロプロ
セッサに伝達し、（ｃ） 前記信号伝達手段が前記複数
の状態の三番目にある場合は、前記信号伝達手段が、前
記論理回路テスト信号を前記複数のＩ／Ｏ回路から前記
論理回路に伝達する、（１）に記載の集積回路。 （７） 前記信号伝達手段の前記一番目の状態が、前記
集積回路の通常の動作状態に対応し、前記信号伝達手段
の前記二番目の状態が、前記複数のＩ／Ｏパッドに前記
マイクロプロセッサの標準のテスト・ベクトルを適用し
て前記マイクロプロセッサをテストするための状態に対
応し、前記信号伝達手段の前記三番目の状態が、前記複
数のＩ／Ｏパッドにイン・サーキット・エミュレータを
結合して前記集積回路をテストするための状態に対応す
る、（６）に記載の集積回路。 （８） 前記信号伝達手段が、前記複数のＩ／Ｏ回路の
いずれをも経ることなく、前記マイクロプロセッサ動作
信号を前記論理回路に伝達する、（６）に記載の集積回
路。 （９） 前記信号伝達手段が、最低１つのテスト・モー
ド・マトリックスを含んでおり、個々のテスト・モード
・マトリックスは複数のセルを含み、個々のセルは前記
複数のＩ／Ｏ回路のうち少なくとも１つに結合されてお
り、更に、個々のセルが、（ａ） 前記一番目の状態に
おいて、前記マイクロプロセッサと前記論理回路との間
の信号を少なくとも１つ結合するための手段と、（ｂ）
前記二番目の状態において、前記複数のＩ／Ｏ回路の
うちの少なくとも１つと前記マイクロプロセッサとの間
の信号を、少なくとも１つ結合するための手段と、
（ｃ） 前記三番目の状態において、前記複数のＩ／Ｏ
回路のうちの少なくとも１つと前記論理回路との間の信
号を、少なくとも１つ結合するための手段と、を含む、
（６）に記載の集積回路。 （１０） 前記信号伝達手段が四番目の状態にあると
き、前記信号伝達手段が、補助的テスト信号を前記集積
回路から前記複数のＩ／Ｏ回路に伝達する、（６）に記
載の集積回路。 （１１） 前記信号伝達手段が、一番目のバスを前記マ
イクロプロセッサに結合し、二番目のバスを前記論理回
路に結合し、更に、三番目のバスを前記複数のＩ／Ｏ回
路に結合するテスト・モード・マトリックスを含み、
（ａ） 前記テスト・モード・マトリックスが前記一番
目の状態において、前記一番目のバスを前記二番目のバ
スに結合し、（ｂ） 前記テスト・モード・マトリック
スが前記二番目の状態において、前記一番目のバスを前
記三番目のバスに結合し、更に、（ｃ） 前記テスト・
モード・マトリックスが前記三番目の状態において、前
記二番目のバスを前記三番目のバスに結合する、（６）
に記載の集積回路。 （１２） 前記テスト・モード・マトリックスが、前記
論理回路に結合された四番目のバスを更に含み、前記テ
スト・モード・マトリックスが前記一番目の状態におい
て、前記三番目のバスを前記四番目のバスに結合する、
（１０）に記載の集積回路。 （１３） 複数のマイクロプロセッサを含み、前記複数
のマイクロプロセッサのうちの１つを選択するための切
り換え手段を更に含んでいる、（１）に記載の集積回
路。 （１４） 複数のマイクロプロセッサを含み、更に前記
信号伝達手段が、（ａ） 複数のテスト・モード・マト
リックスであって、それぞれの前記マイクロプロセッサ
に対して少なくとも１つのテスト・モード・マトリック
スと、（ｂ） 前記複数のマイクロプロセッサのうち選
択された１つに対応する前記テスト・モード・マトリッ
クスを、前記複数のＩ／Ｏ回路に結合させるための切り
換え手段と、を含む、（６）に記載の集積回路。 （１５） 個々のテスト・モード・マトリックスが、前
記対応するマイクロプロセッサに接続された一番目のバ
ス、前記論理回路に接続された二番目のバス、及び前記
切り換え手段に接続された三番目のバスを有し、（ａ）
前記テスト・モード・マトリックスが前記一番目の状
態で、前記一番目のバスを前記二番目のバスに結合し、
（ｂ） 前記テスト・モード・マトリックスが前記二番
目の状態で、前記一番目のバスを前記三番目のバスに結
合し、（ｃ） 前記テスト・モード・マトリックスが前
記三番目の状態で、前記二番目のバスを前記三番目のバ
スに結合する、（１４）に記載の集積回路。 （１６） 集積回路をテストする方法であって、（ａ）
前記集積回路上にマイクロプロセッサを設けるステッ
プと、（ｂ） 前記集積回路上に論理回路を設けるステ
ップと、（ｃ） マイクロプロセッサ動作信号を前記論
理回路に直接伝達し、マイクロプロセッサ・テスト信号
を前記マイクロプロセッサに伝達し、更に論理回路テス
ト信号を前記論理回路に伝達するための、前記マイクロ
プロセッサと前記論理回路との間を結合する信号伝達手
段を設けるステップと、（ｄ） 外部の試験器から前記
マイクロプロセッサ・テスト信号を伝達するステップ
と、（ｅ） 前記信号伝達手段を介してテスト・ベクト
ルを前記マイクロプロセッサに適用するステップと、を
含む方法。 （１７）（ａ） 外部のイン・サーキット・エミュレー
タから前記論理回路テスト信号を伝達するステップと、
（ｂ） 前記論理回路をデバッグするため、及び前記マ
イクロプロセッサ用コードをデバッグするために、前記
マイクロプロセッサの機能をエミュレートするステップ
と、を更に含む、（１６）に記載の方法。 （１８） 集積回路をテストする方法であって、（ａ）
前記集積回路上に少なくとも１つのマイクロプロセッ
サを設けるステップと、（ｂ） 前記集積回路上に論理
回路を設けるステップと、（ｃ） 前記集積回路上の複
数のＩ／Ｏパッドに結合された、前記集積回路上の複数
のＩ／Ｏ回路を設けるステップと、（ｄ） 一番目の状
態では、前記複数のＩ／Ｏ回路のいずれも介さずにマイ
クロプロセッサ動作信号を前記論理回路に直接に伝達
し、二番目の状態では、マイクロプロセッサ・テスト信
号を前記マイクロプロセッサに伝達し、更に、三番目の
状態では、論理回路テスト信号を前記論理回路に伝達す
るために、前記マイクロプロセッサと前記論理回路との
間を結合する信号伝達手段を設けるステップと、（ｅ）
外部の試験器を前記複数のＩ／Ｏパッドに結合するス
テップと、（ｆ） 前記二番目の状態を選択し、前記信
号伝達手段が、前記複数のＩ／Ｏ回路からの前記マイク
ロプロセッサ・テスト信号をテスト下の前記マイクロプ
ロセッサに伝達するようにするステップと、（ｇ） 外
部試験器を用いて複数のテスト・ベクトルを前記複数の
Ｉ／Ｏパッドに与えるステップと、（ｈ） 前記複数の
テスト・ベクトルを与えた結果、テスト下の前記マイク
ロプロセッサから得られた信号を前記Ｉ／Ｏパッド上で
監視するステップと、（ｉ） 前記監視信号に基づい
て、テスト下の前記マイクロプロセッサが機能している
か否かを表示するステップと、を含む方法。 （１９）（ａ） イン・サーキット・エミュレータを前
記複数のＩ／Ｏパッドに結合するステップと、（ｂ）
前記三番目の状態を選択し、前記信号伝達手段が前記複
数のＩ／Ｏ回路からの前記論理回路テスト信号を前記論
理回路に伝達するステップと、（ｃ） 前記マイクロプ
ロセッサの機能をエミュレートするために、前記イン・
サーキット・エミュレータから前記複数のＩ／Ｏパッド
に信号を与えるステップと、を更に含む、（１８）に記
載の方法。 （２０）（ａ） 前記集積回路上に複数のマイクロプロ
セッサを設けるステップと、（ｂ） 前記集積回路上に
前記複数のマイクロプロセッサのそれぞれに対して少な
くとも１つのテスト・モード・マトリックスを設けるス
テップと、（ｃ） 前記複数のマイクロプロセッサのう
ちの選択されたものに対応して、前記テスト・モード・
マトリックスを前記複数のＩ／Ｏ回路に結合するための
切り換え手段を設けるステップと、（ｄ） 前記対応す
るテスト・モード・マトリックスを前記切り換え手段を
介して前記複数のＩ／Ｏ回路に接続するステップと、
（ｅ） 前記複数のＩ／Ｏ回路のからの前記論理回路テ
スト信号を前記切り換え手段を介して伝達するステップ
と、（ｆ） 前記切り換え手段からの前記論理回路テス
ト信号を前記対応するテスト・モード・マトリックスを
介して前記論理回路に伝達するステップと、を更に含
む、（１９）に記載の方法。
（ｂ） 論理回路と、（ｃ） 前記マイクロプロセッサ
動作信号を前記論理回路に直接伝達し、マイクロプロセ
ッサ・テスト信号を前記マイクロプロセッサに伝達し、
更に論理回路テスト信号を前記論理回路に伝達するため
に、マイクロプロセッサと論理回路との間を結合する信
号伝達手段と、を含む集積回路。 （２） 前記信号伝達手段が、前記集積回路のＩ／Ｏパ
ッドに結合されたいかなるＩ／Ｏドライバを経由させる
ことなく、更に前記Ｉ／Ｏパッドに結合されたいかなる
Ｉ／Ｏレシーバを経由させることもなく、前記マイクロ
プロセッサ動作信号を前記論理回路に伝達する、（１）
に記載の集積回路。 （３） 前記信号伝達手段がスリー・ステイト素子を全
く含まない、（１）に記載の集積回路。 （４） 前記信号伝達手段が複数の相互排他的状態のう
ちの１つで動作し、更に前記信号伝達手段が、前記複数
の状態の一番目で前記マイクロプロセッサ動作信号を前
記論理回路に伝達し、前記複数の状態の二番目で前記マ
イクロプロセッサ・テスト信号を前記マイクロプロセッ
サに伝達し、更に前記複数の状態の三番目で前記論理回
路テスト信号を前記論理回路に伝達する、（１）に記載
の集積回路。 （５） 更に、前記複数の状態のうちの１つを選択する
ための手段を含む、（４）に記載の集積回路。 （６） 複数のＩ／Ｏパッドに結合された複数のＩ／Ｏ
回路を更に含み、前記信号伝達手段が相互排他的な複数
の状態の中の１つで動作する前記集積回路であって、
（ａ） 前記信号伝達手段が前記複数の状態の一番目に
ある場合は、前記信号伝達手段が、前記マイクロプロセ
ッサ動作信号を前記論理回路に直接に伝達し、（ｂ）
前記信号伝達手段が前記複数の状態の二番目にある場合
は、前記信号伝達手段が、前記マイクロプロセッサ・テ
スト信号を前記複数のＩ／Ｏ回路から前記マイクロプロ
セッサに伝達し、（ｃ） 前記信号伝達手段が前記複数
の状態の三番目にある場合は、前記信号伝達手段が、前
記論理回路テスト信号を前記複数のＩ／Ｏ回路から前記
論理回路に伝達する、（１）に記載の集積回路。 （７） 前記信号伝達手段の前記一番目の状態が、前記
集積回路の通常の動作状態に対応し、前記信号伝達手段
の前記二番目の状態が、前記複数のＩ／Ｏパッドに前記
マイクロプロセッサの標準のテスト・ベクトルを適用し
て前記マイクロプロセッサをテストするための状態に対
応し、前記信号伝達手段の前記三番目の状態が、前記複
数のＩ／Ｏパッドにイン・サーキット・エミュレータを
結合して前記集積回路をテストするための状態に対応す
る、（６）に記載の集積回路。 （８） 前記信号伝達手段が、前記複数のＩ／Ｏ回路の
いずれをも経ることなく、前記マイクロプロセッサ動作
信号を前記論理回路に伝達する、（６）に記載の集積回
路。 （９） 前記信号伝達手段が、最低１つのテスト・モー
ド・マトリックスを含んでおり、個々のテスト・モード
・マトリックスは複数のセルを含み、個々のセルは前記
複数のＩ／Ｏ回路のうち少なくとも１つに結合されてお
り、更に、個々のセルが、（ａ） 前記一番目の状態に
おいて、前記マイクロプロセッサと前記論理回路との間
の信号を少なくとも１つ結合するための手段と、（ｂ）
前記二番目の状態において、前記複数のＩ／Ｏ回路の
うちの少なくとも１つと前記マイクロプロセッサとの間
の信号を、少なくとも１つ結合するための手段と、
（ｃ） 前記三番目の状態において、前記複数のＩ／Ｏ
回路のうちの少なくとも１つと前記論理回路との間の信
号を、少なくとも１つ結合するための手段と、を含む、
（６）に記載の集積回路。 （１０） 前記信号伝達手段が四番目の状態にあると
き、前記信号伝達手段が、補助的テスト信号を前記集積
回路から前記複数のＩ／Ｏ回路に伝達する、（６）に記
載の集積回路。 （１１） 前記信号伝達手段が、一番目のバスを前記マ
イクロプロセッサに結合し、二番目のバスを前記論理回
路に結合し、更に、三番目のバスを前記複数のＩ／Ｏ回
路に結合するテスト・モード・マトリックスを含み、
（ａ） 前記テスト・モード・マトリックスが前記一番
目の状態において、前記一番目のバスを前記二番目のバ
スに結合し、（ｂ） 前記テスト・モード・マトリック
スが前記二番目の状態において、前記一番目のバスを前
記三番目のバスに結合し、更に、（ｃ） 前記テスト・
モード・マトリックスが前記三番目の状態において、前
記二番目のバスを前記三番目のバスに結合する、（６）
に記載の集積回路。 （１２） 前記テスト・モード・マトリックスが、前記
論理回路に結合された四番目のバスを更に含み、前記テ
スト・モード・マトリックスが前記一番目の状態におい
て、前記三番目のバスを前記四番目のバスに結合する、
（１０）に記載の集積回路。 （１３） 複数のマイクロプロセッサを含み、前記複数
のマイクロプロセッサのうちの１つを選択するための切
り換え手段を更に含んでいる、（１）に記載の集積回
路。 （１４） 複数のマイクロプロセッサを含み、更に前記
信号伝達手段が、（ａ） 複数のテスト・モード・マト
リックスであって、それぞれの前記マイクロプロセッサ
に対して少なくとも１つのテスト・モード・マトリック
スと、（ｂ） 前記複数のマイクロプロセッサのうち選
択された１つに対応する前記テスト・モード・マトリッ
クスを、前記複数のＩ／Ｏ回路に結合させるための切り
換え手段と、を含む、（６）に記載の集積回路。 （１５） 個々のテスト・モード・マトリックスが、前
記対応するマイクロプロセッサに接続された一番目のバ
ス、前記論理回路に接続された二番目のバス、及び前記
切り換え手段に接続された三番目のバスを有し、（ａ）
前記テスト・モード・マトリックスが前記一番目の状
態で、前記一番目のバスを前記二番目のバスに結合し、
（ｂ） 前記テスト・モード・マトリックスが前記二番
目の状態で、前記一番目のバスを前記三番目のバスに結
合し、（ｃ） 前記テスト・モード・マトリックスが前
記三番目の状態で、前記二番目のバスを前記三番目のバ
スに結合する、（１４）に記載の集積回路。 （１６） 集積回路をテストする方法であって、（ａ）
前記集積回路上にマイクロプロセッサを設けるステッ
プと、（ｂ） 前記集積回路上に論理回路を設けるステ
ップと、（ｃ） マイクロプロセッサ動作信号を前記論
理回路に直接伝達し、マイクロプロセッサ・テスト信号
を前記マイクロプロセッサに伝達し、更に論理回路テス
ト信号を前記論理回路に伝達するための、前記マイクロ
プロセッサと前記論理回路との間を結合する信号伝達手
段を設けるステップと、（ｄ） 外部の試験器から前記
マイクロプロセッサ・テスト信号を伝達するステップ
と、（ｅ） 前記信号伝達手段を介してテスト・ベクト
ルを前記マイクロプロセッサに適用するステップと、を
含む方法。 （１７）（ａ） 外部のイン・サーキット・エミュレー
タから前記論理回路テスト信号を伝達するステップと、
（ｂ） 前記論理回路をデバッグするため、及び前記マ
イクロプロセッサ用コードをデバッグするために、前記
マイクロプロセッサの機能をエミュレートするステップ
と、を更に含む、（１６）に記載の方法。 （１８） 集積回路をテストする方法であって、（ａ）
前記集積回路上に少なくとも１つのマイクロプロセッ
サを設けるステップと、（ｂ） 前記集積回路上に論理
回路を設けるステップと、（ｃ） 前記集積回路上の複
数のＩ／Ｏパッドに結合された、前記集積回路上の複数
のＩ／Ｏ回路を設けるステップと、（ｄ） 一番目の状
態では、前記複数のＩ／Ｏ回路のいずれも介さずにマイ
クロプロセッサ動作信号を前記論理回路に直接に伝達
し、二番目の状態では、マイクロプロセッサ・テスト信
号を前記マイクロプロセッサに伝達し、更に、三番目の
状態では、論理回路テスト信号を前記論理回路に伝達す
るために、前記マイクロプロセッサと前記論理回路との
間を結合する信号伝達手段を設けるステップと、（ｅ）
外部の試験器を前記複数のＩ／Ｏパッドに結合するス
テップと、（ｆ） 前記二番目の状態を選択し、前記信
号伝達手段が、前記複数のＩ／Ｏ回路からの前記マイク
ロプロセッサ・テスト信号をテスト下の前記マイクロプ
ロセッサに伝達するようにするステップと、（ｇ） 外
部試験器を用いて複数のテスト・ベクトルを前記複数の
Ｉ／Ｏパッドに与えるステップと、（ｈ） 前記複数の
テスト・ベクトルを与えた結果、テスト下の前記マイク
ロプロセッサから得られた信号を前記Ｉ／Ｏパッド上で
監視するステップと、（ｉ） 前記監視信号に基づい
て、テスト下の前記マイクロプロセッサが機能している
か否かを表示するステップと、を含む方法。 （１９）（ａ） イン・サーキット・エミュレータを前
記複数のＩ／Ｏパッドに結合するステップと、（ｂ）
前記三番目の状態を選択し、前記信号伝達手段が前記複
数のＩ／Ｏ回路からの前記論理回路テスト信号を前記論
理回路に伝達するステップと、（ｃ） 前記マイクロプ
ロセッサの機能をエミュレートするために、前記イン・
サーキット・エミュレータから前記複数のＩ／Ｏパッド
に信号を与えるステップと、を更に含む、（１８）に記
載の方法。 （２０）（ａ） 前記集積回路上に複数のマイクロプロ
セッサを設けるステップと、（ｂ） 前記集積回路上に
前記複数のマイクロプロセッサのそれぞれに対して少な
くとも１つのテスト・モード・マトリックスを設けるス
テップと、（ｃ） 前記複数のマイクロプロセッサのう
ちの選択されたものに対応して、前記テスト・モード・
マトリックスを前記複数のＩ／Ｏ回路に結合するための
切り換え手段を設けるステップと、（ｄ） 前記対応す
るテスト・モード・マトリックスを前記切り換え手段を
介して前記複数のＩ／Ｏ回路に接続するステップと、
（ｅ） 前記複数のＩ／Ｏ回路のからの前記論理回路テ
スト信号を前記切り換え手段を介して伝達するステップ
と、（ｆ） 前記切り換え手段からの前記論理回路テス
ト信号を前記対応するテスト・モード・マトリックスを
介して前記論理回路に伝達するステップと、を更に含
む、（１９）に記載の方法。
【図１】マイクロプロセッサ・コアからの信号、及び特
定用途向け論理回路からの信号を、ＡＳＩＣのチップ・
アウトプット・パッド２１４に選択的に結合するための
既存技術による回路を示すブロック図である。
定用途向け論理回路からの信号を、ＡＳＩＣのチップ・
アウトプット・パッド２１４に選択的に結合するための
既存技術による回路を示すブロック図である。
【図２】マイクロプロセッサ・コアからの信号、及び特
定用途向け論理回路からの信号をＡＳＩＣのＩ／Ｏパッ
ド５６へ選択的に結合し、更にマイクロプロセッサ・コ
アからの信号を、Ｉ／Ｏドライバ５４及びレシーバ５８
を介して特定用途向け論理回路に結合するための既存の
技術による回路を示す図である。
定用途向け論理回路からの信号をＡＳＩＣのＩ／Ｏパッ
ド５６へ選択的に結合し、更にマイクロプロセッサ・コ
アからの信号を、Ｉ／Ｏドライバ５４及びレシーバ５８
を介して特定用途向け論理回路に結合するための既存の
技術による回路を示す図である。
【図３】本発明の一番目の実施例に従ってテスト・モー
ド・マトリックスを実現しているＡＳＩＣのブロック図
である。
ド・マトリックスを実現しているＡＳＩＣのブロック図
である。
【図４】本発明の二番目の実施例に従って２つのテスト
・モード・マトリックスを実現しているＡＳＩＣのブロ
ック図である。
・モード・マトリックスを実現しているＡＳＩＣのブロ
ック図である。
【図５】図３、及び図４のテスト・モード・マトリック
ス内に使用されている非専用セルのブロック図である。
ス内に使用されている非専用セルのブロック図である。
【図６】図３、及び図４のテスト・モード・マトリック
ス内に使用されている専用セルのブロック図である。
ス内に使用されている専用セルのブロック図である。
【図７】図４のコア選択マトリックスの一部を示すブロ
ック図である。
ック図である。
【符号の説明】
５０：マルチプレクサ
５４：オフ・チップ・ドライバ
５６：チップ出力パッド
５８：マッチング・レシーバ
２００：ＡＳＩＣ
２０２：集積回路
２０８、２１０：マルチプレクサ
３００：ＡＳＩＣ
３５０、３６０、３７０、３８０：バス
３８２、３９０：制御信号
４００：ＡＳＩＣ
４５０、４５２、４７０、４８０：バス
４８２、４９０：制御信号
４９２：コア選択信号
５００：非専用セル
５１０、５２０、５３０、５４０：マルチプレクサ
５５０、５６０：ゲート
５７０：パッド
５７２：データ出力
５７４：出力イネーブル
５７６：データ入力
６００：専用セル
６１０、６２０、６３０、６４０：マルチプレクサ
６６０、６８０、６８２、６８４、６８６：ゲート
７００：セル
７１０、７２０：マルチプレクサ
７３０：デューダ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ピーター・スチュアート・コリヤー
アメリカ合衆国05453、バーモント州エ
セックス・ジャンクション、ピー・オ
ー・ボックス 671
(72)発明者 ディビッド・ロバート・ストーファー
アメリカ合衆国05468、バーモント州ミ
ルトン、ヘムロック・ロード 16
(56)参考文献 特開 平６−89990（ＪＰ，Ａ)
特開 平６−208478（ＪＰ，Ａ)
特開 平３−37732（ＪＰ，Ａ)
特開 平３−214370（ＪＰ，Ａ)
米国特許5254940（ＵＳ，Ａ)
米国特許5331571（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/22 - 11/26
Claims (10)
- 【請求項１】（Ａ）少なくとも１つのマイクロプロセッ
サと、 （Ｂ）論理回路と、 （Ｃ）前記マイクロプロセッサと前記論理回路の間に接
続され、マイクロプロセッサ動作信号を前記論理回路に
直接伝達し、マイクロプロセッサ・テスト信号を前記マ
イクロプロセッサに伝達し、論理回路テスト信号を前記
論理回路に伝達するための信号伝達手段と、 （Ｄ）複数のＩ／Ｏパッドに接続された複数のＩ／Ｏ回
路と、を含み、前記信号伝達手段が相互排他的な複数の
状態のうちの１つで動作する集積回路であって、 前記信号伝達手段が、前記マイクロプロセッサに結合さ
れた一番目のバスと、前記論理回路に結合された二番目
のバスと、更に、前記複数のＩ／Ｏ回路に結合された三
番目のバスとを有するテスト・モード・マトリックスを
含み、 （ａ）前記テスト・モード・マトリックスが、前記複数
の状態の一番目の状態において、前記一番目のバスを前
記二番目のバスに結合し、 （ｂ）前記テスト・モード・マトリックスが、前記複数
の状態の二番目の状態において、前記一番目のバスを前
記三番目のバスに結合し、更に、 （ｃ）前記テスト・モード・マトリックスが、前記複数
の状態の三番目の状態において、前記二番目のバスを前
記三番目のバスに結合する、ことを特徴とする集積回
路。 - 【請求項２】前記テスト・モード・マトリックスが、前
記論理回路に結合された四番目のバスを更に含み、前記
テスト・モード・マトリックスが前記一番目の状態にお
いて、前記三番目のバスを前記四番目のバスに結合す
る、請求項１に記載の集積回路。 - 【請求項３】（Ａ）複数のマイクロプロセッサと、 （Ｂ）論理回路と、 （Ｃ）前記マイクロプロセッサと前記論理回路の間に接
続され、マイクロプロセッサ動作信号を前記論理回路に
直接伝達し、マイクロプロセッサ・テスト信号を前記マ
イクロプロセッサに伝達し、論理回路テスト信号を前記
論理回路に伝達するための信号伝達手段と、 （Ｄ）複数のＩ／Ｏパッドに接続された複数のＩ／Ｏ回
路と、を含む集積回路であって、 前記信号伝達手段は、前記複数のマイクロプロセッサの
各々に対して少なくとも１つずつ設けられた複数のテス
ト・モード・マトリックスと、前記複数のマイクロプロ
セッサのうちの選択された１つに対応する前記テスト・
モード・マトリックスを前記複数のＩ／Ｏ回路に接続す
る切り換え手段と、を有し、 前記信号伝達手段は、相互排他的な複数の状態のうちの
１つで動作し、 前記個々のテスト・モード・マトリックスが、前記対応
するマイクロプロセッサに接続された一番目のバスと、
前記論理回路に接続された二番目のバスと、及び前記切
り換え手段に接続された三番目のバスとを有し、 （ａ）前記テスト・モード・マトリックスが、前記複数
の状態の一番目の状態において、前記一番目のバスを前
記二番目のバスに結合し、 （ｂ）前記テスト・モード・マトリックスが、前記複数
の状態の二番目の状態において、前記一番目のバスを前
記三番目のバスに結合し、更に、 （ｃ）前記テスト・モード・マトリックスが、前記複数
の状態の三番目の状態において、前記二番目のバスを前
記三番目のバスに結合する、ことを特徴とする集積回
路。 - 【請求項４】（Ａ）少なくとも１つのマイクロプロセッ
サと、 （Ｂ）複数のＩ／Ｏパッドに接続され、複数のＩ／Ｏド
ライバと複数のＩ／Ｏレシーバを含む複数のＩ／Ｏ回路
と、 （Ｃ）論理回路と、 （Ｄ）前記マイクロプロセッサと前記論理回路の間に接
続され、相互排他的な複数の状態のうちの１つで動作す
る信号伝達手段であって、前記マイクロプロセッサと前
記論理回路との間の信号を少なくとも１つ結合するため
の結合手段を有す る、信号伝達手段と、を含む集積回路
であって、前記信号伝達手段は、 （ａ）前記複数の状態の一番目の状態において、前記結
合手段により前記マイクロプロセッサと前記論理回路と
の間の信号を少なくとも１つ結合することによって、前
記集積回路上のＩ／Ｏパッドに結合されたいかなるＩ／
Ｏドライバを経由させることなく、更に前記Ｉ／Ｏパッ
ドに結合されたいかなるＩ／Ｏレシーバを経由させるこ
ともなく、マイクロプロセッサ動作信号を前記論理回路
に伝達し、 （ｂ）前記複数の状態の二番目の状態において、マイク
ロプロセッサ・テスト信号を前記複数のＩ／Ｏ回路から
前記マイクロプロセッサに伝達し、 （ｃ）前記複数の状態の三番目の状態において、論理回
路テスト信号を前記複数のＩ／Ｏ回路から前記論理回路
に伝達する、ことを特徴とする集積回路。 - 【請求項５】前記信号伝達手段がスリー・ステイト素子
を全く含まない、請求項４に記載の集積回路。 - 【請求項６】更に、前記複数の状態のうちの１つを選択
するための手段を含む、請求項４に記載の集積回路。 - 【請求項７】前記信号伝達手段の前記一番目の状態が、
前記集積回路の通常の動作状態に対応し、 前記信号伝達手段の前記二番目の状態が、前記複数のＩ
／Ｏパッドに前記マイクロプロセッサの標準のテスト・
ベクトルを適用して前記マイクロプロセッサをテストす
るための状態に対応し、 前記信号伝達手段の前記三番目の状態が、前記複数のＩ
／Ｏパッドにイン・サーキット・エミュレータを結合し
て前記集積回路をテストするための状態に対応する、請
求項４に記載の集積回路。 - 【請求項８】（Ａ）少なくとも１つのマイクロプロセッ
サと、 （Ｂ）複数のＩ／Ｏパッドに接続され、複数のＩ／Ｏド
ライバと複数のＩ／Ｏレシーバを含む複数のＩ／Ｏ回路
と、 （Ｃ）論理回路と、 （Ｄ）前記マイクロプロセッサと前記論理回路の間に接
続され、相互排他的な複数の状態のうちの１つで動作す
る信号伝達手段と、を含む集積回路であって、 前記信号伝達手段が、少なくとも１つのテスト・モード
・マトリックスを含んでおり、個々のテスト・モード・
マトリックスは複数のセルを含み、個々のセルは前記複
数のＩ／Ｏ回路のうち少なくとも１つに結合されてお
り、更に、個々のセルが、（ａ）前記複数の状態の一番目の状態において、マイク
ロプロセッサ動作信号を前記論理回路に伝達するため
に、 前記マイクロプロセッサと前記論理回路との間の信
号を少なくとも１つ結合するための手段と、（ｂ）前記複数の状態の二番目の状態において、マイク
ロプロセッサ・テスト信号を前記複数のＩ／Ｏ回路から
前記マイクロプロセッサに伝達するために、 前記複数の
Ｉ／Ｏ回路のうちの少なくとも１つと前記マイクロプロ
セッサとの間の信号を、少なくとも１つ結合するための
手段と、（ｃ）前記複数の状態の三番目の状態において、論理回
路テスト信号を前記複数のＩ／Ｏ回路から前記論理回路
に伝達するために、 前記複数のＩ／Ｏ回路のうちの少な
くとも１つと前記論理回路との間の信号を、少なくとも
１つ結合するための手段と、を含む、ことを特徴とする
集積回路。 - 【請求項９】（Ａ）少なくとも１つのマイクロプロセッ
サと、 （Ｂ）複数のＩ／Ｏパッドに接続され、複数のＩ／Ｏド
ライバと複数のＩ／Ｏレシーバを含む複数のＩ／Ｏ回路
と、 （Ｃ）論理回路と、 （Ｄ）前記マイクロプロセッサと前記論理回路の間に接
続され、相互排他的な複 数の状態のうちの１つで動作す
る信号伝達手段と、を含む集積回路であって、前記信号
伝達手段は、 （ａ）前記複数の状態の一番目の状態において、マイク
ロプロセッサ動作信号を前記論理回路に伝達し、 （ｂ）前記複数の状態の二番目の状態において、マイク
ロプロセッサ・テスト信号を前記複数のＩ／Ｏ回路から
前記マイクロプロセッサに伝達し、 （ｃ）前記複数の状態の三番目の状態において、論理回
路テスト信号を前記複数のＩ／Ｏ回路から前記論理回路
に伝達し、 （ｄ）前記複数の状態の 四番目の状態において、補助的
テスト信号を前記集積回路から前記複数のＩ／Ｏ回路に
伝達する、ことを特徴とする集積回路。 - 【請求項１０】（Ａ）複数のマイクロプロセッサと、 （Ｂ）複数のＩ／Ｏパッドに接続され、複数のＩ／Ｏド
ライバと複数のＩ／Ｏレシーバを含む複数のＩ／Ｏ回路
と、 （Ｃ）論理回路と、 （Ｄ）前記マイクロプロセッサと前記論理回路の間に接
続され、相互排他的な複数の状態のうちの１つで動作す
る信号伝達手段と、を含む集積回路であって、前記信号
伝達手段は、 （ａ）前記複数の状態の一番目の状態において、マイク
ロプロセッサ動作信号を前記論理回路に伝達し、 （ｂ）前記複数の状態の二番目の状態において、マイク
ロプロセッサ・テスト信号を前記複数のＩ／Ｏ回路から
前記マイクロプロセッサに伝達し、 （ｃ）前記複数の状態の三番目の状態において、論理回
路テスト信号を前記複数のＩ／Ｏ回路から前記論理回路
に伝達し、 （ｄ） 前記複数のマイクロプロセッサのうちの１つを選
択するための切り換え手段を更に含んでいる、ことを特
徴とする集積回路。
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