JPS6123243A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには論理ＬＳＩ（
大規模集積回路）の構成に適用して特に有効な技術に関
し、例えば内部にメモリを有する論理ＬＳＩに″テステ
ィングを容易にする機能を持たせたい場合に利用して有
効な技術に関する。

［背景技術］ 論理ゲート回路の組合せを基本構成とするような論理Ｌ
ＳＩでは、ＬＳＩが所望の品質レベルに達しているか否
か検査するためテスティング（機能試験）が行なわれる
。その場合、従来はＬＳＩテスタと呼ばれる装置によっ
てＬＳＩの各入力ビンに適当なバイナリデータからなる
テストパターンを入れる。そして、そのときの出力を監
視して評価することにより、いずれの論理ゲート回路に
故障があるか診断するようにしていた。

しかし、試験される論理ＬＳＩは、近年ますますゲート
数および入出力ピン数が増加される傾向にあり、ゲート
数が多くなるほど必要なテストパターンの量が多くなる
。そのため、そのような複雑かつ大量のテストパターン
の作成が難しくなるとともに、テストパターンの作成お
よびテスティングに要する時間が長くなってしまう。そ
の結果、ゲート数が多くなるほどテスティングのために
要するコストの割合が増加し、ＬＳＩの原価を高くする
という問題点があった。

そこで、論理ＬＳＩのテスティングを容易に行なえるよ
うにするため、論理ＬＳＩ内を複数の論理ブロックに分
割し、各論理ブロックのアドレスを割り振っておくとと
もに、テスティングの際に供給される上記アドレスに基
づいて複数の論理ブロックの中から一つを選択し、その
論理ブロックへのみテストパターンを印加させる回路を
ＬＳＩチップ内に設けるようにしたテスト機能付論理Ｌ
ＳＩ間する発明が提案されている（特公昭５２−４７２
９２）。

上記発明によると、分割された各論理ブロックごとにテ
スティングが行なえることができるため、効率の良いテ
スティングが行なえる。しかしながら、各論理ブロック
に割り振られたアドレスに基づいて選択を行・なう回路
や論理ブロックへのテストパターンの供給の切換えを行
なうゲート回路、さらに各論理ブロックへテストパター
ンを供給する信号線および各論理ブロックの出力信号（
テスト結果）を出力ピンに送る信号線を必要とする。

そのため、テスト機能のための付加回路および配線領域
によってチップサイズがかなり増加されてしまうととも
に、ＬＳＩ本来の機能以外の機能が設けられるため、Ｌ
ＳＩの性能（スピード）が損なわれるおそれがある。さ
らに、ＬＳＩを構成する各論理回路をそれぞれ分割して
テストできるように予め論理を構成しておかなければな
らないため、論理の構成の面でも制約を受けることにな
る。

特にチップ内部に例えばレジスタとして使用されるＲＡ
Ｍ　（ランダム・アクセス・メモリ）のようなメモリを
有するようにされた論理ＬＳＩにおいては、メモリの読
出し信号はデータバスに出力され、データバスを介して
ランダムロジック等からなる論理部に供給されるため、
上記発明を利用して、メモリと論理部とを分割して別々
にテスティングを行なえるようにすると、３６ビツトの
ような構成のデータバスをチップ内部であちこち引き回
さなくてはならない。その結果、配線の占有面積が大き
くなり、チップサイズが増大してしまうという不都合が
ある。

しかるに、メモリを内蔵した論理Ｌ　Ｓ　Ｉでは、ある
論理部の出力がメモリの入力となり、そのメモリの出力
が他の論理部の入力となるように構成されるので、メモ
リと論理部を分けて、別々にテスティングが行なえない
と、メモリのアクセスを含むシーケンスを考慮してテス
トパターンを作成しなければならない。そのために、ナ
スｌ−パターンが非常に複雑になってしまう。

［発明の目的］ この発明の目的は、例えばメモリのようなランダムロジ
ック回路以外の回路を内蔵した論理ＬＳＩにおいて、チ
ップサイズをあまり増大させることなくメモリ等と論理
部を別々に検査できるようにして、回路の診断に必要な
テストパターンの量およびテスティング時間を減少させ
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なもののメ要
を説明すれば、下記のとおりである。

すなわち、メモリを内蔵した論理ＬＳＩにおいて、メモ
リへのデータ入方線とデータ出力線との間に、これを適
当な制御信号によって短絡させるようなスイッチ素子を
設けることにより、テスティングの際にこのスイッチ素
子をオンさせるとともに、メモリの出力をハイインピー
ダンスにさせると、メモリへの入力をそのままメモリの
出力とすることができるようにし、これによって、メモ
リをデータの流れから切り離して残りの論理部のみを独
立に検査できるようにして、診断に必要なテストパター
ンの量およびテスティング時間を減少させるという上記
目的を達成するものである。

［実施例コ 第１図に、ＲＡＭ　（ランダム・アクセス・メモリ）の
ようなメモリを内蔵した論理ＬＳＩに−おいて、メモリ
をランダムロジック回路からなる論理部から切り離して
論理部のテスティングを行なえるようにするための基本
的な構成の一例を示すものである。

なお、ランダムロジック回路からなる論理ＬＳＩにおい
ては、データをラッチするための回路が往々にして必要
とされ、その場合フリップフロップかレジスタによって
そのような回路とすることができる。しかし、フリップ
フロップによってデータをラッチするレジスタを構成し
ていたのでは、フリップフロップの構成素子が多いため
レジスタの占有面積がかなり大きくなってしまう。その
ため、ＶＬＳＩ　（超大規模集積回路）のような論理Ｌ
ＳＩでは、レジスタとして使用されるＲＡＭを設けるこ
とが行なわれる。

この実施例は、そのようなレジスタとしで使用されるＲ
ＡＭをテスティング時に論理部から容易に切り離せるよ
うにするものである。

第１図において、回路符号ＭＭＲで示されているのはＲ
ＡＭのようなメモリで、ここでは特に制限されないが゛
、ＬＳＩ内部の信号のタイミング関係を容易にするため
、スタティック型のＲＡＭによってメモリＭＭＲが構成
されている。このメモリＭＭＲは、上述したようにレジ
スタ゛′として使用されるため、例えば３２ビツトとか
３６ビツトのようなデータが並列に入出力できるように
構成される。

’Ｉ　Ｂ　ＦおよびＯＢＦは、メモリＭＭＲに入力され
るデータを供給するデータ入力線ＤＩＬとメモリから読
み出されたデータが出力されるデータ出力線ＤＯＬとに
それぞれ設けられた入力バッファと出カバソファである
。

これらの入力バッファＩＢＦと出力バッファＯＢＦは、
３２ピツ１〜あるいは３６ビツトのようなメモリの入出
力データを伝送するため、そのビット数に応じた本数の
データ入力線ＤＩＬとデータ出力線ＤＯＬに対応、して
それぞれ複数個設けられている。

そして、上記複数のデータ入力線ＤＩＬとデ・−タ出力
線ＤＯＬは、各々対をなすように配線され、各対のデー
タ入力線ＤＩＬとデータ出力線ＤＯＬとの間には、それ
ぞれスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソース、
ドレイン端子が接続されている。このスイッチＭＯ８Ｆ
ＥＴＱｓは、特に制限されないがＮチャンネル型に形成
され、テスティングの際に適当なコン１−ロール回路か
ら供給されるハイレベルの制御信号φＣ１がゲート端子
に印加されることにより、ソース・ドレイン間が導通状
態にされるようになっている。

また、上記スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓが導
通状態にされたとき、上記出力バッファＯＢＦは適当な
制御信号φｃ２が印加されることによって、出力がハイ
・インピーダンスになるようにされている。

これによって、テスティングの際にメモリのデータ入力
線ＤＩＬにのせた信号が、オンされているスイッチＭＯ
３ＦＥＴＱＳを通ってそのままメモリの出力としてデー
タ出力線Ｄ　ＯＬへ伝送されるようになる。データ出力
線ＤｏＬへ伝送された信号は、図示しない論理回路へ供
給されるので、あたかもメモリＭＭＲがデータの流れか
ら切り離された状、態になる。その結果、メモリの出力
を入力として期待しているような論理回路に、メモリを
介することなく必要なテストパターンを入れてやること
ができ、メモリと別個に診断を行なうことができるよう
になる。

従って、メモリの出力を受けるような論理回路を診断す
るためのテストパターンは、メモリをアクセスするシー
ケンスを考慮しないで作成することができ、これによっ
てテストパターンの量が少なくて済むようになる。

次に、上記実施例を利用してメモリを内蔵する論理ＬＳ
Ｉを構成する場合におけるＬＳＩ全体の構成の仕方の一
例を、第２図を用いて説−する。

なお、図において鎖線Ａで囲まれた各回路ブロックは、
単結晶シリコンのような一個の半導体基板上において形
成される。

この実施例では、ランダムロジック回路からなる第１の
論理部３の出力がメモリ８に供給され、このメモリ８の
出力がランダムロジック回路からなる第２の論理部１１
に入力されるようにシステムが構成されている。

入力ピン１に印加された信号は、入力信号線２を介して
第１の論理部３に入力され、この第１の論理部３の出力
は信号線４を介して切換回路５に供給される。また、切
換回路５には、信号線６を介して上記入力ピン１に印加
された信号も供給される。

切換回路５は、コントロールピン２１に印加される外部
制御信号に基づいて内部の制御信号を形成するコントロ
ール回路２２から供給される制御信号に応じて、上記信
号線４または６から供給される信号のうちいずれか一方
を選択してその信号をデータ入力線７（、ＤＩＬ）を介
してメモリ８へ伝送させる。

また、メモリ８から読み出されたデータは、データ出力
線９　（ＤＯＬ）を介して切換回路１ｏに供給される。

切換回路１０は、上記コントロール回路から供給される
制御信号に基づいて、メモリ８の出力データを信号線１
２または１３を介して第２の論理部１１または出力ピン
１５に接続されて）する出力信号線１４へ伝送させる。

この出力信号線１４には、上記第２の論理部１１から出
力される信号も出力されるようにされている。

そして、上記メモリ８のデータ入力線７とデータ出力線
９との間に、第１図の実施例で説明した構成と同じよう
にじて上記コントロール回路２２から供給される制御信
号φｃ１によってオン、オフ制御されるスイッチＭＯ８
ＦＥＴＱｓが接続きれている。

上記のごとく構成された論理ＬＳＩは、通常（本来）の
動作の時は、切換回路５によって第１論理部３の出力信
号がメモリ８へ供給され、またメモリ８から読み出され
たデータは、切換回路１０によって第２論理部１１へ供
給されるようなデータの流れが実現される。

しかして、テスティングの際に、例えばコントロールピ
ン２１に適当な外部制御信号を印加してやると、切換回
路５が入力ピン１に印加され信号線６を通って供給され
た入力信号をメモリのデータ入力線７へ伝送させる。こ
のとき、コントロール回路２２からの制御信号φＣ１に
よってスイッチＭＯ８”ＦＥＴＱｓがオン状態にされ、
かつメモリ８の出力がハイ・インピーダンスにされてい
ると、切換回路５から伝送された信号は、メモリ８を通
らずにスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを通って
そのまま切換回路１０へ送られる。そして、切換回路１
０がコントロール回路２２からの制御信号によってデー
タ出力線９から供給された信号を第２論理部１１に伝送
させるように切換えが行なわれていると、入力ピン１に
印加された入力信号は、信号線６、切換回路５、データ
入力線７、スイッチＭＯ８ＦＥＴＱｓ、データ出力線９
、切換回路１０、信号線１２を通って第２論理部１１へ
供給されるようになる。

そのため、メモリ８の出力を入力信号とする第２論理部
１１に、入力ピン１から直接テスｌ〜パターンを入れて
やることができるようになる。

また、スイッチＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓをオンさせ
た状態で、切換回路５と１０と切り換え、第１論理部３
の出力をデータ入力線７へ伝えるとともに、スイッチＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを通して、切換回路１０で
信号線１３へ伝送させるようにしてやれば、第１論理部
３の出力をそのまま出力信号線１４へのせてやることが
できる。これによって、第１論理部３のみをメモリ８と
第２論理部１１から切り離して別個に診断を行なうこと
が可能になる。

さらに、スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓをオフ
にされた状態で、切換回路５と１０を切り換えて、信号
線６の信号をメモリ８へ伝送させるとともに、メモリ８
の出力を信号線１３を通して出力信号線１４へ伝送させ
るようにすれば、メモリ８へ直接テストパターンを入れ
てメモリ８のみの診断を行なうことも可能である。

スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを設けない従来
方式でメモリを内蔵した論理ＬＳＩを構成し、かつ論理
部３，１１とメモリ８とを切り離して別々に診断を行な
えるようにしようとすると、第２図に破線で示すような
信号線１６．１７を更に付加してやる必要があった。

−あるいは、信号線ｊ６，１７のような経路を設けない
で、メモ−りと論理部とを別々に診断できるようにする
刃は、セレクタやデータバスを使ってメモリの入力と出
力が並列になるような構成を゛とらざるを得す、論理構
成の自由度が制限されていた。

これに対して、上記実施例によれば、スイッチＭＯＳＦ
ＥＴＱｓとこれを制御するための比較的簡単なコントロ
ール回路を設けてやれば、メモリと論理部とを切り離し
て別々に診断を行なうことができるので、ＬＳＩのチッ
プサイズがそれほど増大されることがない。

また、この発明を適用すると、論理部の出力をメモリの
入力とし、メモリの出力を他の論理部の入力とするよう
なデータの流れがシリアルであるような論理ＬＳＩを構
成することができるため、論理構成の制約が少なくなっ
て設計の自由度が大きくなり設計がし易くなるという利
点がある。

［効果］ メモリを内蔵した論理ＬＳ、Ｉにおいて、メモリへのデ
ータ入力線とデータ出力線との間に、これを適当な制御
信号によって短絡させるようなスイッチ素子を設けるよ
うにしたので、テスティングの際にこのスイッチ素子を
オンさせるとともに、メモリの出力をハイインピーダン
スにさせると、メモリへの入力をそのままメモリの出力
とすることができるという作用により、メモリをデータ
の流れから切り離して残りの論理部のみを独立に検査で
き、これによって診断に必要なテストパターンの量およ
びテスティング時間を減少させることができ、論理ＬＳ
Ｉのニス１−ダウンが可能となるとともに、論理構成の
自由度も大きくなるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
メモリのデータ入力線とデータ出力線との間にこれを短
絡してメモリの入力をそのまま出力線に伝えるスイッチ
ＭＯ８ＦＥＴを設けているが、スイッチＭＯ８ＦＥＴの
代わりに、制御信号φｃ１によって開閉されるＡＮ、Ｄ
ゲート回路のような論理ゲート回路ＣＭＯＳトランスフ
ァゲートを設けるようにすることも可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＲＡＭのよ゛うなメ
モリを内蔵した論理ＬＳＩに適用したものについて説明
したが、ＲＡＭの他にＲＯＭあるいはＰＬＡ（プログラ
マブル・ロジック・アレイ）のようなランダムロジック
により構成される論理回路以外の特殊な回路ブロックを
有するようにされた論理ＬＳＩにおいて、その特殊回路
ブロックを論理部から切り離してテスティングを行なえ
るように構成する場合にも利用できるものである。

【図面の簡単な説明】

第１図は、本発明をメモリを内蔵した論理ＬＳＩに適用
した場合の要部の一実施例を示す回路構成図、 第２図は、本発明を適用した論理ＬＳＩ全体の構成の一
例を示す構成図である。 Ａ・・・・論理ＬＳＩ、ＭＭＲ・・・・メモリ、Ｑｓ・
・・・スイッチ素子（スイッチＭＯ３ＦＥＴ）＋　ＤＩ
Ｌ・・・・メモリのデータ入力線、ＤＯＬ・・・・メモ
リのデータ出力線、１・・・・入力ピン、２・・・・入
力信号線、３・・・・第１論理部、４，６・・・・信号
線：Ｓ、１Ｏ・・・・切換回路、７・・・・メモリのデ
ータ入力線、８・・・・メモリ、９・・・・メモリのデ
ータ出力線、１】・・・・第２論理部、１２，１３・・
・・信号線、１４・・・・出力信号線、１５・・・・出
力ピン、１６，１．７・・・・信号線、２１・・・・コ
ントロールピン、２２・・・・コントロール回路。

Claims (1)

1. 【特許請求の範囲】 １、ランダムロジックにより構成される論理部と、ラン
   ダムロジック以外で構成される特殊回路ブロックとが同
   一半導体基板上に設けられてなる論理集積回路において
   、上記特殊回路ブロックの入力線と出力線との間にスイ
   ッチ素子が接続され、回路のテスティングの際に所定の
   制御信号によって上記スイッチ素子が導通されて入力線
   の信号が出力線へ伝送可能に短絡され、上記特殊回路ブ
   ロックが論理部から分離可能にされてなることを特徴と
   する論理集積回路。 ２、上記特殊回路ブロックがメモリであって、テスティ
   ング時に上記スイッチ素子が導通されたのに伴ない、上
   記メモリの出力がハイインピーダンスにされることを特
   徴とする特許請求の範囲第１項記載の論理集積回路。