JP2001324550A - Ｌｓｉ装置 - Google Patents
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Abstract
(57)【要約】
【課題】 内部回路ブロックの個々のテストが可能なＬ
ＳＩ装置を得る。 【解決手段】 ＬＳＩ装置において、１個の入力端子
と、１個の出力端子と、この入力端子を介して外部信号
が入力される第１の回路ブロックと、第１の回路ブロッ
クの出力側に接続され、出力端子に出力を供給する第２
の回路ブロックと、第１、第２の回路ブロックの接続経
路上に配置されたテスト回路と、第２の回路ブロックと
出力端子の接続経路上に配置されたテスト出力回路と、
入力端子を第１の回路ブロックを迂回してテスト回路に
接続する第１の接続経路と、第１の回路ブロックの出力
をテスト回路および第２の回路ブロック回路を迂回して
テスト出力回路に接続する第２の接続経路と、テスト回
路およびテスト出力回路に接続経路の切り替えを指示す
る信号を出力するモード設定回路を設ける。
ＳＩ装置を得る。 【解決手段】 ＬＳＩ装置において、１個の入力端子
と、１個の出力端子と、この入力端子を介して外部信号
が入力される第１の回路ブロックと、第１の回路ブロッ
クの出力側に接続され、出力端子に出力を供給する第２
の回路ブロックと、第１、第２の回路ブロックの接続経
路上に配置されたテスト回路と、第２の回路ブロックと
出力端子の接続経路上に配置されたテスト出力回路と、
入力端子を第１の回路ブロックを迂回してテスト回路に
接続する第１の接続経路と、第１の回路ブロックの出力
をテスト回路および第２の回路ブロック回路を迂回して
テスト出力回路に接続する第２の接続経路と、テスト回
路およびテスト出力回路に接続経路の切り替えを指示す
る信号を出力するモード設定回路を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ装置に関し、
特にその機能を検証するためのシミュレーションテスト
を容易に行うことができるＬＳＩ装置に関する。
特にその機能を検証するためのシミュレーションテスト
を容易に行うことができるＬＳＩ装置に関する。
【０００２】
【従来の技術】ＬＳＩは通常、単一半導体基板上に複数
の回路ブロックを含んで形成される。このＬＳＩの製造
に当たっては、先ず各回路ブロックを個別に設計し、そ
れぞれが設計どおりに機能するか否かをシミュレーショ
ンを行って検証する。次に１個のＬＳＩとして制作後、
各回路ブロックが正確に製造されておりかつ回路ブロッ
ク間で接続が正しく行われていてそのＬＳＩが正常に機
能するか否かを、回路ブロック設計時のシミュレーショ
ンとは別のシミュレーションを行って検証する必要があ
る。
の回路ブロックを含んで形成される。このＬＳＩの製造
に当たっては、先ず各回路ブロックを個別に設計し、そ
れぞれが設計どおりに機能するか否かをシミュレーショ
ンを行って検証する。次に１個のＬＳＩとして制作後、
各回路ブロックが正確に製造されておりかつ回路ブロッ
ク間で接続が正しく行われていてそのＬＳＩが正常に機
能するか否かを、回路ブロック設計時のシミュレーショ
ンとは別のシミュレーションを行って検証する必要があ
る。
【０００３】例えば、図１に示す様に回路ブロックＡ２
と回路ブロックＢ３を含むＬＳＩ１を作成しようとする
場合、通常は回路ブロックＡ２と回路ブロックＢ３を個
別に設計し、各回路ブロックについて個別にシュミレー
ションを行って、それらが設計通りに機能するか否かを
検証する。次に、回路ブロックＡ２およびＢ３を含む１
個のＬＳＩ１を製造し、製造されたＬＳＩ中で各回路ブ
ロックＡおよびＢが正しく接続されており、かつ正常に
機能するか否かを検証する。具体的には図１の接続４、
接続５および接続６が正しいかどうかを検証する。
と回路ブロックＢ３を含むＬＳＩ１を作成しようとする
場合、通常は回路ブロックＡ２と回路ブロックＢ３を個
別に設計し、各回路ブロックについて個別にシュミレー
ションを行って、それらが設計通りに機能するか否かを
検証する。次に、回路ブロックＡ２およびＢ３を含む１
個のＬＳＩ１を製造し、製造されたＬＳＩ中で各回路ブ
ロックＡおよびＢが正しく接続されており、かつ正常に
機能するか否かを検証する。具体的には図１の接続４、
接続５および接続６が正しいかどうかを検証する。
【０００４】ところが回路ブロックＡ２およびＢ３が１
個のＬＳＩ１中に組み込まれると、回路ブロックＡ２の
出力、回路ブロックＢ３の入力を外部より直接見ること
はできないので、通常この検証は設計時のシミュレーシ
ョンとは別のシミュレーションによって行われる。した
がって、このシミュレーションのために、設計時のテス
トパターンとは別のテストパターンを作成しなければな
らない。
個のＬＳＩ１中に組み込まれると、回路ブロックＡ２の
出力、回路ブロックＢ３の入力を外部より直接見ること
はできないので、通常この検証は設計時のシミュレーシ
ョンとは別のシミュレーションによって行われる。した
がって、このシミュレーションのために、設計時のテス
トパターンとは別のテストパターンを作成しなければな
らない。
【０００５】
【発明が解決しようとする課題】このように通常のＬＳ
Ｉの設計、作成にあたっては、各機能ブロック別のシミ
ュレーション（ブロック設計時のシミュレーション）と
１個のＬＳＩに組み込んだ場合のシミュレーション（最
上位シミュレーション）との両方を行う必要がある。そ
のため、例えブロック別のテストパターンが存在してい
ても、ＬＳＩの新品種開発時には、その品種独自のテス
トパターンを新たに作成しなければならない。その結
果、ＬＳＩの品種開発に余分の時間とコストがかかるこ
ととなる。
Ｉの設計、作成にあたっては、各機能ブロック別のシミ
ュレーション（ブロック設計時のシミュレーション）と
１個のＬＳＩに組み込んだ場合のシミュレーション（最
上位シミュレーション）との両方を行う必要がある。そ
のため、例えブロック別のテストパターンが存在してい
ても、ＬＳＩの新品種開発時には、その品種独自のテス
トパターンを新たに作成しなければならない。その結
果、ＬＳＩの品種開発に余分の時間とコストがかかるこ
ととなる。
【０００６】本発明は、このような従来技術の欠点を克
服する目的でなされたものであり、具体的にはＬＳＩを
構成する各回路ブロックの検証用テストパターンを、Ｌ
ＳＩ製造後のテストパターンとして使用することが可能
な新規なＬＳＩを提供することを目的とする。
服する目的でなされたものであり、具体的にはＬＳＩを
構成する各回路ブロックの検証用テストパターンを、Ｌ
ＳＩ製造後のテストパターンとして使用することが可能
な新規なＬＳＩを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は、少なくとも
１個の入力端子と、少なくとも１個の出力端子と、この
入力端子を介して外部信号が入力される第１の回路ブロ
ックと、第１の回路ブロックの出力側に接続され、出力
端子に出力を供給する第２の回路ブロックと、第１、第
２の回路ブロックの接続経路上に配置されたテスト回路
と、第２の回路ブロックと出力端子との間の接続経路上
に配置されたテスト出力回路と、入力端子を第１の回路
ブロックを迂回してテスト回路に接続する第１の接続経
路と、第１の回路ブロックの出力をテスト回路および第
２の回路ブロックを迂回してテスト出力回路に接続する
第２の接続経路と、テスト回路およびテスト出力回路に
接続経路の切り替えを指示する信号を出力するモード設
定回路、を備えるＬＳＩ装置によって解決される。
１個の入力端子と、少なくとも１個の出力端子と、この
入力端子を介して外部信号が入力される第１の回路ブロ
ックと、第１の回路ブロックの出力側に接続され、出力
端子に出力を供給する第２の回路ブロックと、第１、第
２の回路ブロックの接続経路上に配置されたテスト回路
と、第２の回路ブロックと出力端子との間の接続経路上
に配置されたテスト出力回路と、入力端子を第１の回路
ブロックを迂回してテスト回路に接続する第１の接続経
路と、第１の回路ブロックの出力をテスト回路および第
２の回路ブロックを迂回してテスト出力回路に接続する
第２の接続経路と、テスト回路およびテスト出力回路に
接続経路の切り替えを指示する信号を出力するモード設
定回路、を備えるＬＳＩ装置によって解決される。
【０００８】したがってこのＬＳＩ装置において、第１
の回路ブロックをテストしようとする場合は、モード設
定回路によるテスト回路およびテスト出力回路の操作に
よって、入力端子、第１の回路ブロック、第２の接続経
路、テスト出力回路を経て出力端子に達する信号経路を
形成する。また、第２の回路ブロックをテストしようと
する場合は、モード設定回路によるテスト回路およびテ
スト出力回路の操作によって、入力端子、第１の接続経
路、テスト回路、第２の回路ブロック、テスト出力回路
を経て出力端子に達する信号経路を形成する。これによ
って、第１、第２の回路ブロックの単独のシミュレーシ
ョンテストが可能となる。
の回路ブロックをテストしようとする場合は、モード設
定回路によるテスト回路およびテスト出力回路の操作に
よって、入力端子、第１の回路ブロック、第２の接続経
路、テスト出力回路を経て出力端子に達する信号経路を
形成する。また、第２の回路ブロックをテストしようと
する場合は、モード設定回路によるテスト回路およびテ
スト出力回路の操作によって、入力端子、第１の接続経
路、テスト回路、第２の回路ブロック、テスト出力回路
を経て出力端子に達する信号経路を形成する。これによ
って、第１、第２の回路ブロックの単独のシミュレーシ
ョンテストが可能となる。
【０００９】なお、第２の接続経路は、テスト回路の出
力とテスト出力回路間を結ぶものであっても良い。また
さらに、第１、第２の回路ブロックの内部信号をそれぞ
れ単独で、またはこれらを選択して外部に出力する手段
を設けても良い。この手段は、第３の回路ブロックの出
力回路を利用して構成することも可能である。
力とテスト出力回路間を結ぶものであっても良い。また
さらに、第１、第２の回路ブロックの内部信号をそれぞ
れ単独で、またはこれらを選択して外部に出力する手段
を設けても良い。この手段は、第３の回路ブロックの出
力回路を利用して構成することも可能である。
【００１０】
【発明の実施の形態】図２は、本発明の第１の実施形態
にかかるＬＳＩ装置の構成を示す。このＬＳＩ１０は、
回路ブロックＡ２と回路ブロックＢ３間にテスト回路１
１を挿入し、回路ブロックＢ３の出力段にテスト出力回
路１２を設け、これらの回路動作をモード設定回路１３
によって制御する構成をとっている。さらに、ＬＳＩ１
０における回路ブロックＡ２への入力端子とテスト回路
１１とを回路ブロックＡ２を迂回して接続するための接
続経路Ｘ、および回路ブロックＡ２の出力を回路ブロッ
クＢ３を迂回してテスト出力回路１２に導入するための
接続経路Ｙが設けられている。
にかかるＬＳＩ装置の構成を示す。このＬＳＩ１０は、
回路ブロックＡ２と回路ブロックＢ３間にテスト回路１
１を挿入し、回路ブロックＢ３の出力段にテスト出力回
路１２を設け、これらの回路動作をモード設定回路１３
によって制御する構成をとっている。さらに、ＬＳＩ１
０における回路ブロックＡ２への入力端子とテスト回路
１１とを回路ブロックＡ２を迂回して接続するための接
続経路Ｘ、および回路ブロックＡ２の出力を回路ブロッ
クＢ３を迂回してテスト出力回路１２に導入するための
接続経路Ｙが設けられている。
【００１１】なお５ａは回路ブロックＡ２とテスト回路
１１を接続するための接続経路、５ｂはテスト回路１１
と回路ブロックＢ３を接続するための接続経路であり、
さらに６ａは回路ブロックＢ３とテスト出力回路１２を
接続するための接続経路、６ｂはテスト出力回路１２の
出力とＬＳＩ１０の出力端子を接続するための接続経路
である。
１１を接続するための接続経路、５ｂはテスト回路１１
と回路ブロックＢ３を接続するための接続経路であり、
さらに６ａは回路ブロックＢ３とテスト出力回路１２を
接続するための接続経路、６ｂはテスト出力回路１２の
出力とＬＳＩ１０の出力端子を接続するための接続経路
である。
【００１２】モード設定回路１３はテストモード、即ち
本実施形態では回路ブロックＡ２のテストかあるいは回
路ブロックＢ３のテストかを外部より設定するための回
路である。なお、いずれのテストの場合も本ＬＳＩ１０
の通常の動作モードとは異なるモードで動作する。図３
にモード設定回路１３の１実施形態を示す。この回路
は、入力ＩＮ １およびＩＮ ２の論理の組み合わせに
より、出力ＴＭＯＤＡまたはＴＭＯＤＢのいずれかを選
択するための論理回路である。出力ＴＭＯＤＡはテスト
出力回路１２に入力され、回路ブロックＡ２のテストを
指示する。出力ＴＭＯＤＢはテスト回路１１に入力さ
れ、回路ブロックＢ３のテストを指示する。
本実施形態では回路ブロックＡ２のテストかあるいは回
路ブロックＢ３のテストかを外部より設定するための回
路である。なお、いずれのテストの場合も本ＬＳＩ１０
の通常の動作モードとは異なるモードで動作する。図３
にモード設定回路１３の１実施形態を示す。この回路
は、入力ＩＮ １およびＩＮ ２の論理の組み合わせに
より、出力ＴＭＯＤＡまたはＴＭＯＤＢのいずれかを選
択するための論理回路である。出力ＴＭＯＤＡはテスト
出力回路１２に入力され、回路ブロックＡ２のテストを
指示する。出力ＴＭＯＤＢはテスト回路１１に入力さ
れ、回路ブロックＢ３のテストを指示する。
【００１３】図４および図５に、テスト回路１１および
テスト出力回路１２の１実施形態を示す。図示するよう
にこれらの回路は基本的にはセレクタである。以下にこ
れらの回路１１、１２の構成および動作を、回路ブロッ
クＡを単独で検証する場合、および回路ブロックＢを単
独で検証する場合について、具体的に説明する。まず、
回路ブロックＢを検証する場合について説明する。
テスト出力回路１２の１実施形態を示す。図示するよう
にこれらの回路は基本的にはセレクタである。以下にこ
れらの回路１１、１２の構成および動作を、回路ブロッ
クＡを単独で検証する場合、および回路ブロックＢを単
独で検証する場合について、具体的に説明する。まず、
回路ブロックＢを検証する場合について説明する。
【００１４】テスト回路１１には、モード設定回路１３
の出力ＴＭＯＤＢと接続経路Ｘ、接続経路５ａを介した
信号とが入力され、出力は接続経路５ｂを介して回路ブ
ロックＢ３へ供給される。このテスト回路１１では、接
続経路５ａを一方の入力とするアンドゲートの他方の入
力に、出力ＴＭＯＤＢを反転して入力しているので、出
力ＴＭＯＤＢが有る場合は、接続経路Ｘが出力として選
択される。これにより、ＬＳＩの入力端子から接続経路
Ｘ、接続経路５ｂを経て（回路ブロックＡを回避して）
回路ブロックＢに達する信号経路が形成される。
の出力ＴＭＯＤＢと接続経路Ｘ、接続経路５ａを介した
信号とが入力され、出力は接続経路５ｂを介して回路ブ
ロックＢ３へ供給される。このテスト回路１１では、接
続経路５ａを一方の入力とするアンドゲートの他方の入
力に、出力ＴＭＯＤＢを反転して入力しているので、出
力ＴＭＯＤＢが有る場合は、接続経路Ｘが出力として選
択される。これにより、ＬＳＩの入力端子から接続経路
Ｘ、接続経路５ｂを経て（回路ブロックＡを回避して）
回路ブロックＢに達する信号経路が形成される。
【００１５】図５に示すテスト出力回路１２は、モード
設定回路１３からの出力ＴＭＯＤＡが無い場合、すなわ
ち出力ＴＭＯＤＢがテスト回路１１に入力されている場
合は、接続経路６ａを一方の入力とするアンドゲートが
開成されるので、接続経路６ａと６ｂが接続される。こ
れにより、テスト出力回路１２、接続経路６ｂを経てＬ
ＳＩ外部に出力される信号経路が形成され、回路ブロッ
クＢの単独でのテストが可能となる。
設定回路１３からの出力ＴＭＯＤＡが無い場合、すなわ
ち出力ＴＭＯＤＢがテスト回路１１に入力されている場
合は、接続経路６ａを一方の入力とするアンドゲートが
開成されるので、接続経路６ａと６ｂが接続される。こ
れにより、テスト出力回路１２、接続経路６ｂを経てＬ
ＳＩ外部に出力される信号経路が形成され、回路ブロッ
クＢの単独でのテストが可能となる。
【００１６】次に、回路ブロックＡを検証する場合につ
いて説明する。図５のテスト出力回路１２の入力には、
モード設定回路１３の出力ＴＭＯＤＡと接続経路Ｙ、回
路ブロックＢ３の出力経路６ａとが接続されている。さ
らに出力ＴＭＯＤＡは回路１２において反転回路を経
て、接続経路６ａを他方の入力とするアンドゲートに入
力されている。したがって出力ＴＭＯＤＡがモード設定
回路１３において選択されている場合は、テスト出力回
路１２によって接続経路Ｙと接続経路６ｂとが接続され
る。
いて説明する。図５のテスト出力回路１２の入力には、
モード設定回路１３の出力ＴＭＯＤＡと接続経路Ｙ、回
路ブロックＢ３の出力経路６ａとが接続されている。さ
らに出力ＴＭＯＤＡは回路１２において反転回路を経
て、接続経路６ａを他方の入力とするアンドゲートに入
力されている。したがって出力ＴＭＯＤＡがモード設定
回路１３において選択されている場合は、テスト出力回
路１２によって接続経路Ｙと接続経路６ｂとが接続され
る。
【００１７】この結果、ＬＳＩの入力端子から回路ブロ
ックＡ、接続経路Ｙ、テスト出力回路１２、接続経路６
ｂを経て、このＬＳＩの外部出力端子に達する信号経路
が形成される。回路ブロックＡの検証はこの信号経路を
利用して行われる。以上の様に図２に示すＬＳＩ回路で
は、製造後の回路ブロックＡおよび回路ブロックＢに対
して各回路ブロック単独での入力および出力経路が確保
できる。そのため、製造後であっても回路ブロックＡ、
回路ブロックＢ単独のテストパターンを用いてシミュレ
ーションを行い、各回路ブロックならびに本ＬＳＩ全体
の検証が可能となる。したがってＬＳＩ全体のテストパ
ターンを作成する必要がなくなる。
ックＡ、接続経路Ｙ、テスト出力回路１２、接続経路６
ｂを経て、このＬＳＩの外部出力端子に達する信号経路
が形成される。回路ブロックＡの検証はこの信号経路を
利用して行われる。以上の様に図２に示すＬＳＩ回路で
は、製造後の回路ブロックＡおよび回路ブロックＢに対
して各回路ブロック単独での入力および出力経路が確保
できる。そのため、製造後であっても回路ブロックＡ、
回路ブロックＢ単独のテストパターンを用いてシミュレ
ーションを行い、各回路ブロックならびに本ＬＳＩ全体
の検証が可能となる。したがってＬＳＩ全体のテストパ
ターンを作成する必要がなくなる。
【００１８】図６は本発明の第２の実施形態を示すＬＳ
Ｉ１０１の回路ブロック図である。この実施形態では、
図２の接続経路Ｙにかわってテスト回路１１の出力とテ
スト出力回路１２の入力間を結ぶ新たな接続経路Ｙ’を
形成したことにある。この場合、回路ブロックＡをテス
トするためには、モード設定回路１３における出力ＴＭ
ＯＤＡの設定により、接続経路４、回路ブロックＡ、接
続経路５ａ、テスト回路１１、接続経路Ｙ’、テスト出
力回路１２および接続経路６ｂを経てＬＳＩの外部出力
端子に達する信号経路が利用される。なお出力ＴＭＯＤ
Ａが選択されている場合は図４のテスト回路１１におい
て出力ＴＭＯＤＢがロウレベルとなるため、接続経路Ｘ
は接続経路５ｂに接続されず、接続経路５ａと５ｂが接
続される。
Ｉ１０１の回路ブロック図である。この実施形態では、
図２の接続経路Ｙにかわってテスト回路１１の出力とテ
スト出力回路１２の入力間を結ぶ新たな接続経路Ｙ’を
形成したことにある。この場合、回路ブロックＡをテス
トするためには、モード設定回路１３における出力ＴＭ
ＯＤＡの設定により、接続経路４、回路ブロックＡ、接
続経路５ａ、テスト回路１１、接続経路Ｙ’、テスト出
力回路１２および接続経路６ｂを経てＬＳＩの外部出力
端子に達する信号経路が利用される。なお出力ＴＭＯＤ
Ａが選択されている場合は図４のテスト回路１１におい
て出力ＴＭＯＤＢがロウレベルとなるため、接続経路Ｘ
は接続経路５ｂに接続されず、接続経路５ａと５ｂが接
続される。
【００１９】この実施形態では、回路ブロックＡのテス
トの場合に図２の実施形態では利用されなかった接続経
路５ａが利用されるので、経路５ａと経路５ｂ間の接続
の良否が検証される。その結果、本ＬＳＩの回路パター
ンの品質が向上する。図７は本発明の第３の実施形態を
示すＬＳＩ１０２の回路ブロック図である。この実施形
態では、図６に示す第２の実施形態の回路に加えて、回
路ブロックＡ２の内部信号を外部に出力する接続経路７
と、回路ブロックＢ３の内部信号を外部に出力する接続
経路８を設けて、各回路ブロックの内部信号をモニタす
ることができる構成としたのである。この結果、各回路
ブロックの内部信号を外部よりモニタできるので、ＬＳ
Ｉ１０２の回路パターンの品質が更に向上する。
トの場合に図２の実施形態では利用されなかった接続経
路５ａが利用されるので、経路５ａと経路５ｂ間の接続
の良否が検証される。その結果、本ＬＳＩの回路パター
ンの品質が向上する。図７は本発明の第３の実施形態を
示すＬＳＩ１０２の回路ブロック図である。この実施形
態では、図６に示す第２の実施形態の回路に加えて、回
路ブロックＡ２の内部信号を外部に出力する接続経路７
と、回路ブロックＢ３の内部信号を外部に出力する接続
経路８を設けて、各回路ブロックの内部信号をモニタす
ることができる構成としたのである。この結果、各回路
ブロックの内部信号を外部よりモニタできるので、ＬＳ
Ｉ１０２の回路パターンの品質が更に向上する。
【００２０】図８は本発明の第４の実施形態を示すＬＳ
Ｉ１０３の回路ブロック図である。この実施形態では、
図７に示す第４の実施形態のＬＳＩに加えて、第２のテ
スト出力回路１４を設けて接続経路７ａ、８ａおよび１
４ａを確保したことを特徴とする。これにより回路ブロ
ックＡ、Ｂの内部信号を回路１４により選択してＬＳＩ
１０３の外部に出力することが可能となり、出力端子の
節約がはかれる。
Ｉ１０３の回路ブロック図である。この実施形態では、
図７に示す第４の実施形態のＬＳＩに加えて、第２のテ
スト出力回路１４を設けて接続経路７ａ、８ａおよび１
４ａを確保したことを特徴とする。これにより回路ブロ
ックＡ、Ｂの内部信号を回路１４により選択してＬＳＩ
１０３の外部に出力することが可能となり、出力端子の
節約がはかれる。
【００２１】図９は図８に示す第２のテスト出力回路１
４の１実施形態の構成を示すブロック図である。図示す
るようにこの回路も、テスト回路１１、テスト出力回路
１２と同様に基本的にはセレクタである。この第２のテ
スト出力回路１４では、モード設定回路１３からの出力
ＴＭＯＤＢが反転回路を介して、接続経路７ａからの出
力を他方の入力とするアンドゲートに入力されているの
で、出力ＴＭＯＤＢがモード設定回路１３において選択
され回路ブロックＢの単独でのテストが指示されている
場合は、回路ブロックＢの内部信号が接続経路８ａを介
して接続経路１４ａに選択的に出力される。
４の１実施形態の構成を示すブロック図である。図示す
るようにこの回路も、テスト回路１１、テスト出力回路
１２と同様に基本的にはセレクタである。この第２のテ
スト出力回路１４では、モード設定回路１３からの出力
ＴＭＯＤＢが反転回路を介して、接続経路７ａからの出
力を他方の入力とするアンドゲートに入力されているの
で、出力ＴＭＯＤＢがモード設定回路１３において選択
され回路ブロックＢの単独でのテストが指示されている
場合は、回路ブロックＢの内部信号が接続経路８ａを介
して接続経路１４ａに選択的に出力される。
【００２２】一方、モード設定回路１３において出力Ｔ
ＭＯＤＡが選択されている場合は、出力ＴＭＯＤＢがロ
ウレベルであるため、接続経路７ａを一方の入力とする
アンドゲートが開成され、回路ブロックＡの内部信号が
接続経路７ａを介して接続経路１４ａに選択的に出力さ
れる。本実施形態では、以上の様にして回路ブロック
Ａ、回路ブロックＢの単独でのテストと同様に各回路ブ
ロックの内部信号のモニタが可能である。したがって、
第２の実施形態と比較して内部信号のモニタが可能な点
で、また第３の実施形態と比較してモニタ用の外部接続
端子を回路ブロックＡ、Ｂで共有できるため端子の使用
効率が向上する点で、第２、第３の実施形態に比べて利
点を有している。
ＭＯＤＡが選択されている場合は、出力ＴＭＯＤＢがロ
ウレベルであるため、接続経路７ａを一方の入力とする
アンドゲートが開成され、回路ブロックＡの内部信号が
接続経路７ａを介して接続経路１４ａに選択的に出力さ
れる。本実施形態では、以上の様にして回路ブロック
Ａ、回路ブロックＢの単独でのテストと同様に各回路ブ
ロックの内部信号のモニタが可能である。したがって、
第２の実施形態と比較して内部信号のモニタが可能な点
で、また第３の実施形態と比較してモニタ用の外部接続
端子を回路ブロックＡ、Ｂで共有できるため端子の使用
効率が向上する点で、第２、第３の実施形態に比べて利
点を有している。
【００２３】図１０は本発明の第５の実施形態を示すＬ
ＳＩ１０４の回路ブロック図である。この実施形態で
は、図８に示した第４の実施形態の第２のテスト出力回
路を変形して、通常時に回路ブロックＣ１５用に割りつ
けてある外部接続端子を、回路ブロックＡ、回路ブロッ
クＢの内部信号のモニタ用に利用することが可能な様に
構成したことを特徴としている。
ＳＩ１０４の回路ブロック図である。この実施形態で
は、図８に示した第４の実施形態の第２のテスト出力回
路を変形して、通常時に回路ブロックＣ１５用に割りつ
けてある外部接続端子を、回路ブロックＡ、回路ブロッ
クＢの内部信号のモニタ用に利用することが可能な様に
構成したことを特徴としている。
【００２４】図１１は図１０に示す第２のテスト出力回
路１４’の１実施形態の構成を示す回路図である。図示
する様にこの回路では、モード設定回路１３の両出力Ｔ
ＭＯＤＡとＴＭＯＤＢの反転論理を各入力とするアンド
回路Ａ１と、このアンド回路Ａ１の出力と回路ブロック
Ｃ１５の出力とを入力とするアンド回路Ａ２を設けたこ
とにより、出力ＴＭＯＤＡとＴＭＯＤＢが共にロウレベ
ルの場合、即ちＬＳＩ１０４がテストモードではなく通
常の動作モードである場合には、回路１４’を介して回
路ブロックＣ１５の出力がＬＳＩ１０４の外部端子に供
給される構成を取っている。
路１４’の１実施形態の構成を示す回路図である。図示
する様にこの回路では、モード設定回路１３の両出力Ｔ
ＭＯＤＡとＴＭＯＤＢの反転論理を各入力とするアンド
回路Ａ１と、このアンド回路Ａ１の出力と回路ブロック
Ｃ１５の出力とを入力とするアンド回路Ａ２を設けたこ
とにより、出力ＴＭＯＤＡとＴＭＯＤＢが共にロウレベ
ルの場合、即ちＬＳＩ１０４がテストモードではなく通
常の動作モードである場合には、回路１４’を介して回
路ブロックＣ１５の出力がＬＳＩ１０４の外部端子に供
給される構成を取っている。
【００２５】これにより元々は回路ブロックＣ１５の出
力端子で有ったものを、テストモード時の回路ブロック
Ａまたは回路ブロックＢの内部信号のモニタ用の端子と
して共用することが可能となる。その結果、第４の実施
形態のＬＳＩと比較して、端子の使用効率が向上する。
なお、上記実施形態３〜５においては、実施形態２の場
合と同様に回路ブロックＡのテストの場合は、図中４、
５ａ、５ｂ、Ｙ’、６ｂの接続経路が使用される。一方
回路ブロックＢのテストの場合は、図中Ｘ、５ｂ、６
ａ、６ｂの接続経路が使用されることとなる。
力端子で有ったものを、テストモード時の回路ブロック
Ａまたは回路ブロックＢの内部信号のモニタ用の端子と
して共用することが可能となる。その結果、第４の実施
形態のＬＳＩと比較して、端子の使用効率が向上する。
なお、上記実施形態３〜５においては、実施形態２の場
合と同様に回路ブロックＡのテストの場合は、図中４、
５ａ、５ｂ、Ｙ’、６ｂの接続経路が使用される。一方
回路ブロックＢのテストの場合は、図中Ｘ、５ｂ、６
ａ、６ｂの接続経路が使用されることとなる。
【００２６】
【発明の効果】以上、各実施形態を挙げて説明したよう
に、本発明のＬＳＩ回路では、この回路中に含まれる少
なくとも２個の回路ブロックの設計時のテストパターン
をそのまま用いて、本ＬＳＩ装置の製造後の全体シミュ
レーションテストを実行することができるので、ＬＳＩ
全体用のテストパターンを作成する必要がなくなる。
に、本発明のＬＳＩ回路では、この回路中に含まれる少
なくとも２個の回路ブロックの設計時のテストパターン
をそのまま用いて、本ＬＳＩ装置の製造後の全体シミュ
レーションテストを実行することができるので、ＬＳＩ
全体用のテストパターンを作成する必要がなくなる。
【００２７】通常ＬＳＩ全体用のテストパターンは、各
回路ブロック個別のテストパターンに比べて入出力関係
が遙に複雑であり、その製造にはコストと時間を要す
る。しかしながら本発明のＬＳＩでは、全体用のテスト
パターンの作成が必要ではないので、ＬＳＩの開発時の
コストと時間が大幅に縮小される。
回路ブロック個別のテストパターンに比べて入出力関係
が遙に複雑であり、その製造にはコストと時間を要す
る。しかしながら本発明のＬＳＩでは、全体用のテスト
パターンの作成が必要ではないので、ＬＳＩの開発時の
コストと時間が大幅に縮小される。
【図１】従来のＬＳＩ装置の構成を示すブロック図。
【図２】本発明の第１の実施形態にかかるＬＳＩ装置の
ブロック図。
ブロック図。
【図３】図２に示す回路に含まれるモード設定回路の１
実施形態の論理回路図。
実施形態の論理回路図。
【図４】図２に示す回路に含まれるテスト回路の１実施
形態の論理回路図。
形態の論理回路図。
【図５】図２に示す回路に含まれるテスト出力回路の１
実施形態の論理回路図。
実施形態の論理回路図。
【図６】本発明の第２の実施形態にかかるＬＳＩ装置の
ブロック図。
ブロック図。
【図７】本発明の第３の実施形態にかかるＬＳＩ装置の
ブロック図。
ブロック図。
【図８】本発明の第４の実施形態にかかるＬＳＩ装置の
ブロック図。
ブロック図。
【図９】図８に示す回路に含まれる第２のテスト出力回
路の１実施形態の構成を示す論理回路図。
路の１実施形態の構成を示す論理回路図。
【図１０】本発明の第５の実施形態にかかるＬＳＩ装置
のブロック図。
のブロック図。
【図１１】図１０に示す回路に含まれる第２のテスト出
力回路の１実施形態の構成を示す論理回路図。
力回路の１実施形態の構成を示す論理回路図。
２…回路ブロックＡ ３…回路ブロックＢ ４、５ａ、５ｂ、６ａ、６ｂ、Ｘ、Ｙ…接続経路 １０、１０１、１０２、１０３、１０４…ＬＳＩ装置 １１…テスト回路 １２…テスト出力回路 １３…モード設定回路 １４、１４’…第２のテスト出力回路 １５…回路ブロックＣ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 Ｆターム(参考） 2G032 AB01 AB20 AC09 AE12 AG10 AK14 4M106 AA08 AC02 AC04 AC08 BA01 5F038 DF17 DT02 DT07 DT12 DT15 EZ10 EZ20 5F064 BB31 BB33 DD20 DD25 DD39 HH09 HH10 9A001 BB05 HH32 JJ50 KK31 KK54 LL05
Claims (7)
- 【請求項１】 少なくとも１個の入力端子と、 少なくとも１個の出力端子と、 前記入力端子を介して外部信号が入力される第１の回路
ブロックと、 前記第１の回路ブロックの出力側に接続され、前記出力
端子に出力を供給する第２の回路ブロックと、 前記第１、第２の回路ブロックの接続経路上に配置され
たテスト回路と、 前記第２の回路ブロックと前記出力端子との間の接続経
路上に配置されたテスト出力回路と、 前記入力端子を前記第１の回路ブロックを迂回して前記
テスト回路に接続する第１の接続経路と、 前記第１の回路ブロックの出力を前記テスト回路および
前記第２の回路ブロックを迂回して前記テスト出力回路
に接続する第２の接続経路と、 前記テスト回路およびテスト出力回路に接続経路の切り
替えを指示する信号を出力するモード設定回路、を備え
るＬＳＩ装置。 - 【請求項２】 前記テスト回路は、前記モード設定回路
から前記第２の回路ブロックの単独テストを指示する信
号を受信すると前記第１の接続経路を前記第２の回路ブ
ロックに接続し、それ以外は前記第１の回路ブロックの
出力を前記第２の回路ブロックの入力に接続する機能を
有し、 前記テスト出力回路は、前記モード設定回路から前記第
１の回路ブロックの単独テストを指示する信号を受信す
ると前記第２の接続経路を前記出力端子に接続し、それ
以外は前記第２の回路ブロックの出力を前記出力端子に
接続する機能を有する、請求項１に記載のＬＳＩ装置。 - 【請求項３】 少なくとも１個の入力端子と、 少なくとも１個の出力端子と、 前記入力端子を介して外部信号が入力される第１の回路
ブロックと、 前記第１の回路ブロックの出力側に接続され、前記出力
端子に出力を供給する第２の回路ブロックと、 前記第１、第２の回路ブロックの接続経路上に配置され
たテスト回路と、 前記第２の回路ブロックと前記出力端子との間の接続経
路上に配置されたテスト出力回路と、 前記入力端子を前記第１の回路ブロックを迂回して前記
テスト回路に接続する第１の接続経路と、 前記テスト回路の出力を前記第２の回路ブロックを迂回
して前記テスト出力回路に接続する第２の接続経路と、 前記テスト回路およびテスト出力回路に接続経路の切り
替えを指示する信号を出力するモード設定回路、を備え
るＬＳＩ装置。 - 【請求項４】 前記テスト回路は、前記モード設定回路
から前記第２の回路ブロックの単独テストを指示する信
号を受信すると前記第１の接続経路を前記第２の回路ブ
ロックに接続し、それ以外は前記第１の回路ブロックの
出力を前記第２の回路ブロックの入力に接続する機能を
有し、 前記テスト出力回路は、前記モード設定回路から前記第
１の回路ブロックの単独テストを指示する信号を受信す
ると前記第２の接続経路を前記出力端子に接続し、それ
以外は前記第２の回路ブロックの出力を前記出力端子に
接続する機能を有する、請求項３に記載のＬＳＩ装置。 - 【請求項５】 さらに、前記第１、第２の回路ブロック
の内部信号を前記ＬＳＩ装置の外部に出力するための手
段を有する、請求項１乃至４の何れか１項に記載のＬＳ
Ｉ装置。 - 【請求項６】 さらに、前記第１、第２の回路ブロック
の内部信号の何れかを選択して前記ＬＳＩ装置の外部に
出力するための第２のテスト出力回路を有する、請求項
１乃至５の何れか１項に記載のＬＳＩ装置。 - 【請求項７】 前記第２のテスト出力回路には前記ＬＳ
Ｉ装置中の第３の回路ブロックの出力が接続され、前記
第２の出力回路は前記第１、第２の回路ブロックの内部
信号と前記第３の回路ブロック出力の何れかを選択して
出力するものである、請求項６に記載のＬＳＩ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147502A JP2001324550A (ja) | 2000-05-15 | 2000-05-15 | Ｌｓｉ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147502A JP2001324550A (ja) | 2000-05-15 | 2000-05-15 | Ｌｓｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001324550A true JP2001324550A (ja) | 2001-11-22 |
Family
ID=18653682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147502A Pending JP2001324550A (ja) | 2000-05-15 | 2000-05-15 | Ｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001324550A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123243A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 論理集積回路 |
| JPH08184649A (ja) * | 1994-12-30 | 1996-07-16 | Sony Corp | 集積回路装置 |
| JPH09282195A (ja) * | 1996-04-12 | 1997-10-31 | Advanced Risc Mach Ltd | 集積回路テスト装置および方法 |
-
2000
- 2000-05-15 JP JP2000147502A patent/JP2001324550A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123243A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 論理集積回路 |
| JPH08184649A (ja) * | 1994-12-30 | 1996-07-16 | Sony Corp | 集積回路装置 |
| JPH09282195A (ja) * | 1996-04-12 | 1997-10-31 | Advanced Risc Mach Ltd | 集積回路テスト装置および方法 |
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