JPH09503302A - 集積回路をテストするための方法および装置 - Google Patents

Abstract

(57)【要約】 本発明は、集積回路をテストするための方法に関する。この集積回路は、集積回路が回路板上に組み付けられた後、その集積回路（１）に接続された回路板および／またはその他の回路をテストするためのテスト手段（２）と、テスト手段を制御するための入力（７、１２、１３）と、集積回路（１）の内部動作をテストするためのテスト構造体とを備える。回路の入力の数を低く保つために、テスト手段に対するテストモードが定められ、このテストモードにおいては、テスト手段の入力のうちの１つ（７）が集積回路（１）の内部動作のためにテスト構造体に接続され、集積回路（１）の内部動作がテストされるときには、テスト手段（２）は前記テストモードに設定され、集積回路の内部テスト構造体は、テスト手段（２）の入力（７）から制御され得る。本発明は、また、本発明の方法を適用しうる集積回路にも関する。

Description

【発明の詳細な説明】 集積回路をテストするための方法および装置 本発明は、集積回路をテストするための方法に関するものである。この集積回 路は、この集積回路が回路板に組み付けられた後、この集積回路に接続された回 路板および／またはその他の回路をテストするためのテスト手段と、該テスト手 段を制御するための入力と、集積回路の内部動作をテストするためのテスト構造 体とを備える。本発明は、また、集積回路が回路板に組み付けられた後、その集 積回路に接続された回路板および／またはその他の回路をテストするためのテス ト手段と、該テスト手段を制御するための入力と、その集積回路の内部動作をテ ストするためのテスト構造体とを備える集積回路にも関するものである。 本発明は、特に、製造に関連して回路製造者によって行われるＡＳＩＣ回路の 内部動作のテストに関するものである。このテストの目的は、回路の入力へテス トデータを供給して、その後に、その回路の出力から得られる信号を監視するこ とにより、その回路の動作をチェックすることである。これらのテストを行なう ために、回路の製造中においてその回路に、いわゆる、走査パステスト構造体が 形成されており、このテスト構造体は、回路内テストのためだけのものである。 この走査パステスト構成体を制御するための別個のピン、すなわち、入力ポート が、その回路において必要とされている。このピンは、非常に問題の多いもので あることが分かっている。何故ならば、そのピンを集積回路に取り付けると、よ り大きなハウジングを使用する必要が生ずることがよくあるからである。走査パ ステストについては、例えば、Digital Systems Testing and Testable Design （M．Abramovic，M.A．Breuer & A.D．Friedman，Computer Science Press，New York，USAによる）に記述されており、したがって、この点については、これ以 上詳述しない。 単一集積回路の内部動作のテストに加えて、集積回路が組み付けられている回 路板全体も通常テストされる。この目的のためには、この種のテストのために特 に必要とされるテストロジックが、集積回路内に組み込まれている。例えば、 ＡＳＩＣ回路においては、ＩＥＥＥ（The Institute of Electrical and Electr onics Engineers，Inc.）標準１１４９.１による境界走査ブロックを使用するこ とができる。これらブロックは、なかでも、回路板上に組み付けられた構成部品 の間の接続をテストするのに適用できる。これらテストを行なう目的のため、Ａ ＳＩＣ回路は、これらテストを制御するための特殊ピン、すなわち、入力ポート を備えている。 より小さな集積回路に対する需要が増大してきている状況においては、回路の ピンの数、すなわち、入力および出力の数を制限する必要があることは分かって いる。何故ならば、実際において、入力および出力の数は、その集積回路のハウ ジングのサイズに関して非常に大きな影響を与えるものであるからである。そし て、より大きなハウジングを使用すると、その集積回路を組み付けるための回路 カードのサイズが小さ過ぎてしまうようになり、そのような場合には、より大き な回路板を使用せねばならなくなってしまう。本発明の目的は、集積回路に特別 なピンを加える必要なく、その集積回路の内部構造をテストできるようにする方 法を提供することである。これらの目的は、本発明によれば、テスト手段に対し てテストモードが定められ、このテストモードにおいて、テスト手段の入力のう ちの１つが集積回路の内部動作のためにテスト構造体に接続され、集積回路の内 部動作をテストするときに、テスト手段を前記テストモードに設定し、集積回路 の内部構造体をテスト手段の入力により制御できるようにすることを特徴とする 方法によって、達成される。 本発明は、集積回路の内部動作をテストするために必要とされるテスト構造体 が回路板の回路の間の接続をテストするためのテスト手段に接続され、そのテス ト手段に対して、テスト手段の入力のうちの１つが内部テスト構造体に接続され るようなモードが定められるとき、その内部テスト構造体を制御するための別個 のピン、すなわち、入力を集積回路に設ける必要がないというような概念に基づ くものである。したがって、集積回路のハウジングのサイズを減少させることが でき、これに加えて、回路内テストをより速く行なうことができる。何故ならば 、本発明による方法によれば、いくつかの走査パスを同時にテストすることが可 能となるからである。したがって、本発明による方法の最も大きな効果は、スペ ー スを節約することができるということである。何故ならば、集積回路のピンの数 が減少するので、したがって、集積回路のサイズを相当に減ずることができる。 また、異なるブロックの内部構造体を独立してテストするためのテスト手段に対 していくつかのモードを定めることが容易である。 また、本発明は、本発明による方法を適用できるような集積回路にも関するも のである。本発明による集積回路は、テスト手段の入力のうちの少なくとも１つ がスイッチング装置の入力に接続され、前記スイッチング装置が前記テスト手段 を用いて制御され、テスト手段に対してテストモードが定められ、該テストモー ドにおいて、前記スイッチング装置がその入力に供給されたデータをその出力か ら伝搬させられるようにし、且つ、前記スイッチング装置の出力が前記集積回路 の内部動作のテスト構造体に接続され、前記テスト手段を前記テストモードに設 定することにより、前記内部動作のテスト構造体が前記テスト手段の入力によっ て制御されうるようにしたことを特徴とする。 本発明による集積回路の主たる利点は、テストの目的で必要とされるピン（入 力／出力）が従来知られた回路よりも少なくてすみ、したがって、回路のサイズ を減少することができ、回路の通常動作中に余分なピンを制御する必要がなく、 従来知られていた回路よりも、回路の内部構造体をより素早くテストすることが できるということである。 本発明による集積回路の好ましい実施例は、本請求の範囲の請求項３および４ に限定されている。 次に、添付図面に基づいて、本発明をより詳細に説明する。添付図面は、本発 明による集積回路の好ましい実施例を示すブロック図である。 添付図面に示されたＡＳＩＣ回路１は、ＩＥＥＥ（The Institute of Electri cal and Electronics Engineers，Inc.）標準１１４９.１による境界走査ブロッ ク２を備える。このブロックは、なかでも、添付図面に示したＡＳＩＣ回路を回 路板上に組み付けた後、その回路カード上の構成部品の間の接続をテストするの に適用しうるものである。この境界走査ブロック２は、３つの入力７、１２およ び１３を備えている。これら入力の各々は、ＡＳＩＣ回路のピンの１つに接続さ れる。テストモードを選択するためにＴＭＳ入力（テストモード選択３ 力）１２が使用され、ＴＣＫ入力（テストクロック入力）１３へクロックパルス が供給され、テストを行なうために必要とされる直列データは、ＴＤＩポート（ テストデータ入力）７から供給される。テスト動作は、前述した入力から得られ ＴＡＰ（テストアクセスポート）制御器１１によってデコードされたデータを用 いて制御される。 ＴＡＰ制御器１１の出力は、命令レジスタ（ＩＲ）３の入力に接続されている 。この命令レジスタは、行われるべきテストを選択するために使用される。命令 レジスタのデコーディングブロック（ＩＲデコーディング）４は、命令レジスタ の出力に接続されており、命令レジスタから得られる命令は、そのデコーディン グブロックを用いて解釈され、実行される。回路板上の構成部品の間の接続をテ ストするためのカップリングは、添付図面には示していない。境界走査ブロック ２の動作については、標準ＩＥＥＥ−１１４９.１ ＩＥＥＥ Standard Test A ccess Port and Boundary Scan Architecture（ＩＥＥＥ，1990，New York，USA ）に詳述されている。 ＡＳＩＣ回路１の内部構造体をテストするために、添付図面に示した回路は、 回路の内部動作をテストするためだけの走査パステスト構造体を備える。この走 査パスによって行われるテストは、その制御入力６によって制御される。走査パ ステストは、例えば、Digital Systems Testing and Testable Design（M．Abra movic，M.A．Breuer & A.D．Friedman，Computer Science Press，New York，US Aによる）に記述されているので、これについてはこれ以上説明しない。 ＡＳＩＣ回路１の内部構成体をテストするために、ＩＥＥＥ標準１１４９.１ に定められたプライベート命令が、ＡＳＩＣ回路１の走査パスを制御するために 添付図面に示した境界走査ブロック２の命令レジスタ３に与えられている。この 命令を、以下においては、走査モードと称する。 命令レジスタから走査モードが選択されるとき、その走査モードを指示する命 令レジスタのデコーディングブロック４における出力１４が付勢され、すなわち 、その出力に、値“１”が与えられる。その他の命令モード、すなわち、ＡＳＩ Ｃ回路の内部動作がテストされていないときには、出力１４の値は、“０”であ る。 ＡＳＩＣ回路の走査パスの制御入力６とデコーディングブロック４との間に配 置されたアンドゲート５のために、制御入力６は、走査モードを示す出力１４が 受動状態である限り、不作動のままである。したがって、制御入力６は、回路１ ０の通常動作中および境界走査ブロック２のその他のテストモード中、確実に、 不作動のままとされる。それから、直列テストデータを供給するためにＴＤＩ入 力７が使用され、したがって、制御入力６を通して同時にテストデータを供給す ると、エラー状態が生ずることがありうる。 走査モードのための命令が与えられた後に、走査モードを示す出力１４が、値 “１”となるとき、アンド回路５が付勢され、したがって、ＴＤＩポート７から 供給される制御信号は、走査モードの制御入力６へ伝搬することができる。した がって、ＡＳＩＣ回路１の内部テストは、ＴＤＩポート（テストデータ入力）７ を用いて直接的に制御され得て、すなわち、そのテストは、境界走査ブロック２ の入力７によって制御されうるので、この目的でＡＳＩＣ回路１に別個のピン（ 入力）を設ける必要はない。 ＡＳＩＣ回路の通常入力のうちの１つ、例えば、入力８が、添付図面に示した ように、走査パス構造体によって必要とされる走査入力として使用される。その 走査パスにおけるあるフリップフロップの出力は、走査パス構造体によって必要 とされる走査出力、例えば、回路１０から直接に出される出力ポートであるなら ば、添付図面に示すように、出力９として直接的に使用される。もし、その回路 の直接出力ポートが走査パスにおける走査出力として選択され得ない場合には、 その走査出力は、マルチプレクサ（添付図面には示されていない）を用いて、そ の回路の出力ポートの１つに向けられ得る。 以上の説明および添付図面は、単に、本発明による好ましい実施例を示すだけ のものであると、理解されたい。したがって、ＡＳＩＣ回路に主として関連させ て本発明を説明したのであるが、例えば、本発明による方法は、ＡＳＩＣ回路だ けでなく、その他の集積回路にも適用しうるものである。このように、本発明に よる方法および集積回路の好ましい実施例は、本請求の範囲による範囲内におい て、変形しうるものである。

Claims (1)

1. 【特許請求の範囲】 １．集積回路をテストするための方法であって、前記集積回路は、該集積回路が 回路板上に組み付けられた後、該集積回路へ接続された該回路板および／または その他の回路をテストするためのテスト手段（２）と、該テスト手段を制御する ための入力（７、１２、１３）と、前記集積回路（１）の内部動作をテストする ためのテスト構造体とを備えるような方法において、前記テスト手段（２）に対 してテストモードが定められ、該テストモードにおいては、前記テスト手段の入 力のうちの１つ（７）は、前記集積回路（１）の内部動作のために前記テスト構 造体に接続され、前記集積回路（１）の内部動作がテストされるとき、前記テス ト手段（２）が前記テストモードに設定され、前記集積回路の前記内部テスト構 造体が前記テスト手段（２）の前記入力（７）から制御されうることを特徴とす る方法。 ２．集積回路（１）が回路板上に組み付けられた後、該集積回路（１）に接続さ れた該回路板および／またはその他の回路をテストするためのテスト手段（２） と、該テスト手段（２）を制御するための入力（７、１２、１３）と、前記集積 回路（１）の内部動作をテストするためのテスト構成体とを備える集積回路にお いて、前記テスト手段（２）の入力のうちの少なくとも１つ（７）は、前記テス ト手段（２）を用いて制御されるスイッチング装置（５）の入力に接続され、前 記テスト手段（２）に対してテストモードが定められ、該テストモードにおいて は、前記スイッチング装置（５）により、その入力に供給されたデータがその出 力から伝搬しうるようにされ、前記スイッチング装置（５）の出力は、前記集積 回路（１）の内部動作のために前記テスト構造体に接続され、内部動作のための 前記テスト構造体は、前記テストモードに前記テスト手段（２）を設定すること により、前記テスト手段の前記入力（７）から制御されうることを特徴とする集 積回路。 ３．前記集積回路（１）は、同期ＡＳＩＣ回路である請求項２記載の集積回路。 ４．前記テスト手段（２）は、クロックパルスが供給される第１の入力（１３） 、テストモードの選択を指示するデータが供給される第２の入力（１２）および 直列テストデータが供給される第３の入力（１３）を含む、少なくとも３つの入 力と、該入力に供給される信号に基づいて、行われるべきテストを選択する命令 レジスタ（３）とを備える請求項２または３記載の集積回路。