FI100136B - Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri - Google Patents
Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri Download PDFInfo
- Publication number
- FI100136B FI100136B FI934327A FI934327A FI100136B FI 100136 B FI100136 B FI 100136B FI 934327 A FI934327 A FI 934327A FI 934327 A FI934327 A FI 934327A FI 100136 B FI100136 B FI 100136B
- Authority
- FI
- Finland
- Prior art keywords
- test
- integrated circuit
- testing
- circuit
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Alarm Systems (AREA)
- Particle Accelerators (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
100136
Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri Tämän keksinnön kohteena on menetelmä integroidun 5 piirin testaamiseksi, joka piiri käsittää testausvälineet integroidun piirin piirikorttiin sovittamisen jälkeen tapahtuvaa piirikortin ja/tai integroituun piiriin kytkettyjen muiden piirien testausta varten, tuloja testausväli-neiden ohjaamiseksi, ja testirakenteet integroidun piirin 10 sisäisten toimintojen testaamiseksi. Keksinnön kohteena on lisäksi integroitu piiri, joka käsittää testausvälineet integroidun piirin piirikorttiin sovittamisen jälkeen tapahtuvaa piirikortin ja/tai integroituun piiriin kytkettyjen muiden piirien testausta varten, tuloja testausväli-15 neiden ohjaamiseksi, ja testirakenteet integroidun piirin sisäisten toimintojen testaamiseksi.
Keksintö liittyy erityisesti piirivalmistajan valmistuksen yhteydessä suorittamaan ASIC-piirin sisäisen toiminnan testaamiseen. Kyseisen testin yhteydessä pyri-20 tään varmistamaan piirien toiminta syöttämällä piiriin tuloihin testidataa, jonka jälkeen piirin lähdöistä saatuja signaaleja valvotaan. Näiden testien suorittamiseksi on piiriin sen valmistuksen yhteydessä muodostettu niin : " sanottuja Scan Path-testirakenteita (keilaus ketjuja), •.‘•i 25 jotka on tarkoitettu yksinomaan piirin sisäisen toiminnan ·· · « testaamiseen. Scan Path-testirakenteiden ohjaamista varten ·;· on piiriin varattu erillinen nasta, eli tuloportti. Kysei- i'·** nen nasta on osoittautunut hyvin ongelmalliseksi, koska • · sen sovittaminen integroituun piiriin edellyttää usein 30 suuremman kotelon käyttöä. Scan Path testausta on kuvailtu - ;-t esimerkiksi kirjassa: "Digital Systems Testing and Testa- • · * *... ble Design, M. Abramovic, M. A. Breuer & A. D. Friedman, • « »
Computer Science Press, New York, USA, minkä vuoksi sitä : ei lähemmin kuvailla tässä yhteydessä.
Γ”: 35 Yksittäisen integroidun piirin sisäisen toiminnan m · 2 100136 testaamisen lisäksi suoritetaan yleensä testejä koskien koko sitä piirikorttia, johon integroitu piiri sovitetaan. Tätä tarkoitusta varten on integroituihin piireihin rakennettu erityisesti tähän tarkoitukseen tarvittavaa testilo-5 giikkaa. Esimerkiksi ASIC-piireissä voidaan käyttää IEEE standardin (The Institute of Electrical and Electronics Engineers, Inc.) 1149.1 mukaisia Boundary Scan-lohkoja (raja keilaus), jotka soveltuvat muun muassa piirilevylle asennettujen komponenttien välisten kytkentöjen testaami-10 seen. Näiden testien suorittamiseksi on ASIC-piireihin varattu erityisiä nastoja, eli tuloportteja, joiden avulla testin suorittamista voidaan ohjata.
Kysynnän kohdistuessa kohti yhä pienempiä integroituja piirejä, on osoittautunut välttämättömäksi rajoittaa 15 piireissä olevien nastojen, eli tulojen ja lähtöjen lukumäärää, koska näiden vaikutus integroidun piirin kotelon kokoon on käytännössä hyvin merkittävä. Suuremman kotelon käyttö saattaa vuorostaan johtaa tilanteisiin, jossa sen piirikortin koko, johon integroitu piiri on tarkoitettu 20 sovitettavaksi, on liian pieni, jolloin joudutaan käyttämään suurempaa piirikorttia. Tämän keksinnön tarkoitus on tarjota käyttöön menetelmä, jonka avulla integroidun pii-rin sisäisiä rakenteita voidaan testata ilman että piiriin \ ’ sen vuoksi tarvitsee lisätä ylimääräisiä nastoja. Nämä « < i 25 päämäärät saavutetaan keksinnön mukaisella menetelmällä, i * · : V jolle on tunnusomaista, että testausvälineille määritel- ..*·* lään testitila, jossa jokin testausvälineiden tuloista on • « * kytketty integroidun piirin sisäisten toimintojen testaus- ϊΤ: rakenteisiin, ja että integroidun piirin sisäisiä toimin- 30 toja testattaessa asetetaan testausvälineet mainittuun testitilaan, jolloin integroidun piirin sisäisiä testira- • * .··<, kenteita voidaan ohjata testausvälineiden tulosta.
Keksintö perustuu siihen ajatukseen, että kun pii- rin sisäisten toimintojen testaamiseen tarvittavat tes-*35 tausrakenteet yhdistetään piirilevyllä olevien piirien * . I » li 3 100136 välisten kytkentöjen testaamiseen tarkoitettuihin testaus-välineisiin, siten että testausvälineille määritellään tila, jossa jokin testausvälineiden tuloista on kytketty sisäisiin testausrakenteisiin, ei integroidulle piirille 5 tarvitse varata sisäisiä testausrakenteita varten omaa erillistä nastaa, eli tuloa, jolloin integroidun piirin kotelon kokoa voidaan pienentää, jonka lisäksi sen sisäisten rakenteiden testaus nopeutuu, koska keksinnön mukainen ratkaisu mahdollistaa usean Scan Path-ketjun testaamisen 10 samanaikaisesti. Keksinnön mukaisen menetelmän merkittävin etu on näin ollen tilan säästö, koska integroidun piirin nastojen lukumäärä vähenee, mikä merkittävästi pienentää piirin kokoa. Testausvälineille voidaan myös helposti määritellä useita tiloja eri lohkojen sisäisten rakenteiden 15 testaamiseksi toisistaan riippumatta.
Keksinnön kohteena on lisäksi integroitu piiri, jolle keksinnön mukaista menetelmää voidaan soveltaa. Keksinnön mukaiselle piirille on tunnusomaista, että ainakin yksi testausvälineiden tuloista on kytketty kytkinvälineen 20 tuloon, jota kytkinvälinettä ohjataan testausvälineiden avulla, että testausvälineille on määritelty testitila jossa mainittu kytkinväline päästää sen tuloon syötettyä . dataa etenemään sen lähdöstä, että kytkinvälineen lähtö on , kytketty integroidun piirin sisäisten toimintojen testira-
i * I
' 25 kenteisiin, jolloin saattamalla testivälineet testitilaan • · * i .* voidaan sisäisten toimintojen testirakenteita ohjata tes- tausvälineiden tulosta.
! Keksinnön mukaisen integroidun piirin merkittävim- mät edut ovat näin ollen, että piirissä ei tarvitse varata 30 yhtä monta nastaa (tuloa/lähtöä) testitarkoituksiin, kuin ϊ'.β< tunnetuissa piireissä, jolloin piirin kokoa voidaan pie- .·♦·. nentää eikä "ylimääräisten" nastojen ohjaukseen tarvitse * r » kiinnittää huomiota piirin normaalin toiminnan aikana, ja että piirin sisäisten rakenteiden testaus on nopeampaa « t t !((1: 35 kuin tunnetulla piireillä.
« i t « * # • « « * I i * · « t 4 100136
Keksinnön mukaisen integroidun piirin edulliset suoritusmuodot ilmenevät oheisista epäitsenäisistä patenttivaatimuksista 3-4.
Keksintöä selostetaan seuraavassa lähemmin viitaten 5 oheiseen kuvioon, joka esittää lohkokaaviota eräästä keksinnön mukaisen integroidun piirin edullisesta suoritusmuodosta .
Kuviossa näkyvä ASIC-piiri 1 käsittää IEEE standardin {The Institute of Electrical and Electronics Engi-10 neers, Inc.) 1149.1 mukaisen Boundary Scan (raja keilaus) lohkon 2, jota voidaan käyttää muun muassa piirikortilla olevien komponenttien välisten kytkentöjen testaamisen, sen jälkeen kun kuviossa esitetty ASIC-piiri on sovitettu piirilevylle. Boundary Scan lohko 2 käsittää kolme tuloa 15 7, 12 ja 13 joista jokainen on kytketty yhteen ASIC-piirin nastoista. TMS-tuloa 12 (Test Mode Select Input) käytetään testitilan valitsemiseen, TCK-tuloon 13 (Test Clock Input) syötetään kellopulssia ja TDI-portista 7 (Test Data Input) syötetään testin läpiviemiseen tarvittavaa sarjamuotoista 20 dataa. Testioperaatiota ohjataan edellä mainituista tuloista saadun ja TAP-ohjaimella (Test Access Port Controller) 11 dekoodatun datan avulla.
TAP-ohjaimen 11 lähtö on kytketty käskyrekisteriin : *· 3 (IR-Instruction Register) tuloon. Käskyrekisterin avulla 25 valitaan suoritettava testi. Käskyrekisterin lähtöön on :***: kytketty käskyrekisterin dekoodaus lohko 4 (IR-Decoding) , ··· jonka avulla käskyrekisteristä saatu käsky tulkitaan ja ···« j*.*. toteutetaan. Kytkentöjä joiden avulla piirilevyllä olevien • « komponenttien välisiä kytkentöjä testataan ei kuviossa ole φ * f.
30 esitetty. Boundary Scan lohkon 2 toimintaa on esitetty .. tarkemmin standardissa IEEE-1149.1 "IEEE Standard Test • ·
Access Port and Boundary Scan Architecture", IEEE, 1990, New York, USA.
. :ASIC-piirin 1 sisäisten rakenteiden testaamiseksi 35 käsittää kuviossa esitetty piiri Scan Path-testirakenteen il 5 100136 (keilaus ketjun), jotka on tarkoitettu yksinomaan piirin sisäisen toiminnan testaamiseen. Scan Path ketjun avulla suoritettavaa testiä ohjataan sen ohjaustulon 6 avulla. Scan Path testausta on kuvailtu esimerkiksi kirjassa: "Di-5 gital Systems Testing and Testable Design", M. Abramovic, M. A. Breuer & A. D. Friedman, Computer Science Press, New York, USA, minkä vuoksi sitä ei lähemmin kuvailla tässä yhteydessä.
ASIC-piirin 1 sisäisten rakenteiden testaamiseksi 10 on kuviossa esitetyn Boundary Scan-lohkon 2 käskyrekiste-ristä 3 varattu yksi IEEE-standardissa 1149.1 määritelty private käsky ASIC-piirin 1 Scan ketjun ohjaamiseen, jota käskyä jatkossa kutsutaan Scan tilaksi.
Kun Scan tila on valittu käskyrekisteristä, akti-15 voituu käskyrekisterin dekoodauslohkon 4 Scan-tilaa osoittava lähtö 14, eli se saa arvon "1". Muissa käskytiloissa, eli silloin kun ASIC-piirin sisäistä toimintaa ei testata, on kyseisen lähdön 14 arvo "0".
Dekoodauslohkon 4 ja ASIC-piirin Scan ketjun oh-20 jaustulon 6 väliin sovitetun JA-portin 5 ansiosta, on oh-jaustulo 6 passiivinen, niin kauan kun Scan tilaa osoittava lähtö 14 on passiivinen. Näin ollen varmistutaan siitä, että ohjaustulo 6 on passiivinen piirin 10 normaalin toi- - " minnan aikana, ja Boundary Scan lohkon 2 muiden testitilo- ; 25 jen aikana. Tällöin nimittäin TDI-tuloa 7 käytetään sarja- «« « • *.I muotoisen testidatan syöttämiseen, jolloin kyseisen testini* datan syöttämisestä samanaikaisesti ohjaustulon 6 kautta ·*·*; voisi aiheutua virhetilanteita.
• ·
Kun Scan tilaa osoittava lähtö 14 saa arvon "1" • « 30 Scan tila-käskyn antamisen jälkeen aktivoituu JA-piiri 5, jolloin TDI-portista 7 syötetty sarjamuotoinen data pääsee • · · *... etenemään Scan tilan ohjaustuloon 6. Näin ollen ASIC-pii rin 1 sisäistä testiä voidaan ohjata suoraan TDI-portilla 7 (Test Data Input), eli kyseistä testiä voidaan ohjata 35 Boundary Scan-lohkon 2 tulolla 7, eikä ASIC-piirin 1 näin • · · 6 100136 ollen tarvitse sovittaa erillistä nastaa, (tuloa) kyseistä tarkoitusta varten.
Scan Path-rakenteen vaatimana Scan In-tulona käytetään jotakin ASIC-piirin normaalia tuloa, esimerkiksi tu-5 loa 8, kuten kuviosta ilmenee. Scan Path-rakenteen vaatimana Scan Out-lähtönä käytetään vuorostaan suoraan jonkun Scan ketjussa olevan kiikun lähtöä, esimerkiksi lähtöä 9 kuten kuviosta ilmenee, mikäli se on suoraan piiriltä 10 lähtevä lähtöportti. Jos Scan ketjussa ei voida valita 10 Scan-lähdöksi piirin suoraa lähtöporttia, voidaan Scan-out lähtöä ohjata multiplekserin (ei esitetty kuviossa) avulla johonkin piirin lähtöporttiin.
On ymmärrettävä, että oheinen selitys ja siihen liittyä kuvio kuvailevat vain erästä keksinnön mukaista 15 edullista suoritusmuotoa. Näin ollen esimerkiksi keksinnön mukaista menetelmää voidaan soveltaa myös muissa integroiduissa piireissä eikä ainoastaan ASIC-piireissä, vaikka keksintöä on edellä selostettu lähinnä liittyen ASIC-pii-reihin. Keksinnön mukaisen menetelmän ja integroidun pii-20 rin edulliset suoritusmuodot voivat näin ollen vaihdella oheisten patenttivaatimusten puitteissa.
·♦ ♦ ♦ · · « · • « ·· ♦ «·«» ·· · • « • 1 • ' · ♦ 4 · « « ·· • · • « · « • ·· t 1 f il I 1 4 i a 4 4 « · a · · a a • Ψ » · 1 • 4
Claims (4)
1. Menetelmä integroidun piirin testaamiseksi, joka piiri käsittää 5 testausvälineet (2) integroidun piirin (1) piiri- korttiin sovittamisen jälkeen tapahtuvaa piirikortin ja/ tai integroituun piiriin kytkettyjen muiden piirien testausta varten, tuloja (7, 12, 13) testausvälineiden ohjaamiseksi, 10 ja testirakenteet integroidun piirin (1) sisäisten toimintojen testaamiseksi, tunnettu siitä, että testausvälineille (2) määritellään testitila, jossa jokin testausvälineiden tuloista (7) on kytketty in-15 tegroidun piirin (1) sisäisten toimintojen testausraken-teisiin, ja että integroidun piirin (1) sisäisiä toimintoja testattaessa asetetaan testausvälineet (2) mainittuun tes-titilaan, jolloin integroidun piirin sisäisiä testiraken-20 teitä voidaan ohjata testausvälineiden (2) tulosta (7).
2. Integroitu piiri, joka käsittää testausvälineet (2) integroidun piirin (1) piiri-korttiin sovittamisen jälkeen tapahtuvaa piirikortin ja/ * < ; tai integroituun piiriin kytkettyjen muiden piirien tes- 25 tausta varten, : * : tuloja (7, 12, 13) testausvälineiden (2) ohjaarni- ··· seksi, ja « · · · :*·*. testirakenteet integroidun piirin (1) sisäisten • « toimintojen testaamiseksi, tunnettu siitä, 4 4 30 että ainakin yksi testausvälineiden (2) tuloista (7) on kytketty kytkinvälineen (5) tuloon, jota kytkinvä- • · * · · *... linettä ohjataan testausvälineiden (2) avulla, että testausvälineille (2) on määritelty testitila, jossa mainittu kytkinväline (5) päästää sen tuloon syötet-i'": 35 tyä dataa etenemään sen lähdöstä, ja • 4 « 4 · 8 100136 että kytkinvälineen (5) lähtö on kytketty integroidun piirin (1) sisäisten toimintojen testirakenteisiin, jolloin saattamalla testivälineet (2) testitilaan voidaan sisäisten toimintojen testirakenteita ohjata testausväli-5 neiden tulosta (7).
3. Patenttivaatimuksen 2 mukainen integroitu piiri, tunnettu siitä, että mainittu integroitu piiri (1) on synkroninen ASIC-piiri.
4. Patenttivaatimuksen 2 tai 3 mukainen integroitu 10 piiri, tunnettu siitä, että testausvälineet (2) käsittävät ainakin kolme tuloa, joista ensimmäiseen (13) syötetään kellopulssia, toiseen (12) testitilan valintaa osoittavaa dataa, ja kolmanteen (7) sarjamuodossa olevaa 15 testidataa, ja käskyrekisterin (3), joka tuloihin syötettyjen signaalien perusteella valitsee suoritettavan testin. ·« · • · · • · • · • · · « ·· · • · · x 1 : « · • ·« « · · • t C • · • · • · · ··· ti « · i : 9 100136
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI934327A FI100136B (fi) | 1993-10-01 | 1993-10-01 | Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri |
| PCT/FI1994/000439 WO1995010048A1 (en) | 1993-10-01 | 1994-09-30 | A method and device for testing of an integrated circuit |
| EP94927686A EP0721591B1 (en) | 1993-10-01 | 1994-09-30 | Device for testing an integrated circuit |
| CN94193616.3A CN1052308C (zh) | 1993-10-01 | 1994-09-30 | 用于测试集成电路的方法和装置 |
| AT94927686T ATE282210T1 (de) | 1993-10-01 | 1994-09-30 | Prüfvorrichtung für eine integrierte schaltung |
| AU77008/94A AU681698B2 (en) | 1993-10-01 | 1994-09-30 | A method and device for testing of an integrated circuit |
| JP7510625A JPH09503302A (ja) | 1993-10-01 | 1994-09-30 | 集積回路をテストするための方法および装置 |
| DE69434129T DE69434129D1 (de) | 1993-10-01 | 1994-09-30 | Prüfvorrichtung für eine integrierte schaltung |
| US08/624,423 US5786703A (en) | 1993-10-01 | 1994-09-30 | Method and device for testing of an integrated circuit |
| NO961303A NO961303L (no) | 1993-10-01 | 1996-03-29 | Fremgangsmåte og anordning for å teste en integrert krets |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI934327 | 1993-10-01 | ||
| FI934327A FI100136B (fi) | 1993-10-01 | 1993-10-01 | Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| FI934327A0 FI934327A0 (fi) | 1993-10-01 |
| FI934327A FI934327A (fi) | 1995-04-02 |
| FI100136B true FI100136B (fi) | 1997-09-30 |
Family
ID=8538699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI934327A FI100136B (fi) | 1993-10-01 | 1993-10-01 | Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5786703A (fi) |
| EP (1) | EP0721591B1 (fi) |
| JP (1) | JPH09503302A (fi) |
| CN (1) | CN1052308C (fi) |
| AT (1) | ATE282210T1 (fi) |
| AU (1) | AU681698B2 (fi) |
| DE (1) | DE69434129D1 (fi) |
| FI (1) | FI100136B (fi) |
| NO (1) | NO961303L (fi) |
| WO (1) | WO1995010048A1 (fi) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522985B1 (en) * | 1989-07-31 | 2003-02-18 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
| US5977763A (en) * | 1996-02-27 | 1999-11-02 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| US6229296B1 (en) | 1996-02-27 | 2001-05-08 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| JPH11108998A (ja) * | 1997-10-02 | 1999-04-23 | Mitsubishi Electric Corp | 集積回路のテスト装置 |
| US5991910A (en) * | 1997-10-29 | 1999-11-23 | Microchip Technology Incorporated | Microcontroller having special mode enable detection circuitry and a method of operation therefore |
| US6946863B1 (en) | 1998-02-27 | 2005-09-20 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| JP2006510980A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 単一の試験アクセス・ポートを介する複数の試験アクセス・ポート・コントローラの接続 |
| US7274203B2 (en) * | 2005-10-25 | 2007-09-25 | Freescale Semiconductor, Inc. | Design-for-test circuit for low pin count devices |
| CN101135718B (zh) * | 2007-09-10 | 2010-06-02 | 中兴通讯股份有限公司 | 一种驱动器电路 |
| US8839063B2 (en) * | 2013-01-24 | 2014-09-16 | Texas Instruments Incorporated | Circuits and methods for dynamic allocation of scan test resources |
| US9500700B1 (en) * | 2013-11-15 | 2016-11-22 | Xilinx, Inc. | Circuits for and methods of testing the operation of an input/output port |
| CN108957283B (zh) * | 2017-05-19 | 2021-08-03 | 龙芯中科技术股份有限公司 | 辐照实验板、监控终端、asic芯片辐照实验系统 |
| US11567121B2 (en) | 2020-03-31 | 2023-01-31 | Texas Instruments Incorporated | Integrated circuit with embedded testing circuitry |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479088A (en) * | 1981-01-16 | 1984-10-23 | Burroughs Corporation | Wafer including test lead connected to ground for testing networks thereon |
| DE3526485A1 (de) * | 1985-07-24 | 1987-02-05 | Heinz Krug | Schaltungsanordnung zum pruefen integrierter schaltungseinheiten |
| US4817093A (en) * | 1987-06-18 | 1989-03-28 | International Business Machines Corporation | Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure |
| US5053700A (en) * | 1989-02-14 | 1991-10-01 | Amber Engineering, Inc. | Method for wafer scale testing of redundant integrated circuit dies |
| JP2561164B2 (ja) * | 1990-02-26 | 1996-12-04 | 三菱電機株式会社 | 半導体集積回路 |
| DE69226401T2 (de) * | 1991-05-23 | 1999-03-04 | Motorola Gmbh, 65232 Taunusstein | Ausführung der IEEE 1149.1-Schnittstellenarchitektur |
| JP2741119B2 (ja) * | 1991-09-17 | 1998-04-15 | 三菱電機株式会社 | バイパススキャンパスおよびそれを用いた集積回路装置 |
| US5241266A (en) * | 1992-04-10 | 1993-08-31 | Micron Technology, Inc. | Built-in test circuit connection for wafer level burnin and testing of individual dies |
-
1993
- 1993-10-01 FI FI934327A patent/FI100136B/fi active
-
1994
- 1994-09-30 DE DE69434129T patent/DE69434129D1/de not_active Expired - Lifetime
- 1994-09-30 AT AT94927686T patent/ATE282210T1/de not_active IP Right Cessation
- 1994-09-30 WO PCT/FI1994/000439 patent/WO1995010048A1/en active IP Right Grant
- 1994-09-30 AU AU77008/94A patent/AU681698B2/en not_active Ceased
- 1994-09-30 US US08/624,423 patent/US5786703A/en not_active Expired - Lifetime
- 1994-09-30 CN CN94193616.3A patent/CN1052308C/zh not_active Expired - Fee Related
- 1994-09-30 EP EP94927686A patent/EP0721591B1/en not_active Expired - Lifetime
- 1994-09-30 JP JP7510625A patent/JPH09503302A/ja not_active Ceased
-
1996
- 1996-03-29 NO NO961303A patent/NO961303L/no not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09503302A (ja) | 1997-03-31 |
| CN1132554A (zh) | 1996-10-02 |
| FI934327A0 (fi) | 1993-10-01 |
| NO961303D0 (no) | 1996-03-29 |
| FI934327A (fi) | 1995-04-02 |
| AU681698B2 (en) | 1997-09-04 |
| AU7700894A (en) | 1995-05-01 |
| CN1052308C (zh) | 2000-05-10 |
| ATE282210T1 (de) | 2004-11-15 |
| DE69434129D1 (de) | 2004-12-16 |
| EP0721591A1 (en) | 1996-07-17 |
| EP0721591B1 (en) | 2004-11-10 |
| US5786703A (en) | 1998-07-28 |
| NO961303L (no) | 1996-05-29 |
| WO1995010048A1 (en) | 1995-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI100136B (fi) | Menetelmä integroidun piirin testaamiseksi sekä integroitu piiri | |
| JP2627464B2 (ja) | 集積回路装置 | |
| KR100896538B1 (ko) | 전자 장치 | |
| US7877651B2 (en) | Dual mode test access port method and apparatus | |
| US7409611B2 (en) | Wrapper instruction/data register controls from test access or wrapper ports | |
| JPS6134173B2 (fi) | ||
| KR100308189B1 (ko) | 코어셀기반의집적회로의테스트용이도를증가시키기위한바운더리스캔회로 | |
| US20040017219A1 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| US20110202807A1 (en) | Lock state machine operations upon stp data captures and shifts | |
| JPH07287053A (ja) | 境界走査適応マルチ・チップ・モジュール及びその操作方法 | |
| US20150135029A1 (en) | Tap and linking module for scan access of multiple cores with ieee 1149.1 test access ports | |
| US7058862B2 (en) | Selecting different 1149.1 TAP domains from update-IR state | |
| US20030115396A1 (en) | Reconfigurable ieee 1149.1 bus interface | |
| US6519728B2 (en) | Semiconductor integrated circuit having test circuit | |
| US7219281B2 (en) | Boundary scan of integrated circuits | |
| US7032147B2 (en) | Boundary scan circuit | |
| US7480843B1 (en) | Configuration access from a boundary-scannable device | |
| JPH11258304A (ja) | システムロジックのテスト回路およびテスト方法 | |
| EP1302776B1 (en) | Automatic scan-based testing of complex integrated circuits | |
| US20030149926A1 (en) | Single scan chain in hierarchiacally bisted designs | |
| JP2005062081A (ja) | 半導体回路装置及びそのテスト方法 | |
| KR100214070B1 (ko) | 양방향성 바운더리 스캔 장치 | |
| JP2001203322A (ja) | 半導体集積装置 | |
| JP2001194422A (ja) | 集積回路 | |
| WO2002029422A2 (en) | A scan test system and method for manipulating logic values that remain constant during normal operations |