JP2000284023A - 半導体装置のバウンダリスキャン検査装置 - Google Patents
半導体装置のバウンダリスキャン検査装置Info
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- JP2000284023A JP2000284023A JP11088876A JP8887699A JP2000284023A JP 2000284023 A JP2000284023 A JP 2000284023A JP 11088876 A JP11088876 A JP 11088876A JP 8887699 A JP8887699 A JP 8887699A JP 2000284023 A JP2000284023 A JP 2000284023A
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Abstract
(57)【要約】
【課題】 バウンダリスキャンテスト用のモジュールを
有するとともに、バウンダリスキャンテストのための制
御回路の一部を省略した半導体装置に対し、有効な信号
の入出力を行い、迅速かつ適正なバウンダリスキャンテ
ストを行う。 【解決手段】 アナログバウンダリスキャン回路を有
し、かつ、テストコントロールブロックをもたない半導
体装置に対し、バウンダリスキャン検査装置から、各信
号端子８、９を介してＴＤＩ、ＴＤＯ、ＴＣＫ、Ｓｈｉ
ｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−Ｄ
Ｒ、Ｅｎａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２、ＡＴ１、
ＡＴ２の各信号を入出力する。ことにより、半導体装置
のアナログバウンダリスキャンテストを行う。バウンダ
リスキャン検査装置は、テストコントロールブロック１
３０及びテストバスインタフェース１４０が設けられ、
アナログバウンダリスキャン回路に対するデジタル制御
信号の入出力を制御する。
有するとともに、バウンダリスキャンテストのための制
御回路の一部を省略した半導体装置に対し、有効な信号
の入出力を行い、迅速かつ適正なバウンダリスキャンテ
ストを行う。 【解決手段】 アナログバウンダリスキャン回路を有
し、かつ、テストコントロールブロックをもたない半導
体装置に対し、バウンダリスキャン検査装置から、各信
号端子８、９を介してＴＤＩ、ＴＤＯ、ＴＣＫ、Ｓｈｉ
ｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−Ｄ
Ｒ、Ｅｎａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２、ＡＴ１、
ＡＴ２の各信号を入出力する。ことにより、半導体装置
のアナログバウンダリスキャンテストを行う。バウンダ
リスキャン検査装置は、テストコントロールブロック１
３０及びテストバスインタフェース１４０が設けられ、
アナログバウンダリスキャン回路に対するデジタル制御
信号の入出力を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路を実装し
た半導体装置の検査を行う検査装置に関する。
た半導体装置の検査を行う検査装置に関する。
【０００２】
【従来の技術】従来より、各種の半導体装置等を実装し
た配線基板を検査する方法としては、実装基板上に多数
のテストパターンを設け、このテストパターンに接触す
る多数のプローブピンを設けたテストフィクスチャを用
いてインサーキットテスト（ＩＣＴ）を行う方法が知ら
れている。しかし、最近の電子機器の小型化や内部回路
の高密度化の傾向により、部品の小型化や配線基板の高
密度実装化が進んでおり、実装基板上に多数のテストパ
ターンを配置することが困難になってきている。そこ
で、このような問題を解決するために、半導体装置のイ
ンタポーザ上に多数のテストパターンを形成したものが
提案されている（例えば特開平１０−１９９９４１号公
報参照）。
た配線基板を検査する方法としては、実装基板上に多数
のテストパターンを設け、このテストパターンに接触す
る多数のプローブピンを設けたテストフィクスチャを用
いてインサーキットテスト（ＩＣＴ）を行う方法が知ら
れている。しかし、最近の電子機器の小型化や内部回路
の高密度化の傾向により、部品の小型化や配線基板の高
密度実装化が進んでおり、実装基板上に多数のテストパ
ターンを配置することが困難になってきている。そこ
で、このような問題を解決するために、半導体装置のイ
ンタポーザ上に多数のテストパターンを形成したものが
提案されている（例えば特開平１０−１９９９４１号公
報参照）。
【０００３】また、多数のテストパターンを用いること
なく機能検査を行う検査方法としては、半導体装置の集
積回路内に設けたバウンダリスキャン回路によってテス
トを行うものが知られている。このバウンダリスキャン
テストは、集積回路内に設けられたデジタル回路のテス
ト（デジタルバウンダリスキャンテスト）についてはＩ
ＥＥＥによる１１４９．１標準として規定され、集積回
路内に設けられたアナログ回路のテスト（アナログバウ
ンダリスキャンテスト）についてはＩＥＥＥによる１１
４９．４標準として規定されている。
なく機能検査を行う検査方法としては、半導体装置の集
積回路内に設けたバウンダリスキャン回路によってテス
トを行うものが知られている。このバウンダリスキャン
テストは、集積回路内に設けられたデジタル回路のテス
ト（デジタルバウンダリスキャンテスト）についてはＩ
ＥＥＥによる１１４９．１標準として規定され、集積回
路内に設けられたアナログ回路のテスト（アナログバウ
ンダリスキャンテスト）についてはＩＥＥＥによる１１
４９．４標準として規定されている。
【０００４】図５は、従来のアナログバウンダリスキャ
ン回路とその周辺部の概要を示すブロック図である。こ
の図５に示すアナログバウンダリスキャン回路は、ＡＢ
Ｍ（アナログバウンダリモジュール）２として半導体装
置の集積回路内に設けられており、集積回路の出力側の
テスト用セルとして設けた例を示している。この例に示
すＡＢＭ２は、集積回路の各種処理を実行するコアロジ
ック１と出力側の信号ピン５との間に配置されており、
テストコントロールブロック３及びＴＢＩＣ（テストバ
スインタフェース回路）４からのテスト用信号が入力さ
れるものである。
ン回路とその周辺部の概要を示すブロック図である。こ
の図５に示すアナログバウンダリスキャン回路は、ＡＢ
Ｍ（アナログバウンダリモジュール）２として半導体装
置の集積回路内に設けられており、集積回路の出力側の
テスト用セルとして設けた例を示している。この例に示
すＡＢＭ２は、集積回路の各種処理を実行するコアロジ
ック１と出力側の信号ピン５との間に配置されており、
テストコントロールブロック３及びＴＢＩＣ（テストバ
スインタフェース回路）４からのテスト用信号が入力さ
れるものである。
【０００５】ＴＢＩＣ４は、集積回路の外部から入力端
子９を介してアナログテスト端子に入力される信号（Ａ
Ｔ１、ＡＴ２）を、ＡＢＭ２に接続されたアナログテス
トバス（ＡＢ１、ＡＢ２）に選択的に供給するための接
続、切断のスイッチング動作を行っている。テストコン
トロールブロック３は、入力端子８によって外部からの
デジタルテスト制御信号（ＴＤＩ、ＴＣＫ、ＴＭＳ）を
入力し、これらの制御信号をデコードし、各制御信号
（ＴＤＩ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕｒｅ
−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏｄｅ
１、Ｍｏｄｅ２）を生成してＡＢＭ２のコントロールデ
コードロジック６及びキャプチャアンドアップデートレ
ジスタ７に送出する。また、テストコントロールブロッ
ク３からの制御信号に基づいて、ＴＢＩＣ４のスイッチ
ング動作が制御される。
子９を介してアナログテスト端子に入力される信号（Ａ
Ｔ１、ＡＴ２）を、ＡＢＭ２に接続されたアナログテス
トバス（ＡＢ１、ＡＢ２）に選択的に供給するための接
続、切断のスイッチング動作を行っている。テストコン
トロールブロック３は、入力端子８によって外部からの
デジタルテスト制御信号（ＴＤＩ、ＴＣＫ、ＴＭＳ）を
入力し、これらの制御信号をデコードし、各制御信号
（ＴＤＩ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕｒｅ
−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏｄｅ
１、Ｍｏｄｅ２）を生成してＡＢＭ２のコントロールデ
コードロジック６及びキャプチャアンドアップデートレ
ジスタ７に送出する。また、テストコントロールブロッ
ク３からの制御信号に基づいて、ＴＢＩＣ４のスイッチ
ング動作が制御される。
【０００６】また、テストコントロールブロック３は、
キャプチャアンドアップデートレジスタ７からのテスト
結果等を示す出力信号ＴＤＯ（テストデータアウト）を
入力し、これをエンコードしてデジタル信号として出力
端子８に出力する。すなわち、テストコントロールブロ
ック３の外部からの入力信号及び外部への出力信号は、
ＴＢＩＣ４と異なり、デジタル信号である。なお、テス
トコントロールブロック３は、ＡＢＭとＤＢＭ（デジタ
ルバウンダリモジュール）の各テストを兼用して制御す
るものであり、ＴＢＩＣ４は、ＡＢＭのテスト専用に設
けられたものである。
キャプチャアンドアップデートレジスタ７からのテスト
結果等を示す出力信号ＴＤＯ（テストデータアウト）を
入力し、これをエンコードしてデジタル信号として出力
端子８に出力する。すなわち、テストコントロールブロ
ック３の外部からの入力信号及び外部への出力信号は、
ＴＢＩＣ４と異なり、デジタル信号である。なお、テス
トコントロールブロック３は、ＡＢＭとＤＢＭ（デジタ
ルバウンダリモジュール）の各テストを兼用して制御す
るものであり、ＴＢＩＣ４は、ＡＢＭのテスト専用に設
けられたものである。
【０００７】キャプチャアンドアップデートレジスタ７
は図示の例では４つ設けられており、それぞれ１ビット
デジタルデータをＡＢＭ２のＴＤＯ出力端子に向かって
隣接するキャプチャアンドアップデートレジスタ７にデ
ータシフトしたり、それぞれ制御信号（Ｄ、Ｃ、Ｂ１、
Ｂ２）をコントロールデコードロジック６に出力する動
作を行うものである。
は図示の例では４つ設けられており、それぞれ１ビット
デジタルデータをＡＢＭ２のＴＤＯ出力端子に向かって
隣接するキャプチャアンドアップデートレジスタ７にデ
ータシフトしたり、それぞれ制御信号（Ｄ、Ｃ、Ｂ１、
Ｂ２）をコントロールデコードロジック６に出力する動
作を行うものである。
【０００８】各キャプチャアンドアップデートレジスタ
７に入力する信号のうち、ＴＤＩ（テストデータイン）
は、テスト用のデータあるいはコントロールデコードロ
ジック６に入力する制御信号（Ｄ、Ｃ、Ｂ１、Ｂ２）で
あり、その他の５つの信号（（ＴＣＫ、Ｓｈｉｆｔ−Ｄ
Ｒ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎ
ａｂｌｅ）は、キャプチャアンドアップデートレジスタ
７を制御する信号である。例えば、キャプチャアンドア
ップデートレジスタ７がＥｎａｂｌｅで、Ｓｈｉｆｔ−
ＤＲが入力されているときは、ＴＣＫ（クロック）に応
じてデータが隣のキャプチャアンドアップデートレジス
タ７に１ビットデジタルデータをシフトする。
７に入力する信号のうち、ＴＤＩ（テストデータイン）
は、テスト用のデータあるいはコントロールデコードロ
ジック６に入力する制御信号（Ｄ、Ｃ、Ｂ１、Ｂ２）で
あり、その他の５つの信号（（ＴＣＫ、Ｓｈｉｆｔ−Ｄ
Ｒ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎ
ａｂｌｅ）は、キャプチャアンドアップデートレジスタ
７を制御する信号である。例えば、キャプチャアンドア
ップデートレジスタ７がＥｎａｂｌｅで、Ｓｈｉｆｔ−
ＤＲが入力されているときは、ＴＣＫ（クロック）に応
じてデータが隣のキャプチャアンドアップデートレジス
タ７に１ビットデジタルデータをシフトする。
【０００９】コントロールデコードロジック６は、これ
に入力される制御信号（Ｄ、Ｃ、Ｂ１、Ｂ２、Ｍ１、Ｍ
２）に応じて、ＡＢＭ２の状態を変化させる。コントロ
ールデコードロジック６は、コアブロック１と出力信号
ピン５との接続、切断や、ＡＢ１、ＡＢ２等の接続、切
断、デジタルのテスト信号の発生等のためにのＡＢＭ２
内のスイッチの切り換えを行う。例えば、この集積回路
がテスト状態でないときには、コアロジック１と信号ピ
ン５とを直結し、テスト信号は接続されておらず、ＡＢ
Ｍ２が無いのと等しい状態となる。
に入力される制御信号（Ｄ、Ｃ、Ｂ１、Ｂ２、Ｍ１、Ｍ
２）に応じて、ＡＢＭ２の状態を変化させる。コントロ
ールデコードロジック６は、コアブロック１と出力信号
ピン５との接続、切断や、ＡＢ１、ＡＢ２等の接続、切
断、デジタルのテスト信号の発生等のためにのＡＢＭ２
内のスイッチの切り換えを行う。例えば、この集積回路
がテスト状態でないときには、コアロジック１と信号ピ
ン５とを直結し、テスト信号は接続されておらず、ＡＢ
Ｍ２が無いのと等しい状態となる。
【００１０】詳細は省略するが、集積回路のデジタル回
路部分には、ＩＥＥＥ１１４９．１に準拠したＤＢＭ
（デジタルバウンダリモジュール）をコアロジック１と
入力信号ピンや出力信号ピンとの間に配置し、アナログ
回路部分には、ＩＥＥＥ１１４９．４に準拠したＡＢＭ
（アナログバウンダリモジュール）をコアロジック１と
入力信号ピンや出力信号ピンとの間に配置し、これらＤ
ＢＭやＡＢＭにテスト信号を入力して、その出力結果信
号を受け取ることにより、半導体装置のオープン／ショ
ート試験等を行う。
路部分には、ＩＥＥＥ１１４９．１に準拠したＤＢＭ
（デジタルバウンダリモジュール）をコアロジック１と
入力信号ピンや出力信号ピンとの間に配置し、アナログ
回路部分には、ＩＥＥＥ１１４９．４に準拠したＡＢＭ
（アナログバウンダリモジュール）をコアロジック１と
入力信号ピンや出力信号ピンとの間に配置し、これらＤ
ＢＭやＡＢＭにテスト信号を入力して、その出力結果信
号を受け取ることにより、半導体装置のオープン／ショ
ート試験等を行う。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来例（特開平１０−１９９９４１号公報）におい
て、半導体装置のインタポーザ上に多数のテストパター
ンを形成して、これをプローブを用いてテストする場合
には、実装基板側には多数のテストパターンを設ける必
要はなくなるが、半導体装置のインタポーザ上に多数の
テストパターンを形成するため、半導体装置自体が大型
化する問題がある。
た従来例（特開平１０−１９９９４１号公報）におい
て、半導体装置のインタポーザ上に多数のテストパター
ンを形成して、これをプローブを用いてテストする場合
には、実装基板側には多数のテストパターンを設ける必
要はなくなるが、半導体装置のインタポーザ上に多数の
テストパターンを形成するため、半導体装置自体が大型
化する問題がある。
【００１２】一方、上述のようなＡＢＭ（アナログバウ
ンダリモジュール）２を設けた半導体装置では、テスト
用の入出力端子は少なくできるが、半導体装置の集積回
路内にテスト時にのみ必要となるテストコントロールブ
ロック３やＴＢＩＣ４を設ける必要があり、集積回路の
回路構成が煩雑化し、半導体装置の大型化を招くという
問題がある。また、テストコントロールブロック３で
は、上述のように外部からのテスト用制御信号をデコー
ドし、各信号の組み合わせによってＡＢＭ２を制御する
必要があるため、この動作に時間がかかるため、テスト
作業が遅くなるという問題がある。
ンダリモジュール）２を設けた半導体装置では、テスト
用の入出力端子は少なくできるが、半導体装置の集積回
路内にテスト時にのみ必要となるテストコントロールブ
ロック３やＴＢＩＣ４を設ける必要があり、集積回路の
回路構成が煩雑化し、半導体装置の大型化を招くという
問題がある。また、テストコントロールブロック３で
は、上述のように外部からのテスト用制御信号をデコー
ドし、各信号の組み合わせによってＡＢＭ２を制御する
必要があるため、この動作に時間がかかるため、テスト
作業が遅くなるという問題がある。
【００１３】そこで、本願の発明者は、上述のようなＡ
ＢＭ２を設けた半導体装置において、テストコントロー
ルブロック３やＴＢＩＣ４によって生成する信号を外部
から入力する構成とすることにより、集積回路からテス
トコントロールブロック３やＴＢＩＣ４を除去し、少数
の信号端子からＡＢＭ２に必要な信号を入力してバウン
ダリスキャンテストを行うようにすることにより、テス
ト用の入出力端子の減少と半導体装置自体の小型化と検
査の迅速化を達成できる半導体装置を提案している。そ
して、このような半導体装置のバウンダリスキャンテス
トには、テストコントロールブロック３やＴＢＩＣ４の
機能を有し、半導体装置にバウンダリスキャンテストに
関する各種信号を入出力する検査装置が必要となる。
ＢＭ２を設けた半導体装置において、テストコントロー
ルブロック３やＴＢＩＣ４によって生成する信号を外部
から入力する構成とすることにより、集積回路からテス
トコントロールブロック３やＴＢＩＣ４を除去し、少数
の信号端子からＡＢＭ２に必要な信号を入力してバウン
ダリスキャンテストを行うようにすることにより、テス
ト用の入出力端子の減少と半導体装置自体の小型化と検
査の迅速化を達成できる半導体装置を提案している。そ
して、このような半導体装置のバウンダリスキャンテス
トには、テストコントロールブロック３やＴＢＩＣ４の
機能を有し、半導体装置にバウンダリスキャンテストに
関する各種信号を入出力する検査装置が必要となる。
【００１４】そこで本発明の目的は、バウンダリスキャ
ンテスト用のモジュールを有するとともに、バウンダリ
スキャンテストのための制御回路の一部を省略した半導
体装置に対し、有効な信号の入出力を行い、迅速かつ適
正なバウンダリスキャンテストを行うことができる半導
体装置のバウンダリスキャン検査装置を提供することに
ある。
ンテスト用のモジュールを有するとともに、バウンダリ
スキャンテストのための制御回路の一部を省略した半導
体装置に対し、有効な信号の入出力を行い、迅速かつ適
正なバウンダリスキャンテストを行うことができる半導
体装置のバウンダリスキャン検査装置を提供することに
ある。
【００１５】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体装置の集積回路に搭載されたバウンダ
リスキャン回路を直接制御する制御信号を生成する信号
生成回路と、前記信号生成回路によって生成された信号
を選択して出力する制御回路と、前記制御回路より選択
された制御信号を前記バウンダリスキャン回路のテスト
用入力端子に供給するとともに、バウンダリスキャン回
路から出力されたテスト結果信号をテスト用出力端子か
ら受け取る第１の接続端子部とを有することを特徴とす
る。
するため、半導体装置の集積回路に搭載されたバウンダ
リスキャン回路を直接制御する制御信号を生成する信号
生成回路と、前記信号生成回路によって生成された信号
を選択して出力する制御回路と、前記制御回路より選択
された制御信号を前記バウンダリスキャン回路のテスト
用入力端子に供給するとともに、バウンダリスキャン回
路から出力されたテスト結果信号をテスト用出力端子か
ら受け取る第１の接続端子部とを有することを特徴とす
る。
【００１６】本発明の半導体装置のバウンダリスキャン
検査装置において、信号生成回路では、半導体装置の集
積回路に搭載されたバウンダリスキャン回路を直接制御
する制御信号を出力する。また、制御回路では、信号生
成回路によって生成された信号を選択して出力する。さ
らに、第１の接続端子部では、制御回路より選択された
制御信号を前記バウンダリスキャン回路のテスト用入力
端子に供給するとともに、バウンダリスキャン回路から
出力されたテスト結果信号をテスト用出力端子から受け
取る。したがって、このバウンダリスキャン検査装置に
よってテストを行う半導体装置には、バウンダリスキャ
ンテストを行うための制御信号を選択する制御回路を設
ける必要がなくなる。そして、このようなバウンダリス
キャンテストのための制御回路を省略した半導体装置に
対し、有効な信号の入出力を行い、迅速かつ適正なバウ
ンダリスキャンテストを行うことができるバウンダリス
キャン検査装置を提供できる。
検査装置において、信号生成回路では、半導体装置の集
積回路に搭載されたバウンダリスキャン回路を直接制御
する制御信号を出力する。また、制御回路では、信号生
成回路によって生成された信号を選択して出力する。さ
らに、第１の接続端子部では、制御回路より選択された
制御信号を前記バウンダリスキャン回路のテスト用入力
端子に供給するとともに、バウンダリスキャン回路から
出力されたテスト結果信号をテスト用出力端子から受け
取る。したがって、このバウンダリスキャン検査装置に
よってテストを行う半導体装置には、バウンダリスキャ
ンテストを行うための制御信号を選択する制御回路を設
ける必要がなくなる。そして、このようなバウンダリス
キャンテストのための制御回路を省略した半導体装置に
対し、有効な信号の入出力を行い、迅速かつ適正なバウ
ンダリスキャンテストを行うことができるバウンダリス
キャン検査装置を提供できる。
【００１７】
【発明の実施の形態】以下、本発明によるバウンダリス
キャン検査装置の実施の形態について説明する。図１、
図２は、本発明によるバウンダリスキャン検査装置の構
成例を示すブロック図であり、図１がデジタル信号部分
を示し、図２がアナログ信号部分を示している。また、
図３は、図１、図２に示すバウンダリスキャン検査装置
によってテストを行う集積回路のアナログバウンダリス
キャン回路とその周辺部の概要を示すブロック図であ
る。なお、図５に示す構成と同一の構成については同一
符号を付して説明する。
キャン検査装置の実施の形態について説明する。図１、
図２は、本発明によるバウンダリスキャン検査装置の構
成例を示すブロック図であり、図１がデジタル信号部分
を示し、図２がアナログ信号部分を示している。また、
図３は、図１、図２に示すバウンダリスキャン検査装置
によってテストを行う集積回路のアナログバウンダリス
キャン回路とその周辺部の概要を示すブロック図であ
る。なお、図５に示す構成と同一の構成については同一
符号を付して説明する。
【００１８】まず、本例のバウンダリスキャン検査装置
の説明に先立って、図３に示すアナログバウンダリスキ
ャン回路部について説明する。図３に示すように、この
アナログバウンダリスキャン回路は、図５に示す従来の
アナログバウンダリスキャン回路からテストコントロー
ルブロック３及びＴＢＩＣ４を除去したものである。そ
して、本例のバウンダリスキャン検査装置では、テスト
コントロールブロック３を除去したことにより、図５に
示すＴＭＳの入力端子８は設けられていない。また、Ｔ
ＢＩＣ４を除去したことにより、図５に示すアナログテ
スト信号ＡＴ１、ＡＴ２の入力端子９は、直接アナログ
テストバスＡＢ１、ＡＢ２に接続されている。
の説明に先立って、図３に示すアナログバウンダリスキ
ャン回路部について説明する。図３に示すように、この
アナログバウンダリスキャン回路は、図５に示す従来の
アナログバウンダリスキャン回路からテストコントロー
ルブロック３及びＴＢＩＣ４を除去したものである。そ
して、本例のバウンダリスキャン検査装置では、テスト
コントロールブロック３を除去したことにより、図５に
示すＴＭＳの入力端子８は設けられていない。また、Ｔ
ＢＩＣ４を除去したことにより、図５に示すアナログテ
スト信号ＡＴ１、ＡＴ２の入力端子９は、直接アナログ
テストバスＡＢ１、ＡＢ２に接続されている。
【００１９】その代わり、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔ
ｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍ
ｏｄｅ１、Ｍｏｄｅ２の各制御信号を入力する入力端子
８が新たに設けられている。また、ＴＤＩ、ＴＤＯ、Ｔ
ＣＫの入出力端子８は、図５に示す従来例と共通の端子
である。なお、本例において、アナログバウンダリスキ
ャンセル２の内部動作は、図５に示す従来例と同様であ
り、また、その詳細な構成や動作、ならびにＴＤＩ、Ｔ
ＤＯ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−Ｄ
Ｒ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏｄｅ１、
Ｍｏｄｅ２、ＡＴ１、ＡＴ２の各信号の機能について
は、ＩＥＥＥ規格１１４９．１や１１４９．４に準拠す
るものであるので、ここでは詳細は省略する。
ｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍ
ｏｄｅ１、Ｍｏｄｅ２の各制御信号を入力する入力端子
８が新たに設けられている。また、ＴＤＩ、ＴＤＯ、Ｔ
ＣＫの入出力端子８は、図５に示す従来例と共通の端子
である。なお、本例において、アナログバウンダリスキ
ャンセル２の内部動作は、図５に示す従来例と同様であ
り、また、その詳細な構成や動作、ならびにＴＤＩ、Ｔ
ＤＯ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−Ｄ
Ｒ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏｄｅ１、
Ｍｏｄｅ２、ＡＴ１、ＡＴ２の各信号の機能について
は、ＩＥＥＥ規格１１４９．１や１１４９．４に準拠す
るものであるので、ここでは詳細は省略する。
【００２０】本例のバウンダリスキャン検査装置は、以
上のようなアナログバウンダリスキャン回路を設けた半
導体装置に対し、各信号端子８、９を介してＴＤＩ、Ｔ
ＤＯ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−Ｄ
Ｒ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏｄｅ１、
Ｍｏｄｅ２、ＡＴ１、ＡＴ２の各信号を入出力すること
により、半導体装置のアナログバウンダリスキャンテス
トを行う。図１に示すように、本例のバウンダリスキャ
ン検査装置は、テストコントロールブロック１３０を有
する。このテストコントロールブロック１３０は、図５
に示す従来の半導体装置におけるテストコントロールブ
ロック３と同等の機能を有するものであり、入力端子１
０Ａ、１１Ｂから入力されるＴＤＩ（テストデータイ
ン）、ＴＤＯ（テストデータアウト）、ＴＣＫ（テスト
クロック）、ＴＭＳ（テストモードシフト）の各信号に
基づいて、入力端子１０Ｂから入力されるアナログバウ
ンダリスキャンテスト用の制御信号（Ｓｈｉｆｔ−Ｄ
Ｒ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎ
ａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２）を選択し、出力端
子１１Ａに出力するものである。
上のようなアナログバウンダリスキャン回路を設けた半
導体装置に対し、各信号端子８、９を介してＴＤＩ、Ｔ
ＤＯ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−Ｄ
Ｒ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏｄｅ１、
Ｍｏｄｅ２、ＡＴ１、ＡＴ２の各信号を入出力すること
により、半導体装置のアナログバウンダリスキャンテス
トを行う。図１に示すように、本例のバウンダリスキャ
ン検査装置は、テストコントロールブロック１３０を有
する。このテストコントロールブロック１３０は、図５
に示す従来の半導体装置におけるテストコントロールブ
ロック３と同等の機能を有するものであり、入力端子１
０Ａ、１１Ｂから入力されるＴＤＩ（テストデータイ
ン）、ＴＤＯ（テストデータアウト）、ＴＣＫ（テスト
クロック）、ＴＭＳ（テストモードシフト）の各信号に
基づいて、入力端子１０Ｂから入力されるアナログバウ
ンダリスキャンテスト用の制御信号（Ｓｈｉｆｔ−Ｄ
Ｒ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎ
ａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２）を選択し、出力端
子１１Ａに出力するものである。
【００２１】また、各入力端子１０Ｂには、Ｓｈｉｆｔ
−ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、
Ｅｎａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２を生成する信号
生成回路（図示せず）が接続されており、各信号が入力
されるようになっている。また、ＴＤＩ、ＴＤＯ、ＴＭ
Ｓの入力端子１０Ａとテストコントロールブロック１３
０との間には、マルチプレクサ（切り換え回路）１２Ａ
が設けられている。これらマルチプレクサ１２Ａは、入
力端子１０Ｃから入力されるＴＣＢ−ＥｎａｂｌｅＡ信
号によって切り換えられるものである。ＴＣＢ−Ｅｎａ
ｂｌｅＡ信号は、検査対象となる半導体装置の集積回路
内にテストコントロールブロック３が設けられているか
否かを示す信号であり、例えばこの検査装置を使用する
オペレータによるスイッチ操作によって、切り換えられ
るものである。
−ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、
Ｅｎａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２を生成する信号
生成回路（図示せず）が接続されており、各信号が入力
されるようになっている。また、ＴＤＩ、ＴＤＯ、ＴＭ
Ｓの入力端子１０Ａとテストコントロールブロック１３
０との間には、マルチプレクサ（切り換え回路）１２Ａ
が設けられている。これらマルチプレクサ１２Ａは、入
力端子１０Ｃから入力されるＴＣＢ−ＥｎａｂｌｅＡ信
号によって切り換えられるものである。ＴＣＢ−Ｅｎａ
ｂｌｅＡ信号は、検査対象となる半導体装置の集積回路
内にテストコントロールブロック３が設けられているか
否かを示す信号であり、例えばこの検査装置を使用する
オペレータによるスイッチ操作によって、切り換えられ
るものである。
【００２２】この検査対象となる半導体装置の集積回路
内にテストコントロールブロック３が設けられていない
場合には、ＴＣＢ−ＥｎａｂｌｅＡ信号によってマルチ
プレクサ１２Ａが制御され、ＴＤＩ、ＴＤＯ、ＴＭＳの
入力端子１０Ａ、１１Ａとテストコントロールブロック
１３０との間が接続される。これにより、テストコント
ロールブロック１３０がＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＭ
Ｓによって機能し、制御信号（Ｓｈｉｆｔ−ＤＲ、Ｃａ
ｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌ
ｅ、Ｍｏｄｅ１、Ｍｏｄｅ２）の選択動作を実行する。
内にテストコントロールブロック３が設けられていない
場合には、ＴＣＢ−ＥｎａｂｌｅＡ信号によってマルチ
プレクサ１２Ａが制御され、ＴＤＩ、ＴＤＯ、ＴＭＳの
入力端子１０Ａ、１１Ａとテストコントロールブロック
１３０との間が接続される。これにより、テストコント
ロールブロック１３０がＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＭ
Ｓによって機能し、制御信号（Ｓｈｉｆｔ−ＤＲ、Ｃａ
ｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌ
ｅ、Ｍｏｄｅ１、Ｍｏｄｅ２）の選択動作を実行する。
【００２３】また、検査対象となる半導体装置の集積回
路内にテストコントロールブロック３が設けられている
場合には、ＴＣＢ−ＥｎａｂｌｅＡ信号によってマルチ
プレクサ１２Ａが制御され、ＴＤＩ、ＴＤＯ、ＴＭＳの
入力端子１０Ａ、１１Ａとテストコントロールブロック
１３０との間が分離する。これにより、テストコントロ
ールブロック１３０は機能せず、検査対象となる半導体
装置には、従来例と同様に、ＴＣＫ、ＴＤＩ、ＴＭＳが
出力され、集積回路内にテストコントロールブロック３
によるアナログバウンダリスキャンテスト動作が実行さ
れる。また、この場合には、ＴＤＯの入力端子１１Ａ及
び出力端子１０Ｄもテストコントロールブロック１３０
から分離される。このようにして、図５に示すような従
来の半導体装置についても、アナログバウンダリスキャ
ンテストを行うことができる。
路内にテストコントロールブロック３が設けられている
場合には、ＴＣＢ−ＥｎａｂｌｅＡ信号によってマルチ
プレクサ１２Ａが制御され、ＴＤＩ、ＴＤＯ、ＴＭＳの
入力端子１０Ａ、１１Ａとテストコントロールブロック
１３０との間が分離する。これにより、テストコントロ
ールブロック１３０は機能せず、検査対象となる半導体
装置には、従来例と同様に、ＴＣＫ、ＴＤＩ、ＴＭＳが
出力され、集積回路内にテストコントロールブロック３
によるアナログバウンダリスキャンテスト動作が実行さ
れる。また、この場合には、ＴＤＯの入力端子１１Ａ及
び出力端子１０Ｄもテストコントロールブロック１３０
から分離される。このようにして、図５に示すような従
来の半導体装置についても、アナログバウンダリスキャ
ンテストを行うことができる。
【００２４】また、図２に示すように、本例のバウンダ
リスキャン検査装置は、ＴＢＩＣ１４０を有する。この
ＴＢＩＣ１４０は、集積回路側に設けたＴＢＩＣ４に対
応する機能を有するものである。このＴＢＩＣ１４０
は、図示しないアナログテスト信号生成回路から入力端
子１３に入力されるアナログテスト信号（ＡＴ１、ＡＴ
２）を出力信号（アナログバス信号ＡＢ１、ＡＢ２）と
して選択的に供給するための接続、切断のスイッチング
動作を行っている。このＴＢＩＣ１４０の出力信号は、
ＴＢＩＣ１４０の出力端子１４より、上述した集積回路
のアナログテストバスＡＢ１、ＡＢ２の入力端子９に入
力される。
リスキャン検査装置は、ＴＢＩＣ１４０を有する。この
ＴＢＩＣ１４０は、集積回路側に設けたＴＢＩＣ４に対
応する機能を有するものである。このＴＢＩＣ１４０
は、図示しないアナログテスト信号生成回路から入力端
子１３に入力されるアナログテスト信号（ＡＴ１、ＡＴ
２）を出力信号（アナログバス信号ＡＢ１、ＡＢ２）と
して選択的に供給するための接続、切断のスイッチング
動作を行っている。このＴＢＩＣ１４０の出力信号は、
ＴＢＩＣ１４０の出力端子１４より、上述した集積回路
のアナログテストバスＡＢ１、ＡＢ２の入力端子９に入
力される。
【００２５】また、入力端子１３とＴＢＩＣ１４０との
間には、マルチプレクサ（切り換え回路）１２Ｂが設け
られている。これらマルチプレクサ１２Ｂは、入力端子
１０Ｆから入力されるＴＣＢ−ＥｎａｂｌｅＢ信号によ
って切り換えられるものである。ＴＣＢ−Ｅｎａｂｌｅ
Ｂ信号は、検査対象となる半導体装置の集積回路内にＴ
ＢＩＣ４が設けられているか否かを示す信号であり、例
えばこの検査装置を使用するオペレータによるスイッチ
操作によって、切り換えられるものである。
間には、マルチプレクサ（切り換え回路）１２Ｂが設け
られている。これらマルチプレクサ１２Ｂは、入力端子
１０Ｆから入力されるＴＣＢ−ＥｎａｂｌｅＢ信号によ
って切り換えられるものである。ＴＣＢ−Ｅｎａｂｌｅ
Ｂ信号は、検査対象となる半導体装置の集積回路内にＴ
ＢＩＣ４が設けられているか否かを示す信号であり、例
えばこの検査装置を使用するオペレータによるスイッチ
操作によって、切り換えられるものである。
【００２６】この検査対象となる半導体装置の集積回路
内にＴＢＩＣ４が設けられていない場合には、ＴＣＢ−
ＥｎａｂｌｅＢ信号によってマルチプレクサ１２Ｂが制
御され、入力端子１３とＴＢＩＣ１４０との間が接続さ
れる。これにより、テストコントロールブロック１３０
からの制御信号に基づいて、ＴＢＩＣ１４０によるスイ
ッチング動作が機能する。また、検査対象となる半導体
装置の集積回路内にＴＢＩＣ４が設けられている場合に
は、ＴＣＢ−ＥｎａｂｌｅＢ信号によってマルチプレク
サ１２Ｂが制御され、入力端子１３とＴＢＩＣ１４０と
の間が分離され、入力端子１３が出力端子１４に接続さ
れる。
内にＴＢＩＣ４が設けられていない場合には、ＴＣＢ−
ＥｎａｂｌｅＢ信号によってマルチプレクサ１２Ｂが制
御され、入力端子１３とＴＢＩＣ１４０との間が接続さ
れる。これにより、テストコントロールブロック１３０
からの制御信号に基づいて、ＴＢＩＣ１４０によるスイ
ッチング動作が機能する。また、検査対象となる半導体
装置の集積回路内にＴＢＩＣ４が設けられている場合に
は、ＴＣＢ−ＥｎａｂｌｅＢ信号によってマルチプレク
サ１２Ｂが制御され、入力端子１３とＴＢＩＣ１４０と
の間が分離され、入力端子１３が出力端子１４に接続さ
れる。
【００２７】これにより、アナログテスト信号が直接出
力端子１４より、集積回路側のアナログテスト信号ＡＴ
１、ＡＴ２の入力端子９に入力され、集積回路内のＴＢ
ＩＣ４によってスイッチング動作が実行される。このよ
うにして、図３に示すように、テストコントロールブロ
ックとＴＢＩＣ４の両方をもたない半導体装置と、図４
に示すように、テストコントロールブロックはもたない
が、ＴＢＩＣ４はもっている半導体装置の双方に対応す
ることが可能となる。
力端子１４より、集積回路側のアナログテスト信号ＡＴ
１、ＡＴ２の入力端子９に入力され、集積回路内のＴＢ
ＩＣ４によってスイッチング動作が実行される。このよ
うにして、図３に示すように、テストコントロールブロ
ックとＴＢＩＣ４の両方をもたない半導体装置と、図４
に示すように、テストコントロールブロックはもたない
が、ＴＢＩＣ４はもっている半導体装置の双方に対応す
ることが可能となる。
【００２８】また、本例において、図３に示す半導体装
置の上述したＴＤＩ、ＴＤＯ、ＴＣＫ、Ｓｈｉｆｔ−Ｄ
Ｒ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎ
ａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２、ＡＴ１、ＡＴ２の
各信号の入出力端子８、９は、この半導体装置の集積回
路を搭載したインタポーザ上にテストパッドに接続され
ている。一方、図１、図２に示す検査装置の入出力端子
１１Ａ、１１Ｂ、１４は、半導体装置側の入出力端子
８、９のテストパッドに接触するプローブピンに接続さ
れている。そして、アナログバウンダリスキャンテスト
を行う場合には、検査装置のプローブピンを半導体装置
のテストパッドに接触させて、上述したテスト用の信号
を集積回路に供給してテストを行う。
置の上述したＴＤＩ、ＴＤＯ、ＴＣＫ、Ｓｈｉｆｔ−Ｄ
Ｒ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎ
ａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２、ＡＴ１、ＡＴ２の
各信号の入出力端子８、９は、この半導体装置の集積回
路を搭載したインタポーザ上にテストパッドに接続され
ている。一方、図１、図２に示す検査装置の入出力端子
１１Ａ、１１Ｂ、１４は、半導体装置側の入出力端子
８、９のテストパッドに接触するプローブピンに接続さ
れている。そして、アナログバウンダリスキャンテスト
を行う場合には、検査装置のプローブピンを半導体装置
のテストパッドに接触させて、上述したテスト用の信号
を集積回路に供給してテストを行う。
【００２９】以上のような構成により、図２に示すテス
トコントロールブロック３及びＴＢＩＣ４の両方を除去
した半導体装置と、図３に示すテストコントロールブロ
ック３だけを除去した半導体装置と、図５に示す従来の
半導体装置のいずれに対しても、共通の検査装置を用い
てアナログバウンダリスキャンテストを行うことができ
る。また、この検査装置では、Ｓｈｉｆｔ−ＤＲ、Ｃａ
ｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ
等の制御信号を集積回路内でデコードすることなく、ま
た集積回路内の状態遷移に応じて実行することがなく、
直接的に入力してテスト動作を行うことができるので、
迅速なテストを行うことが可能となる。
トコントロールブロック３及びＴＢＩＣ４の両方を除去
した半導体装置と、図３に示すテストコントロールブロ
ック３だけを除去した半導体装置と、図５に示す従来の
半導体装置のいずれに対しても、共通の検査装置を用い
てアナログバウンダリスキャンテストを行うことができ
る。また、この検査装置では、Ｓｈｉｆｔ−ＤＲ、Ｃａ
ｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ
等の制御信号を集積回路内でデコードすることなく、ま
た集積回路内の状態遷移に応じて実行することがなく、
直接的に入力してテスト動作を行うことができるので、
迅速なテストを行うことが可能となる。
【００３０】なお、以上の例では、アナログバウンダリ
スキャンセルを有する半導体装置のテストを行う構成に
ついて説明したが、同様の構成により、デジタルバウン
ダリスキャンセルを有する半導体装置、あるいは、アナ
ログバウンダリスキャンセルとデジタルバウンダリスキ
ャンセルを有する半導体装置についても同様に適用し得
るものである。すなわち、デジタルバウンダリスキャン
セルについては、上述した図１に示す制御信号（Ｓｈｉ
ｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−Ｄ
Ｒ、Ｅｎａｂｌｅ）を選択的に出力する構成を用いてテ
ストを行うことができる。
スキャンセルを有する半導体装置のテストを行う構成に
ついて説明したが、同様の構成により、デジタルバウン
ダリスキャンセルを有する半導体装置、あるいは、アナ
ログバウンダリスキャンセルとデジタルバウンダリスキ
ャンセルを有する半導体装置についても同様に適用し得
るものである。すなわち、デジタルバウンダリスキャン
セルについては、上述した図１に示す制御信号（Ｓｈｉ
ｆｔ−ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−Ｄ
Ｒ、Ｅｎａｂｌｅ）を選択的に出力する構成を用いてテ
ストを行うことができる。
【００３１】また、上述の例では、集積回路と検査装置
とをつなぐ接続端子部として、半導体装置のインタポー
ザに設けたテストパッドと検査装置に設けたプローブピ
ンとの組み合わせの例を説明したが、本発明は、これに
限定されるものではない。例えば上述した半導体装置を
実装した配線基板上にテストパッドを設け、検査装置側
のプローブピンを接触させ、配線基板及び半導体装置内
の配線を介してテスト用の信号を入出力してテストを行
うようにしてもよい。また、例えば上述した半導体装置
を実装した配線基板にコネクタ接続によって検査装置を
接続し、配線基板及び半導体装置内の配線を介してテス
ト用の信号を入出力してテストを行うようにしてもよ
い。
とをつなぐ接続端子部として、半導体装置のインタポー
ザに設けたテストパッドと検査装置に設けたプローブピ
ンとの組み合わせの例を説明したが、本発明は、これに
限定されるものではない。例えば上述した半導体装置を
実装した配線基板上にテストパッドを設け、検査装置側
のプローブピンを接触させ、配線基板及び半導体装置内
の配線を介してテスト用の信号を入出力してテストを行
うようにしてもよい。また、例えば上述した半導体装置
を実装した配線基板にコネクタ接続によって検査装置を
接続し、配線基板及び半導体装置内の配線を介してテス
ト用の信号を入出力してテストを行うようにしてもよ
い。
【００３２】
【発明の効果】以上説明したように本発明の半導体装置
のバウンダリスキャン検査装置では、半導体装置の集積
回路に搭載されたバウンダリスキャン回路を直接制御す
る制御信号を生成し、この生成された信号を選択し、こ
の選択された制御信号をバウンダリスキャン回路のテス
ト用入力端子に供給し、また、バウンダリスキャン回路
から出力されたテスト結果信号をテスト用出力端子から
受け取ってバウンダリスキャン検査を行うようにした。
このため、バウンダリスキャンテスト用のモジュールを
有するとともに、バウンダリスキャンテストのための制
御回路の一部を省略した半導体装置に対し、有効な信号
の入出力を行い、迅速かつ適正なバウンダリスキャンテ
ストを行うことができるバウンダリスキャン検査装置を
提供することが可能となる。
のバウンダリスキャン検査装置では、半導体装置の集積
回路に搭載されたバウンダリスキャン回路を直接制御す
る制御信号を生成し、この生成された信号を選択し、こ
の選択された制御信号をバウンダリスキャン回路のテス
ト用入力端子に供給し、また、バウンダリスキャン回路
から出力されたテスト結果信号をテスト用出力端子から
受け取ってバウンダリスキャン検査を行うようにした。
このため、バウンダリスキャンテスト用のモジュールを
有するとともに、バウンダリスキャンテストのための制
御回路の一部を省略した半導体装置に対し、有効な信号
の入出力を行い、迅速かつ適正なバウンダリスキャンテ
ストを行うことができるバウンダリスキャン検査装置を
提供することが可能となる。
【図１】本発明によるバウンダリスキャン検査装置のデ
ジタル信号部分の構成例を示すブロック図である。
ジタル信号部分の構成例を示すブロック図である。
【図２】図１に示すバウンダリスキャン検査装置のアナ
ログ信号部分の構成例を示すブロック図である。
ログ信号部分の構成例を示すブロック図である。
【図３】図１、図２に示すバウンダリスキャン検査装置
によってテストを行う集積回路のアナログバウンダリス
キャン回路とその周辺部の第１の例を示すブロック図で
ある。
によってテストを行う集積回路のアナログバウンダリス
キャン回路とその周辺部の第１の例を示すブロック図で
ある。
【図４】図１、図２に示すバウンダリスキャン検査装置
によってテストを行う集積回路のアナログバウンダリス
キャン回路とその周辺部の第２の例を示すブロック図で
ある。
によってテストを行う集積回路のアナログバウンダリス
キャン回路とその周辺部の第２の例を示すブロック図で
ある。
【図５】従来のアナログバウンダリスキャン回路とその
周辺部の概要を示すブロック図である。
周辺部の概要を示すブロック図である。
１……コアロジック、２……アナログバウンダリスキャ
ンセル（ＡＢＭ）、６……コントロールデコードロジッ
ク、７……キャプチャアンドアップデートレジスタ、
８、９、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｆ、１
１Ａ、１１Ｂ、１３、１４……入出力端子、１２Ａ、１
２Ｂ……マルチプレクサ、１３０……テストコントロー
ルブロック、１４０……テストバスインタフェース回路
（ＴＢＩＣ）。
ンセル（ＡＢＭ）、６……コントロールデコードロジッ
ク、７……キャプチャアンドアップデートレジスタ、
８、９、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｆ、１
１Ａ、１１Ｂ、１３、１４……入出力端子、１２Ａ、１
２Ｂ……マルチプレクサ、１３０……テストコントロー
ルブロック、１４０……テストバスインタフェース回路
（ＴＢＩＣ）。
Claims (11)
- 【請求項１】 半導体装置の集積回路に搭載されたバウ
ンダリスキャン回路を直接制御する制御信号を生成する
信号生成回路と、 前記信号生成回路によって生成された信号を選択して出
力する制御回路と、 前記制御回路より選択された制御信号を前記バウンダリ
スキャン回路のテスト用入力端子に供給するとともに、
バウンダリスキャン回路から出力されたテスト結果信号
をテスト用出力端子から受け取る第１の接続端子部と、 を有することを特徴とする半導体装置のバウンダリスキ
ャン検査装置。 - 【請求項２】 前記信号生成回路は、デジタルバウンダ
リスキャン回路に対するＴＤＩ、ＴＣＫ、Ｓｈｉｆｔ−
ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅ
ｎａｂｌｅの各制御信号を生成することを特徴とする請
求項１記載の半導体装置のバウンダリスキャン検査装
置。 - 【請求項３】 前記信号生成回路は、アナログバウンダ
リスキャン回路に対するＴＤＩ、ＴＣＫ、Ｓｈｉｆｔ−
ＤＲ、Ｃａｐｔｕｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅ
ｎａｂｌｅ、Ｍｏｄｅ１、Ｍｏｄｅ２の各制御信号を生
成することを特徴とする請求項１記載の半導体装置のバ
ウンダリスキャン検査装置。 - 【請求項４】 前記信号生成回路は、デジタルバウンダ
リスキャン回路及びアナログバウンダリスキャン回路に
対するＴＤＩ、ＴＣＫ、Ｓｈｉｆｔ−ＤＲ、Ｃａｐｔｕ
ｒｅ−ＤＲ、Ｕｐｄａｔｅ−ＤＲ、Ｅｎａｂｌｅ、Ｍｏ
ｄｅ１、Ｍｏｄｅ２の各制御信号を生成することを特徴
とする請求項１記載の半導体装置のバウンダリスキャン
検査装置。 - 【請求項５】 前記制御回路は、ＴＤＩ、ＴＣＫ、ＴＭ
Ｓの各信号に基づいて、前記各制御信号の出力を制御す
るテストコントロールブロック回路であることを特徴と
する請求項１記載の半導体装置のバウンダリスキャン検
査装置。 - 【請求項６】 バウンダリスキャンテストを行う半導体
装置にテストコントロールブロック回路が設けられてい
るか否かに応じて、バウンダリスキャン検査装置側のテ
ストコントロールブロック回路を通さずに制御信号を出
力するか、バウンダリスキャン検査装置側のテストコン
トロールブロック回路を通して制御信号を出力するかを
切り換える第１の切り換え部を有することを特徴とする
請求項５記載の半導体装置のバウンダリスキャン検査装
置。 - 【請求項７】 アナログバウンダリスキャン回路に対す
るアナログテスト信号をスイッチングして出力するテス
トバスインタフェース回路と、テストバスインタフェー
ス回路から出力されたアナログテスト信号を前記アナロ
グバウンダリスキャン回路のアナログテストバス端子に
供給する第２の接続端子部とを有することを特徴とする
請求項３記載の半導体装置のバウンダリスキャン検査装
置。 - 【請求項８】 バウンダリスキャンテストを行う半導体
装置にテストバスインタフェース回路が設けられている
か否かに応じて、アナログテスト信号をバウンダリスキ
ャン検査装置側のテストバスインタフェース回路を通さ
ずに前記第２の接続端子部に出力するか、バウンダリス
キャン検査装置側のテストバスインタフェース回路を通
して前記第２の接続端子部に出力するかを切り換える第
２の切り換え部を有することを特徴とする請求項７記載
の半導体装置のバウンダリスキャン検査装置。 - 【請求項９】 前記接続端子部は、前記集積回路が設け
られた半導体装置のインタポーザ上に設けられたテスト
端子に接触するプローブ端子であることを特徴とする請
求項１〜８のいずれか１項記載の半導体装置のバウンダ
リスキャン検査装置。 - 【請求項１０】 前記接続端子部は、前記集積回路が設
けられた半導体装置を実装する実装基板上に設けられた
テスト端子に接触するプローブ端子であることを特徴と
する請求項１〜８のいずれか１項記載の半導体装置のバ
ウンダリスキャン検査装置。 - 【請求項１１】 前記接続端子部は、前記集積回路が設
けられた半導体装置を実装する実装基板の接続されるコ
ネクタであることを特徴とする請求項１〜８のいずれか
１項記載の半導体装置のバウンダリスキャン検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088876A JP2000284023A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置のバウンダリスキャン検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088876A JP2000284023A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置のバウンダリスキャン検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000284023A true JP2000284023A (ja) | 2000-10-13 |
Family
ID=13955216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11088876A Pending JP2000284023A (ja) | 1999-03-30 | 1999-03-30 | 半導体装置のバウンダリスキャン検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000284023A (ja) |
-
1999
- 1999-03-30 JP JP11088876A patent/JP2000284023A/ja active Pending
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