JP2001305187A - 回路基板、および、回路基板の検査装置 - Google Patents
回路基板、および、回路基板の検査装置Info
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Abstract
(57)【要約】
【課題】 バウンダリスキャンテストの回路パターンの
面積を縮小した回路基板を提供することである。 【解決手段】 回路基板のバウンダリスキャンテスト
を、テストの回路パターンを設けた接続治具を介して行
う。
面積を縮小した回路基板を提供することである。 【解決手段】 回路基板のバウンダリスキャンテスト
を、テストの回路パターンを設けた接続治具を介して行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、バウンダリスキャ
ンテストに対応するＩＣが実装された回路基板、回路基
板のバウンダリスキャンテストを行う検査装置に関す
る。
ンテストに対応するＩＣが実装された回路基板、回路基
板のバウンダリスキャンテストを行う検査装置に関す
る。
【０００２】
【従来の技術】回路基板上に実装されたＩＣの入出力端
子は、集積化され高密度化が進むと端子間の距離が狭く
なり、入出力端子に直接プローブ等をあてて、ＩＣ自身
の動作確認や、回路基板上のＩＣの実装状態を確認する
ことが困難になる。そこで、入出力端子毎にフリップフ
ロップから成るセルと、テストロジック回路をＩＣに内
蔵させ、回路基板上にテスト信号をＩＣのテストロジッ
ク回路に接続する回路パターンを設ける。回路基板の検
査は、テスト信号を回路基板の入出力回路パターンから
入力し、入力した結果、回路基板の回路パターンから信
号を取り出して解析し、ＩＣ等の部品の実装状態の検査
を行っている。このような検査は、バウンダリスキャン
テストと呼ばれ、１９９０年にＩＥＥＥｓｔｄ１１４
９．１として規格化されている。
子は、集積化され高密度化が進むと端子間の距離が狭く
なり、入出力端子に直接プローブ等をあてて、ＩＣ自身
の動作確認や、回路基板上のＩＣの実装状態を確認する
ことが困難になる。そこで、入出力端子毎にフリップフ
ロップから成るセルと、テストロジック回路をＩＣに内
蔵させ、回路基板上にテスト信号をＩＣのテストロジッ
ク回路に接続する回路パターンを設ける。回路基板の検
査は、テスト信号を回路基板の入出力回路パターンから
入力し、入力した結果、回路基板の回路パターンから信
号を取り出して解析し、ＩＣ等の部品の実装状態の検査
を行っている。このような検査は、バウンダリスキャン
テストと呼ばれ、１９９０年にＩＥＥＥｓｔｄ１１４
９．１として規格化されている。
【０００３】図１は、バウンダリスキャンテストに対応
した従来の回路基板の模式図である。
した従来の回路基板の模式図である。
【０００４】回路基板２０上には、バウンダリスキャン
テストに対応するＩＣ１０、ＩＣ１１、ＩＣ１２、ＩＣ
１３の複数のＩＣが実装されている。バウンダリスキャ
ンテストは、検査装置３０のバウンダリスキャン信号線
ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤＩが、コネクタ４０を介
して回路基板２０上に設けられた回路パターンＰに導か
れ、複数のＩＣそれぞれに接続されて行われる。
テストに対応するＩＣ１０、ＩＣ１１、ＩＣ１２、ＩＣ
１３の複数のＩＣが実装されている。バウンダリスキャ
ンテストは、検査装置３０のバウンダリスキャン信号線
ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤＩが、コネクタ４０を介
して回路基板２０上に設けられた回路パターンＰに導か
れ、複数のＩＣそれぞれに接続されて行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、回路基
板２０の回路パターンＰは、テストに対応するＩＣが回
路基板２０上で増すほど、面積が大きくなる。また、回
路パターンＰは、本来の回路基板２０の機能においては
不要であるため、特に、小型化が必要な装置の回路基板
２０では、回路パターンＰの面積の縮小が望まれてい
た。
板２０の回路パターンＰは、テストに対応するＩＣが回
路基板２０上で増すほど、面積が大きくなる。また、回
路パターンＰは、本来の回路基板２０の機能においては
不要であるため、特に、小型化が必要な装置の回路基板
２０では、回路パターンＰの面積の縮小が望まれてい
た。
【０００６】本発明の目的は上記問題を鑑みて、バウン
ダリスキャンテストの回路パターンの面積を縮小した回
路基板を提供することである。
ダリスキャンテストの回路パターンの面積を縮小した回
路基板を提供することである。
【０００７】
【課題を解決するための手段】上記目的は以下の手段に
より達成される。
より達成される。
【０００８】（１）バウンダリスキャンテストに対応す
る複数のＩＣが実装された回路基板において、前記バウ
ンダリスキャンテストの信号線のうち、少なくとも１つ
の信号線に応じて設けられた複数の回路端子であって、
前記複数の回路端子間は電気的に絶縁されていることを
特徴とする回路基板。
る複数のＩＣが実装された回路基板において、前記バウ
ンダリスキャンテストの信号線のうち、少なくとも１つ
の信号線に応じて設けられた複数の回路端子であって、
前記複数の回路端子間は電気的に絶縁されていることを
特徴とする回路基板。
【０００９】（２）バウンダリスキャンテストに対応す
る複数のＩＣが実装された回路基板の検査装置におい
て、前記バウンダリスキャンテストの信号線のうち、少
なくとも１つの信号線に応じて配線された回路パターン
を備えた接続治具を有し、前記接続治具を介して、前記
回路基板の前記バウンダリスキャンテストを行うことを
特徴とする回路基板の検査装置。
る複数のＩＣが実装された回路基板の検査装置におい
て、前記バウンダリスキャンテストの信号線のうち、少
なくとも１つの信号線に応じて配線された回路パターン
を備えた接続治具を有し、前記接続治具を介して、前記
回路基板の前記バウンダリスキャンテストを行うことを
特徴とする回路基板の検査装置。
【００１０】
【発明の実施の形態】本発明に係わる実施の形態の一例
を以下、図面に基づいて説明する。
を以下、図面に基づいて説明する。
【００１１】図２は、バウンダリスキャンテストに対応
したＩＣの模式図である。テストに対応するＩＣ１０
は、本来のＩＣの機能である内部ロジック６０、内部ロ
ジック６０に接続する入出力端子５０、主要な入出力端
子５０にＩＣ内部でシリアルに接続されるバウンダリス
キャンレジスタ５１、バウンダリスキャンテスト用のＢ
Ｐレジスタ５２、ＩＤレジスタ５３、ＩＲレジスタ５
４、内部ロジック６０内の内部レジスタ５５、レジスタ
を制御するＴＡＰコントローラ５６を有している。バウ
ンダリスキャンテストの信号線は、ＴＭＳ、ＴＣＫ、Ｔ
ＤＩ、ＴＤＯの４種類ある。バウンダリスキャンテスト
は、信号線ＴＭＳ、ＴＣＫから入力された制御信号に従
い、信号線ＴＤＩから入力されたテストデータを、ＴＡ
Ｐコントローラ５６によって選択したレジスタに接続
し、信号線ＴＤＯから入力されたテストデータに応じた
出力させた信号の観測から、回路基板に実装されたＩＣ
が検査される。
したＩＣの模式図である。テストに対応するＩＣ１０
は、本来のＩＣの機能である内部ロジック６０、内部ロ
ジック６０に接続する入出力端子５０、主要な入出力端
子５０にＩＣ内部でシリアルに接続されるバウンダリス
キャンレジスタ５１、バウンダリスキャンテスト用のＢ
Ｐレジスタ５２、ＩＤレジスタ５３、ＩＲレジスタ５
４、内部ロジック６０内の内部レジスタ５５、レジスタ
を制御するＴＡＰコントローラ５６を有している。バウ
ンダリスキャンテストの信号線は、ＴＭＳ、ＴＣＫ、Ｔ
ＤＩ、ＴＤＯの４種類ある。バウンダリスキャンテスト
は、信号線ＴＭＳ、ＴＣＫから入力された制御信号に従
い、信号線ＴＤＩから入力されたテストデータを、ＴＡ
Ｐコントローラ５６によって選択したレジスタに接続
し、信号線ＴＤＯから入力されたテストデータに応じた
出力させた信号の観測から、回路基板に実装されたＩＣ
が検査される。
【００１２】ここで、ＩＣは、２つ、またはそれ以上の
抵抗、コンデンサ、トランジスタ等の回路素子のすべて
が、シリコン等の１つの基板チップ内に組み込まれてい
る回路であり、設計から製造、試験、運用にいたるまで
各段階で１つの単位として取り扱われるもので、ＬＳＩ
と呼称されることもある。ＩＣ内部のロジック回路の論
理を外部からプログラミングできるＰＬＤ、ＦＰＧＡ、
ＰＡＬ等もＩＣに含まれる。また、バウンダリスキャン
テストに対応したＩＣは、デジタル信号に対応したデジ
タルＩＣだけでなく、アナログ信号に対応したアナログ
ＩＣ、または、アナログ信号とデジタル信号が混在した
ＩＣでも良い。
抵抗、コンデンサ、トランジスタ等の回路素子のすべて
が、シリコン等の１つの基板チップ内に組み込まれてい
る回路であり、設計から製造、試験、運用にいたるまで
各段階で１つの単位として取り扱われるもので、ＬＳＩ
と呼称されることもある。ＩＣ内部のロジック回路の論
理を外部からプログラミングできるＰＬＤ、ＦＰＧＡ、
ＰＡＬ等もＩＣに含まれる。また、バウンダリスキャン
テストに対応したＩＣは、デジタル信号に対応したデジ
タルＩＣだけでなく、アナログ信号に対応したアナログ
ＩＣ、または、アナログ信号とデジタル信号が混在した
ＩＣでも良い。
【００１３】図３は、バウンダリスキャンテストに対応
したＩＣを複数実装した回路基板の模式図である。
したＩＣを複数実装した回路基板の模式図である。
【００１４】回路基板２０は、バウンダリスキャンテス
トに対応するＩＣ１０、ＩＣ１１、ＩＣ１２、ＩＣ１３
の複数のＩＣが実装され、複数のＩＣ全部のバウンダリ
スキャンテストの信号線ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤ
Ｉすべてに応じて、回路端子２５が設けられている。ま
た、回路基板２０上では、回路端子間は、繋がっていな
いので電気的に絶縁されている。
トに対応するＩＣ１０、ＩＣ１１、ＩＣ１２、ＩＣ１３
の複数のＩＣが実装され、複数のＩＣ全部のバウンダリ
スキャンテストの信号線ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤ
Ｉすべてに応じて、回路端子２５が設けられている。ま
た、回路基板２０上では、回路端子間は、繋がっていな
いので電気的に絶縁されている。
【００１５】接続治具３５は、回路基板２０の回路端子
２５と接続する接続部と、信号線の配線である回路パタ
ーンＱを備えている。回路パターンＱの配線は、接続治
具３５の接続部が、回路基板２０の複数のＩＣの回路端
子２５に接続すると、検査装置３０からのバウンダリス
キャンテストの信号線ＴＤＩと信号線ＴＤＯが複数のＩ
Ｃにシリアルに、信号線ＴＭＳと信号線ＴＣＫが複数の
ＩＣにパラレルに配線される構成である。接続治具３５
の接続部は、テスト針、プローブ、コネクタ等、また、
回路パターンＱは、基板上に配線された回路や、コード
で配線した接続線等である。
２５と接続する接続部と、信号線の配線である回路パタ
ーンＱを備えている。回路パターンＱの配線は、接続治
具３５の接続部が、回路基板２０の複数のＩＣの回路端
子２５に接続すると、検査装置３０からのバウンダリス
キャンテストの信号線ＴＤＩと信号線ＴＤＯが複数のＩ
Ｃにシリアルに、信号線ＴＭＳと信号線ＴＣＫが複数の
ＩＣにパラレルに配線される構成である。接続治具３５
の接続部は、テスト針、プローブ、コネクタ等、また、
回路パターンＱは、基板上に配線された回路や、コード
で配線した接続線等である。
【００１６】検査装置３０は、回路基板２０にバウンダ
リスキャンテストの信号線を接続する接続治具３５を有
し、信号線ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤＩに出力する
信号を作成するとともに、接続治具３５を介して、回路
基板２０に接続した状態で、作成した信号に応じて回路
基板２０から出力された信号を解析して、回路基板２０
のＩＣ等の部品の実装状態を検査する。
リスキャンテストの信号線を接続する接続治具３５を有
し、信号線ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤＩに出力する
信号を作成するとともに、接続治具３５を介して、回路
基板２０に接続した状態で、作成した信号に応じて回路
基板２０から出力された信号を解析して、回路基板２０
のＩＣ等の部品の実装状態を検査する。
【００１７】したがって、回路基板２０は、信号線に応
じて設けられた回路端子２５によって、信号線の回路パ
ターンを設ける必要がなく、面積が縮小できる。回路基
板２０の面積に余裕があるときは、４種類のバウンダリ
スキャンテストの信号線すべてに応じて設けられた回路
端子２５は、複数のＩＣのうち、少なくとも２つ以上の
ＩＣでもよい。
じて設けられた回路端子２５によって、信号線の回路パ
ターンを設ける必要がなく、面積が縮小できる。回路基
板２０の面積に余裕があるときは、４種類のバウンダリ
スキャンテストの信号線すべてに応じて設けられた回路
端子２５は、複数のＩＣのうち、少なくとも２つ以上の
ＩＣでもよい。
【００１８】検査装置３０の信号の作成は、専用の信号
発生器による作成や、専用のソフト等によって動作する
パソコンによる作成でも良い。また、バウンダリスキャ
ンテストの信号線は、他にリセットを行うＴＲＳＴ信号
線を用いた場合、あるいは、今後、規格等によって信号
線が追加された場合は、信号線は４種類に限らない。
発生器による作成や、専用のソフト等によって動作する
パソコンによる作成でも良い。また、バウンダリスキャ
ンテストの信号線は、他にリセットを行うＴＲＳＴ信号
線を用いた場合、あるいは、今後、規格等によって信号
線が追加された場合は、信号線は４種類に限らない。
【００１９】次に、回路基板は、必要に応じて回路基板
上にバウンダリスキャン信号線の回路パターンを設けた
構成でも良い。例えば、複数のＩＣの実装位置が接近し
ていたり、回路設計上から回路基板の面積に余裕がある
ときは、必要な信号線のみ、回路端子を設けて接続治具
に回路パターンを設けた構成でも良い。
上にバウンダリスキャン信号線の回路パターンを設けた
構成でも良い。例えば、複数のＩＣの実装位置が接近し
ていたり、回路設計上から回路基板の面積に余裕がある
ときは、必要な信号線のみ、回路端子を設けて接続治具
に回路パターンを設けた構成でも良い。
【００２０】図４は、バウンダリスキャンテストに対応
したＩＣを複数実装した別の形態の回路基板の模式図で
ある。回路基板２０は、バウンダリスキャンテストに対
応するＩＣ１０、ＩＣ１１、ＩＣ１２、ＩＣ１３の複数
のＩＣが実装され、４種類のバウンダリスキャンテスト
の信号線ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤＩのうち、少な
くとも１つの信号線であるＴＭＳをＩＣに導くために、
信号線ＴＭＳに応じて設けられた回路端子２５ａ、回路
端子２５ｂの複数の回路端子が設けられている。回路端
子２５ａはＩＣ１０、ＩＣ１１、ＩＣ１２、回路端子２
５ｂはＩＣ１３と接続されている。他の信号線は、回路
基板２０上に設けた回路パターンＲによって接続され
る。回路端子２５ａ、回路端子２５ｂの複数の回路端子
の信号線は、接続治具３５の回路パターンＱで配線され
るので、回路基板２０上では、接続されておらず電気的
に絶縁されている。
したＩＣを複数実装した別の形態の回路基板の模式図で
ある。回路基板２０は、バウンダリスキャンテストに対
応するＩＣ１０、ＩＣ１１、ＩＣ１２、ＩＣ１３の複数
のＩＣが実装され、４種類のバウンダリスキャンテスト
の信号線ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＤＩのうち、少な
くとも１つの信号線であるＴＭＳをＩＣに導くために、
信号線ＴＭＳに応じて設けられた回路端子２５ａ、回路
端子２５ｂの複数の回路端子が設けられている。回路端
子２５ａはＩＣ１０、ＩＣ１１、ＩＣ１２、回路端子２
５ｂはＩＣ１３と接続されている。他の信号線は、回路
基板２０上に設けた回路パターンＲによって接続され
る。回路端子２５ａ、回路端子２５ｂの複数の回路端子
の信号線は、接続治具３５の回路パターンＱで配線され
るので、回路基板２０上では、接続されておらず電気的
に絶縁されている。
【００２１】検査装置３０は、バウンダリスキャン信号
線のうち、少なくとも１つの信号線に応じて配線された
回路パターンＱを備えた接続治具３５を介して、回路基
板２０のバウンダリスキャンテストを行う。
線のうち、少なくとも１つの信号線に応じて配線された
回路パターンＱを備えた接続治具３５を介して、回路基
板２０のバウンダリスキャンテストを行う。
【００２２】図５は、回路基板の回路端子の模式図であ
る。回路基板２０の回路端子は、ＩＣ１０の信号線上に
設けられているとともに、接続治具の接続部と接続され
る。回路基板２０の回路端子の形状は、接続する接続治
具の接続部の形状により異なり、テスト針等が接触する
スペースを設けたテストランド２５ｃ、クリップ等を接
続するクリップ端子２５ｄ、プローブ等を引っかけるテ
ストピン２５ｅ、複数の回路端子をまとめて接続するコ
ネクタ２５ｆ等がある。
る。回路基板２０の回路端子は、ＩＣ１０の信号線上に
設けられているとともに、接続治具の接続部と接続され
る。回路基板２０の回路端子の形状は、接続する接続治
具の接続部の形状により異なり、テスト針等が接触する
スペースを設けたテストランド２５ｃ、クリップ等を接
続するクリップ端子２５ｄ、プローブ等を引っかけるテ
ストピン２５ｅ、複数の回路端子をまとめて接続するコ
ネクタ２５ｆ等がある。
【００２３】
【発明の効果】本発明により、バウンダリスキャンテス
トの回路パターンの面積が減少した回路基板が提供され
た。
トの回路パターンの面積が減少した回路基板が提供され
た。
【図１】バウンダリスキャンテストに対応した従来の回
路基板の模式図である。
路基板の模式図である。
【図２】バウンダリスキャンテストに対応したＩＣの模
式図である。
式図である。
【図３】バウンダリスキャンテストに対応したＩＣを複
数実装した回路基板の模式図である。
数実装した回路基板の模式図である。
【図４】バウンダリスキャンテストに対応したＩＣを複
数実装した別の形態の回路基板の模式図である。
数実装した別の形態の回路基板の模式図である。
【図５】回路基板の回路端子の模式図である
１０ バウンダリスキャンテストに対応するＩＣ １１ バウンダリスキャンテストに対応するＩＣ １２ バウンダリスキャンテストに対応するＩＣ １３ バウンダリスキャンテストに対応するＩＣ ２０ 回路基板 ２５ 回路端子 ３０ 検査装置 ３５ 接続治具 Ｑ 回路パターン
Claims (4)
- 【請求項１】 バウンダリスキャンテストに対応する複
数のＩＣが実装された回路基板において、 前記バウンダリスキャンテストの信号線のうち、少なく
とも１つの信号線に応じて設けられた複数の回路端子で
あって、前記複数の回路端子間は電気的に絶縁されてい
ることを特徴とする回路基板。 - 【請求項２】 前記回路端子は、前記複数のＩＣのう
ち、少なくとも２つ以上のＩＣの前記バウンダリスキャ
ンテストの信号線すべてに応じて設けられたことを特徴
とする請求項１に記載の回路基板。 - 【請求項３】 前記回路端子は、前記複数のＩＣ全部の
前記バウンダリスキャンテストの信号線すべてに応じて
設けられたことを特徴とする請求項１に記載の回路基
板。 - 【請求項４】 バウンダリスキャンテストに対応する複
数のＩＣが実装された回路基板の検査装置において、 前記バウンダリスキャンテストの信号線のうち、少なく
とも１つの信号線に応じて配線された回路パターンを備
えた接続治具を有し、 前記接続治具を介して、前記回路基板の前記バウンダリ
スキャンテストを行うことを特徴とする回路基板の検査
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120821A JP2001305187A (ja) | 2000-04-21 | 2000-04-21 | 回路基板、および、回路基板の検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120821A JP2001305187A (ja) | 2000-04-21 | 2000-04-21 | 回路基板、および、回路基板の検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305187A true JP2001305187A (ja) | 2001-10-31 |
Family
ID=18631572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000120821A Pending JP2001305187A (ja) | 2000-04-21 | 2000-04-21 | 回路基板、および、回路基板の検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001305187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100370264C (zh) * | 2003-07-28 | 2008-02-20 | 华为技术有限公司 | 一种自动识别电路板类型的方法 |
| CN100427964C (zh) * | 2003-08-04 | 2008-10-22 | 华为技术有限公司 | 一种电路板的边界扫描测试方法 |
| WO2009147820A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社 東芝 | ディジタル処理型監視装置 |
-
2000
- 2000-04-21 JP JP2000120821A patent/JP2001305187A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100370264C (zh) * | 2003-07-28 | 2008-02-20 | 华为技术有限公司 | 一种自动识别电路板类型的方法 |
| CN100427964C (zh) * | 2003-08-04 | 2008-10-22 | 华为技术有限公司 | 一种电路板的边界扫描测试方法 |
| WO2009147820A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社 東芝 | ディジタル処理型監視装置 |
| JPWO2009147820A1 (ja) * | 2008-06-02 | 2011-10-20 | 株式会社東芝 | ディジタル処理型監視装置 |
| US8331521B2 (en) | 2008-06-02 | 2012-12-11 | Kabushiki Kaisha | Digital processing monitoring device |
| JP5455901B2 (ja) * | 2008-06-02 | 2014-03-26 | 株式会社東芝 | ディジタル処理型監視装置 |
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