KR100965463B1 - 반도체 집적 회로 및 시험 방법 - Google Patents

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Abstract

본 발명은 반도체 집적 회로 및 시험 방법에 관한 것으로서, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행하는 것을 가능하게 하는 것을 목적으로 한다.
전파 지연 시험시에 캡쳐되는 경로에 포함되는 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과, 입출력 셀의 이 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자를 구비하고, 입출력 셀은 출력단의 버퍼의 출력측에서 루프백하는 제1 경로와 출력단의 버퍼의 입력측에서 루프백하는 제2 경로를 전환할 수 있는 전환 수단을 가지며, 통상 동작시에는 제1 경로가 선택되고, 전파 지연 시험시에는 제2 경로가 선택되도록 구성한다.

Description

반도체 집적 회로 및 시험 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND TESTING METHOD}
본 발명은 반도체 집적 회로 및 시험 방법에 관한 것으로서, 특히 입출력 셀 경유 경로의 고속 시험을 행하는 반도체 집적 회로 및 시험 방법에 관한 것이다.
도 1은 종래의 반도체 집적 회로의 일례의 주요부를 도시한 도면이다. LSI 회로(1)는 도 1에 도시된 바와 같이 접속된 바운더리 스캔 체인(2), 시스템 회로(3-1∼3-4), 입출력(IO: Input Output) 셀(4) 및 IO 패드(5)를 갖는다. 바운더리 스캔 체인(2)은 바운더리 스캔 시험 기능을 실현하기 위한 레지스터(또는 바운더리 스캔 내장 레지스터)를 구성하는 플립플롭(6-1∼6-5)(FF1∼FF5)을 갖는다. 각 플립플롭(6-1∼6-5)의 클록 입력 단자에는 스캔 테스트 클록(STCLK)이 입력되고, IO 셀(4)의 제어 단자에는 플립플롭(6-5)으로부터 시스템 회로(3-4)를 통해 경로 제어 신호(PCNT)가 입력된다. IO 패드(5)와 접지 사이에는 외부 부하(도시하지 않음)가 접속된다.
전파 지연 시험(또는, 트랜지션 딜레이 시험)에서는, 고속의, 즉, 단주기의 스캔 테스트 클록(STCLK)을 입력함으로써, 플립플롭(6-1∼6-5) 사이의 데이터 경로의 전파 지연 고장을 검출한다. 스캔 테스트 클록(STCLK)의 주파수는 예컨대 약 100 MHz이다. 이러한 전파 지연 시험시에 캡쳐되는 경로에는 상기 시스템 회로(3-1∼3-3) 등과 IO 셀(4)이 포함된다.
도 2는 종래의 IO 셀 및 그 주변 구조를 도시한 도면이다. 도 2에 도시된 바와 같이, 전파 지연 시험으로 IO 셀(4)을 포함하는 경로(500)를 시험하는 경우, 경로(500)의 도중에 IO 셀(4)이 있기 때문에, LSI 회로(1)의 시험시의 외부 부하(8), 즉, 시험 장치의 부하(용량)의 영향에 의해, 흑색 화살표의 방향에서 경로 지연과 신호 반사가 나타난다. 시험 장치의 부하는 LSI 회로(1)의 통상 동작시의 외부 부하(8)에 비하여 크기 때문에, 시험시의 IO 셀(4)을 포함하는 경로(500)의 지연도 통상 동작시의 경로(500)의 지연보다 길어져서 전파 지연 시험의 동작 주파수를 낮추는 요인이 된다. 또한, 도 2에 있어서, 전파 지연 시험시에 캡쳐되는 경로(500)에는 시스템 회로(3-2, 3-3)가 포함되며, 플립플롭(6-3)은 경로(500)의 시점, 플립플롭(6-4)은 경로(500)의 종점을 구성한다.
예컨대, 고속 인터페이스의 입력 데이터를 출력부에 루프백하는 셀렉터를 구비한 반도체 집적 회로가 특허 문헌 1에서 제안되어 있다. 또한, 입력 기능을 갖는 단자의 입력 특성의 시험을, 다른 입력 단자의 상태나 내부 회로의 논리에 의존하지 않고 행하는 것이 특허 문헌 2에서 제안되어 있다.
[특허 문헌 1] 일본 특허 공개 평성 제8-62298호 공보
[특허 문헌 2] 일본 특허 공개 평성 제10-26654호 공보
종래의 반도체 집적 회로에서는, 전파 지연 시험을 외부 부하의 영향을 받지 않고서 행하는 것이 어렵다고 하는 문제가 있었다.
그래서, 본 발명은 외부 부하의 영향을 받지 않고 전파 지연 시험을 행할 수 있는 반도체 집적 회로 및 시험 방법을 제공하는 것을 목적으로 한다.
상기 과제는 전파 지연 시험시에 캡쳐되는 경로에 포함되며, 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과, 상기 입출력 셀의 상기 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자를 구비하고, 상기 입출력 셀은 상기 출력단의 버퍼의 출력측에서 루프백하는 제1 경로와, 상기 출력단의 버퍼의 입력측에서 루프백하는 제2 경로를 전환할 수 있는 전환 수단을 가지며, 통상 동작시에는 상기 제1 경로가 선택되고, 상기 전파 지연 시험시에는 상기 제2 경로가 선택되는 것을 특징으로 하는 반도체 집적 회로에 의해 달성할 수 있다.
상기 과제는 전파 지연 시험시에 캡쳐되는 경로에 포함되며, 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과, 상기 입출력 셀의 상기 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자를 구비한 반도체 집적 회로의 시험 방법으로서, 통상 동작시에는 상기 출력단의 버퍼의 출력측에서 루프백하는 제1 경로가 선택되고, 상기 전파 시험시에는 상기 출력단의 버퍼의 입력측에서 루프백하는 제2 경로가 선택되도록 상기 입출력 셀 내의 전환 수단을 제어하는 것을 특징으로 하는 시험 방법에 의해 달성할 수 있다.
본 발명에 따르면, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행하는 것이 가능한 반도체 집적 회로 및 시험 방법을 실현할 수 있다.
본 발명의 반도체 집적 회로에서는, IO 셀이 출력단의 버퍼의 출력측에서 루프백하는 제1 경로와 출력단의 버퍼의 입력측에서 루프백하는 제2 경로를 전환할 수 있는 전환 수단을 갖는다. 통상 동작시에는 출력단의 버퍼의 출력측을 루프백하는 제1 경로가 선택되고, 전파 지연 시험시에는 출력단의 버퍼의 입력측을 루프백하는 제2 경로가 선택된다.
이에 따라, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행하는 것이 가능해진다. 또한, 외부 부하의 영향이 IO 셀을 포함하는 경로의 경로 지연과 신호 반사가 되어 나타나는 것을 억제하고, 시험 장치가 접속됨에 따른 시험 장치의 부하(용량)에 기인한 시험 속도에의 영향을 억제할 수 있다.
이하에, 본 발명의 반도체 집적 회로 및 시험 방법의 각 실시예를 도 3 이후와 함께 설명한다.
[실시예 1]
도 3은 본 발명의 반도체 집적 회로의 제1 실시예의 주요부를 도시한 도면이다. 도 3 중, 도 1 및 도 2와 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. LSI 회로(11)는 반도체 장치의 단일 기판 상에 형성되어 있다. 제어 패드(또는, 제어 단자)(18)에는 전파 지연 시험을 나타내는 시험 신호(TST)가 LSI 회 로(11) 내부 또는 LSI 회로(11) 외부로부터 입력된다.
IO 셀(14)은 IO 패드(5)로의 출력 버스와 IO 패드(5)로부터의 입력 버스를 갖는다. 출력 버스에는 입력단을 구성하는 프리 버퍼(21)와, 출력단을 구성하는 파이널 버퍼(22)가 설치되어 있다. 한편, 입력 버스에는 입력단을 구성하는 프리 버퍼(23)와, 출력단을 구성하는 파이널 버퍼(24)가 설치되어 있다. 버퍼(22)는 플립플롭(FF5)(6-5)으로부터 출력되는 버스 제어 신호(BCTL)에 의해 제어된다. 버퍼(21, 22)를 접속하는 출력 버스 상의 노드와, 버퍼(23, 24)를 접속하는 입력 버스 상의 노드는 전환부(SW1)를 통해 접속되어 있다. 입력 버스 상에서 버퍼(23)와, 전환부(SW1) 및 입력 버스를 접속하는 노드는 전환부(SW2)를 통해 접속되어 있다. 전환부(SW1)의 온/오프(폐쇄/개방) 상태는 제어 패드(18)로부터 인버터(25)를 통해 공급되는 시험 신호(TST)[반전 시험 신호(/TST)]에 의해 제어된다. 전환부(SW2)의 온/오프 형태는 제어 패드(18)로부터 공급되는 시험 신호(TST)에 의해 제어된다. 전환부(SW1, SW2) 및 인버터(25)는 전환 수단을 구성한다.
LSI 회로(11)의 통상 동작시에는 시험 신호(TST)에 응답하여 전환부(SW1)는 오프 상태로, 전환부(SW2)는 온 상태로 제어된다. 한편, LSI 회로(11)의 전파 지연 시험시에는 시험 신호(TST)에 응답하여 전환부(SW1)(7)는 온 상태로, 전환부(SW2)는 오프 상태로 제어된다. 이에 따라, 전파 지연 시험시에는 IO 셀(14)을 포함하는 경로(100)를 시험하는 경우, 경로(100)의 도중에 IO 셀(14)이 있지만, LSI 회로(11)의 시험시의 외부 부하(8), 즉, 시험 장치의 부하(용량)의 영향에 의해 흑색 화살표 방향에서, 경로 지연과 신호 반사가 되어 나타나는 일이 없다. 시험 장치의 부하는 LSI 회로(11)의 통상 동작시의 외부 부하(8)에 비하여 크지만, 시험시의 IO 셀(14)을 포함하는 경로(100)의 지연은 통상 동작시의 경로(100)의 지연과 거의 동일해져서 전파 지연 시험의 동작 주파수를 낮추는 요인이 되지는 않는다. 또한, 도 3에 있어서, 전파 지연 시험시에 캡쳐되는 경로(100)에는 시스템 회로(3-2, 3-3)와 IO 셀(14)이 포함되며, 플립플롭(6-3)은 경로(100)의 시점, 플립플롭(6-4)은 경로(100)의 종점을 구성한다.
이와 같이, IO 셀(14)이 출력단의 버퍼(22)의 입력측에서 루프백하는 전환부(SW1)를 경유하는 경로와 출력측에서 루프백하는 전환부(SW2)를 경유하는 경로를 전환할 수 있는 구성으로 하여, 통상 동작시에는 출력단의 버퍼(22)의 출력측을 루프백하는 경로가 선택되고, 전파 지연 시험시에는 출력단의 버퍼(22)의 입력측을 루프백하는 경로가 선택되기 때문에, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행하는 것이 가능해진다. 또한, 외부 부하의 영향이 IO 셀(14)을 포함하는 경로(100)의 경로 지연과 신호 반사가 되어 나타나는 것을 억제하고, 시험 장치가 접속됨에 따른 시험 장치의 부하(용량)에 기인하는 시험 속도에의 영향을 억제할 수 있다.
도 4는 IO 셀(14)의 다른 구성을 도시한 도면이다. 도 4에서는, 전환부(SW1)가 트랜지스터(31)로 구성되고, 전환부(SW2)가 트랜지스터(32)로 구성되어 있다. 트랜지스터(31, 32) 및 인버터(25)는 전환 수단을 구성한다.
도 5는 IO 셀(14)의 다른 구성을 도시한 도면이다. 도 5에서는, 전환부(SW1) SW2) 및 인버터(25)의 기능이 셀렉터(41)에 의해 실현된다. 셀렉터(41)의 입력 단자에는 버퍼(21)의 출력과, 버퍼(23)의 출력이 입력된다. 셀렉터(41)의 셀렉트 단자에는 제어 패드(18)로부터 공급되는 시험 신호(TST)가 입력된다. LSI 회로(11)의 통상 동작시에는 시험 신호(TST)에 응답하여 셀렉터(41)는 버퍼(21)의 출력을 선택 출력하도록 제어된다. 한편, LSI 회로(11)의 전파 지연 시험시에는 시험 신호(TST)에 응답하여 셀렉터(41)는 버퍼(23)의 출력을 선택 출력하도록 제어된다. 셀렉터(41)는 전환 수단을 구성한다.
도 6은 IO 셀(14)의 다른 구성을 도시한 도면이다. 도 6에서는, 전환부(SW1, SW2) 및 인버터(25)의 기능이 트랜지스터(51) 및 OR 회로(52)에 의해 실현된다. 또한, 버퍼(23)가 생략된다. 트랜지스터(51)는 버퍼(23)의 출력과 버퍼(24)의 입력 사이에 설치되고, 시험 신호(TST)에 의해 온/오프 상태가 제어된다. OR 회로의 한쪽 입력 단자에는 버퍼(22)의 출력이 입력되고, 다른 쪽 입력 단자에는 시험 신호(TST)가 입력된다. LSI 회로(11)의 통상 동작시에는 시험 신호(TST)에 응답하여 트랜지스터(51)가 오프 상태로 제어되고, OR 회로(52)로부터는 버퍼(22)의 출력이 출력된다. 한편, LSI 회로(11)의 전파 지연 시험시에는 시험 신호(TST)에 응답하여 트랜지스터(51)가 온 상태로 제어되고, OR 회로(52)로부터는 버퍼(22)의 출력이 출력되지 않는다. 트랜지스터(51) 및 OR 회로(52)는 전환 수단을 구성한다.
이상의 설명으로부터, 실시예 1의 반도체 집적 회로 및 시험 방법에 따르면, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행할 수 있다.
[실시예 2]
도 7은 본 발명의 반도체 집적 회로의 제2 실시예의 주요부를 도시한 도면이다. 도 7 중, 도 3과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 도 7에 있어서, IO 셀(14A)은 LSI 회로(11A)에 설치된 전파 지연 시험 전용의 제어 패드(또는, 시험 단자)(18)로부터 입력된 시험 신호(TST)를 입력하는 구성을 갖는다.
이상의 설명으로부터, 실시예 2의 반도체 집적 회로 및 시험 방법에 따르면, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행할 수 있다.
[실시예 3]
도 8은 본 발명의 반도체 집적 회로의 제3 실시예의 주요부를 도시한 도면이다. 도 8 중, 도 3과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 도 8에 있어서, IO 셀(14B)은 LSI 회로(11B) 내에서 생성된 시험 신호(TST)를 입력하는 구성을 갖는다. 시험 신호(TST)는 LSI 회로(11) 내에 설치된 JTAGTAPC(61)에 의해 생성된다. JTAGTAPC(61)는 IEEE std 1149. 1 Standard Test Access Port and Boundary-Scan Architecture인 규격에 적합한 TAPC(Test Access Port Controller)로서, 바운더리 스캔 시험 기능을 실현하기 위한 레지스터, 즉, 플립플롭(6-1∼6-5)에 의해 구성되는 바운더리 스캔 내장 레지스터를 제어한다. JTAGTAPC(61)는 LSI 회로(11)의 패드(또는, 단자)(19-1∼19-4)로부터 입력되는 신호(TCK, TRST, TDI, TMS)에 기초하여 시험 신호(TST)를 생성한다. JTAGTAPC(61)에는 상기 레지스터로의 데이터 설정이나 JTAGTAPC(61)의 제어를 위해 TCK, TMS, TDI, TDO, TRST인 5개의 신호가 준비되어 있고, 상기 신호(TCK, TRST, TDI, TMS)는 그 중의 4개의 입 력 신호로서, 상기 시험 신호(TST)는 그 중의 출력 신호(TDO)에 해당한다. 신호(TCK)는 시스템 회로(또는, 디바이스) 사이를 접속하는 직렬 데이터 버스의 시스템 클록(Test Clock Input)으로서, LSI 회로(11B)의 시험 동작 및 통상 동작은 이 시스템 클록에 동기하여 행해진다. 신호(TMS)는 시험 논리를 제어하는 입력 신호(Test Mode Select input)이다. 신호(TDI)는 시험 논리에 대하여 명령이나 데이터의 직렬 입력 신호(Test Data Input)이다. 신호(TDO)는 시험 논리로부터의 데이터의 직렬 출력 신호(Test Data 0utput)이다. 신호(TRST)는 JTAGTAPC(61)의 비동기 리셋을 행하는 입력 신호로서, 옵션이다.
이상의 설명으로부터, 실시예 3의 반도체 집적 회로 및 시험 방법에 따르면, 외부 부하의 영향을 받지 않고서 전파 지연 시험을 행할 수 있다.
이상, 본 발명을 실시예에 의해 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능한 것은 물론이다.
또한, 본 발명은 이하에 부기하는 발명도 포함하는 것이다.
(부기 1)
전파 지연 시험시에 캡쳐되는 경로에 포함되며, 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과,
상기 입출력 셀의 상기 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자를 구비하고,
상기 입출력 셀은 상기 출력단의 버퍼의 출력측에서 루프백하는 제1 경로와, 상기 출력단의 버퍼의 입력측에서 루프백하는 제2 경로를 전환할 수 있는 전환 수단을 가지며,
통상 동작시에는 상기 제1 경로가 선택되고, 상기 전파 지연 시험시에는 상기 제2 경로가 선택되는 것을 특징으로 하는 반도체 집적 회로.
(부기 2)
상기 전환 수단은 상기 반도체 집적 회로 내부 또는 외부로부터 입력되는 시험 신호에 응답하여 상기 제1 및 제2 경로를 전환하는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 3)
복수의 플립플롭으로 구성된 바운더리 스캔 체인을 구비하고,
상기 전파 지연 시험시에 캡쳐되는 경로의 시점 및 종점은 상기 바운더리 스캔 체인 중의 임의의 다른 2개의 플립플롭으로 구성되는 것을 특징으로 하는 부기 1에 기재한 반도체 집적 회로.
(부기 4)
복수의 플립플롭으로 구성된 바운더리 스캔 체인을 구비하고,
상기 전파 지연 시험시에 캡쳐되는 경로의 시점 및 종점은 상기 바운더리 스캔 체인 중의 임의의 다른 2개의 플립플롭으로 구성되는 것을 특징으로 하는 부기 2에 기재한 반도체 집적 회로.
(부기 5)
상기 입출력 셀은,
상기 출력 버스 상에 설치된 입력단의 버퍼 및 상기 출력단의 버퍼와,
상기 입력 버스 상에 설치된 입력단의 버퍼 및 출력단의 버퍼를 가지며,
상기 제1 경로는 상기 출력 버스 상의 상기 입력단의 버퍼와 상기 출력단의 버퍼 및 상기 입력 버스 상의 상기 입력단의 버퍼와 상기 출력단의 버퍼를 포함하고,
상기 제2 경로는 상기 출력 버스 상의 상기 입력단의 버퍼 및 상기 입력 버스 상의 상기 출력단의 버퍼만을 포함하는 것을 특징으로 하는 부기 3에 기재한 반도체 집적 회로.
(부기 6)
상기 입출력 셀은,
상기 출력 버스 상에 설치된 입력단의 버퍼 및 상기 출력단의 버퍼와,
상기 입력 버스 상에 설치된 출력단의 버퍼를 가지며,
상기 제1 경로는 상기 출력 버스 상의 상기 입력단의 버퍼와 상기 출력단의 버퍼 및 상기 입력 버스 상의 상기 출력단의 버퍼를 포함하고,
상기 제2 경로는 상기 출력 버스 상의 상기 입력단의 버퍼 및 상기 입력 버스 상의 상기 출력단의 버퍼만을 포함하는 것을 특징으로 하는 부기 3에 기재한 반도체 집적 회로.
(부기 7)
상기 출력 버스 상의 상기 출력단의 버퍼는 상기 바운더리 스캔 체인 중의 임의의 하나의 플립플롭의 출력으로 제어되는 것을 특징으로 하는 부기 5에 기재한 반도체 집적 회로.
(부기 8)
상기 출력 버스 상의 상기 출력단의 버퍼는 상기 바운더리 스캔 체인 중의 임의의 하나의 플립플롭의 출력으로 제어되는 것을 특징으로 하는 부기 6에 기재한 반도체 집적 회로.
(부기 9)
상기 시험 신호를 생성하는 IEEE std 1149. 1 Standard Test Access Port and Boundary-Scan Architecture인 규격에 적합한 TAPC(Test Access Port Controller)를 더 구비한 것을 특징으로 하는 부기 2에 기재한 반도체 집적 회로.
(부기 10)
전파 지연 시험시에 캡쳐되는 경로에 포함되며, 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과, 상기 입출력 셀의 상기 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자를 구비한 반도체 집적 회로의 시험 방법으로서,
통상 동작시에는 상기 출력단의 버퍼의 출력측에서 루프백하는 제1 경로가 선택되고, 상기 전파 시험시에는 상기 출력단의 버퍼의 입력측에서 루프백하는 제2 경로가 선택되도록 상기 입출력 셀 내의 전환 수단을 제어하는 것을 특징으로 하는 시험 방법.
(부기 11)
상기 반도체 집적 회로 내부 또는 외부로부터 시험 신호를 상기 전환 수단에 입력하여 상기 전파 지연 시험시에는 상기 제2 경로를 선택하게 하는 것을 특징으로 하는 부기 10에 기재한 시험 방법.
(부기 12)
상기 반도체 집적 회로는 복수의 플립플롭으로 구성된 바운더리 스캔 체인을 구비하고,
상기 전파 지연 시험시에 캡쳐되는 경로의 시점 및 종점을 상기 바운더리 스캔 체인 중의 임의의 다른 2개의 플립플롭으로 구성하는 것을 특징으로 하는 부기 10에 기재한 시험 방법.
(부기 13)
상기 반도체 집적 회로는 복수의 플립플롭으로 구성된 바운더리 스캔 체인을 구비하고,
상기 전파 지연 시험시에 캡쳐되는 경로의 시점 및 종점을 상기 바운더리 스캔 체인 중의 임의의 다른 2개의 플립플롭으로 구성하는 것을 특징으로 하는 부기11에 기재한 시험 방법.
(부기 14)
상기 시험 신호는 상기 반도체 집적 회로 내에 설치된 IEEE std 1149. 1 Standard Test Access Port and Boundary-Scan Architecture인 규격에 적합한 TAPC(Test Access Port Controller)에 의해 생성하는 것을 특징으로 하는 부기 11에 기재한 시험 방법.
도 1은 종래의 반도체 집적 회로의 일례의 주요부를 도시한 도면.
도 2는 종래의 IO 셀 및 그 주변 구조를 도시한 도면.
도 3은 본 발명의 반도체 집적 회로의 제1 실시예의 주요부를 도시한 도면.
도 4는 IO 셀의 다른 구성을 도시한 도면.
도 5는 IO 셀의 다른 구성을 도시한 도면.
도 6은 IO 셀의 다른 구성을 도시한 도면.
도 7은 본 발명의 반도체 집적 회로의 제2 실시예의 주요부를 도시한 도면.
도 8은 본 발명의 반도체 집적 회로의 제3 실시예의 주요부를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 바운더리 스캔 체인 3-1∼3-4 : 시스템 회로
5 : IO 패드 8 : 외부 부하
6-1∼6-5 : 플립플롭 11 : LSI 회로
14 : IO 셀 18 : 제어 패드
SW1, SW2 : 전환부

Claims (10)

  1. 전파 지연 시험시에 캡쳐되는 경로에 포함되며, 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과,
    상기 입출력 셀의 상기 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자와,
    상기 입출력 셀의 상기 입력 버스에 상기 출력단의 버퍼의 출력측을 접속 또는 절단하는 제1 스위치, 및 상기 출력단의 버퍼의 입력측에 있어서 상기 출력 버스와 상기 입력 버스를 접속 또는 절단하는 제2 스위치와,
    상기 제1 스위치를 접속 상태로 하는 것, 및 상기 제2 스위치를 절단 상태로 함으로써 형성되는, 상기 출력단의 버퍼의 출력측에서 루프백하는 제1 경로와, 상기 제1 스위치를 절단 상태로 하는 것, 및 상기 제2 스위치를 접속 상태로 함으로써 형성되는, 상기 출력단의 버퍼의 입력측에서 루프백하는 제2 경로를 전환할 수 있는 전환 수단
    을 가지며,
    통상 동작시에는 상기 제1 경로가 선택되고, 상기 전파 지연 시험시에는 상기 제2 경로가 선택되는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 전환 수단은 상기 반도체 집적 회로 내부 또는 외부로부터 입력되는 시험 신호에 응답하여 상기 제1 및 제2 경로를 전환하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 복수의 플립플롭으로 구성된 바운더리 스캔 체인을 구비하고,
    상기 전파 지연 시험시에 캡쳐되는 경로의 시점 및 종점은 상기 바운더리 스캔 체인 중의 임의의 다른 2개의 플립플롭으로 구성되는 것을 특징으로 하는 반도 체 집적 회로.
  4. 제3항에 있어서, 상기 입출력 셀은,
    상기 출력 버스 상에 설치된 입력단의 버퍼 및 상기 출력단의 버퍼와,
    상기 입력 버스 상에 설치된 입력단의 버퍼 및 출력단의 버퍼를 가지며,
    상기 제1 경로는 상기 출력 버스 상의 상기 입력단의 버퍼와 상기 출력단의 버퍼 및 상기 입력 버스 상의 상기 입력단의 버퍼와 상기 출력단의 버퍼를 포함하고,
    상기 제2 경로는 상기 출력 버스 상의 상기 입력단의 버퍼 및 상기 입력 버스 상의 상기 출력단의 버퍼만을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제3항에 있어서, 상기 입출력 셀은,
    상기 출력 버스 상에 설치된 입력단의 버퍼 및 상기 출력단의 버퍼와,
    상기 입력 버스 상에 설치된 출력단의 버퍼를 가지며,
    상기 제1 경로는 상기 출력 버스 상의 상기 입력단의 버퍼와 상기 출력단의 버퍼 및 상기 입력 버스 상의 상기 출력단의 버퍼를 포함하고,
    상기 제2 경로는 상기 출력 버스 상의 상기 입력단의 버퍼 및 상기 입력 버스 상의 상기 출력단의 버퍼만을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제4항에 있어서, 상기 출력 버스 상의 상기 출력단의 버퍼는 상기 바운더리 스캔 체인 중의 임의의 하나의 플립플롭의 출력으로 제어되는 것을 특징으로 하는 반도체 집적 회로.
  7. 전파 지연 시험시에 캡쳐되는 경로에 포함되며, 출력 버스 상의 출력단의 버퍼를 갖는 입출력 셀과, 상기 입출력 셀의 상기 출력 버스 및 입력 버스에 접속된 외부 부하 또는 시험 장치를 접속할 수 있는 단자와, 상기 입출력 셀의 상기 입력 버스에, 상기 출력단의 버퍼의 출력측을 접속 또는 절단하는 제1 스위치, 및 상기 출력단의 버퍼의 입력측에 있어서 상기 출력 버스와 상기 입력 버스를 접속 또는 절단하는 제2 스위치를 구비한 반도체 집적 회로의 시험 방법으로서,
    통상 동작시에는 상기 제1 스위치를 접속 상태로 하는 것, 및 상기 제2 스위치를 절단 상태로 함으로써 형성되는, 상기 출력단의 버퍼의 출력측에서 루프백하는 제1 경로를 선택하고, 상기 전파 시험시에는, 상기 제1 스위치를 절단 상태로 하는 것, 및 상기 제2 스위치를 접속 상태로 함으로써 형성되는, 상기 출력단의 버퍼의 입력측에서 루프백하는 제2 경로를 선택하는 것을 특징으로 하는 반도체 집적 회로의 시험 방법.
  8. 제7항에 있어서, 상기 반도체 집적 회로 내부 또는 외부로부터 시험 신호를 입력하고, 상기 시험 신호의 논리에 따라서, 상기 전파 지연 시험시에 상기 제2 경로를 선택하는 것을 특징으로 하는 시험 방법.
  9. 제7항에 있어서, 상기 반도체 집적 회로는 복수의 플립플롭으로 구성된 바운더리 스캔 체인을 구비하고,
    상기 전파 지연 시험시에 캡쳐되는 경로의 시점 및 종점을 상기 바운더리 스캔 체인 중의 임의의 다른 2개의 플립플롭으로 구성하는 것을 특징으로 하는 시험 방법.
  10. 제2항에 있어서, 상기 시험 신호를 생성하는 IEEE std 1149. 1 Standard Test Access Port and Boundary-Scan Architecture인 규격에 적합한 TAPC(Test Access Port Controller)를 더 구비한 것을 특징으로 하는 반도체 집적 회로.
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