JPH1183952A - 電子回路の試験方法及び試験装置 - Google Patents
電子回路の試験方法及び試験装置Info
- Publication number
- JPH1183952A JPH1183952A JP9249110A JP24911097A JPH1183952A JP H1183952 A JPH1183952 A JP H1183952A JP 9249110 A JP9249110 A JP 9249110A JP 24911097 A JP24911097 A JP 24911097A JP H1183952 A JPH1183952 A JP H1183952A
- Authority
- JP
- Japan
- Prior art keywords
- output
- test
- level
- terminals
- boundary scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】多数の入出力端子を有する電子回路について、
従来に比べて低コスト且つ短時間で実施可能な電子回路
の試験方法を提供すること。 【解決手段】電子回路チップ１０のＩ／Ｏピン１１ｄ〜
１１ｏの良否のテストを行う場合には、これらのＩ／Ｏ
ピン１１ｄ〜１１ｏの全てからＬＯＷ信号が出力される
ように各ＢＳマクロ１２の各ＢＳ-ＦＦ３５〜３７にテ
ストデータをセットする。続いて、この際における電源
電流ＩＤＤ１を検出する。続いて、前記Ｉ／Ｏピン１１
ｄ〜１１ｏのうち、試験の対象ピンとなる何れか一つの
Ｉ／Ｏピン１１からＨＩＧＨ信号が出力され残りのＩ／
Ｏピン１１からＬＯＷ信号が出力されるように各ＢＳマ
クロ１２の各ＢＳ-ＦＦ３５〜３７にテストデータをセ
ットする。続いて、この際における電源電流ＩＤＤ２を
検出する。続いて、電源電流ＩＤＤ２から電源電流ＩＤ
Ｄ１を減算し、この減算結果が所定の閾値を上回る場合
には、前記対象ピンがＧＮＤとの間でショートしている
と判定する。
従来に比べて低コスト且つ短時間で実施可能な電子回路
の試験方法を提供すること。 【解決手段】電子回路チップ１０のＩ／Ｏピン１１ｄ〜
１１ｏの良否のテストを行う場合には、これらのＩ／Ｏ
ピン１１ｄ〜１１ｏの全てからＬＯＷ信号が出力される
ように各ＢＳマクロ１２の各ＢＳ-ＦＦ３５〜３７にテ
ストデータをセットする。続いて、この際における電源
電流ＩＤＤ１を検出する。続いて、前記Ｉ／Ｏピン１１
ｄ〜１１ｏのうち、試験の対象ピンとなる何れか一つの
Ｉ／Ｏピン１１からＨＩＧＨ信号が出力され残りのＩ／
Ｏピン１１からＬＯＷ信号が出力されるように各ＢＳマ
クロ１２の各ＢＳ-ＦＦ３５〜３７にテストデータをセ
ットする。続いて、この際における電源電流ＩＤＤ２を
検出する。続いて、電源電流ＩＤＤ２から電源電流ＩＤ
Ｄ１を減算し、この減算結果が所定の閾値を上回る場合
には、前記対象ピンがＧＮＤとの間でショートしている
と判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路の試験方
法及び試験装置に関し、特に、例えばエリアバンプ方式
を採用した多数の入出力ピンを有する電子回路等に適し
た試験方法及び試験装置に関する。
法及び試験装置に関し、特に、例えばエリアバンプ方式
を採用した多数の入出力ピンを有する電子回路等に適し
た試験方法及び試験装置に関する。
【０００２】
【従来の技術】従来、ＩＣ,ＬＳＩ,或いはＵＬＳＩ等の
入出力回路(入出力端子：Ｉ／Ｏピン)の特性試験は、試
験対象たるＩ／Ｏピンをテスタに電気的に接続し、その
電圧−電流特性等を確認することで行われていた。
入出力回路(入出力端子：Ｉ／Ｏピン)の特性試験は、試
験対象たるＩ／Ｏピンをテスタに電気的に接続し、その
電圧−電流特性等を確認することで行われていた。
【０００３】
【発明が解決しようとする課題】しかし、近年における
ＩＣ,ＬＳＩ等の集積化の高密度化に伴い、これらのＩ
／Ｏピンの数は増加の傾向にあり、その数は多いもので
数千本に至っている。このような膨大な数のＩ／Ｏピン
の特性試験を行う場合，特に、多数のＩ／Ｏピンがチッ
プの底面に設けられたエリアバンプ方式の電子回路チッ
プにおけるＩ／Ｏピンの特性試験を行う場合には、以下
の問題が発生し、実質的に試験不可能となる場合があっ
た。
ＩＣ,ＬＳＩ等の集積化の高密度化に伴い、これらのＩ
／Ｏピンの数は増加の傾向にあり、その数は多いもので
数千本に至っている。このような膨大な数のＩ／Ｏピン
の特性試験を行う場合，特に、多数のＩ／Ｏピンがチッ
プの底面に設けられたエリアバンプ方式の電子回路チッ
プにおけるＩ／Ｏピンの特性試験を行う場合には、以下
の問題が発生し、実質的に試験不可能となる場合があっ
た。
【０００４】即ち、従来において、電子回路チップのＩ
／Ｏピンについて試験を行うには、試験治具(テスタ)を
電子回路チップに設けられた全てのＩ／Ｏピンと電気的
に接続する必要があった。このため、テスタの構成が複
雑となり、試験のコストが上昇するという問題があっ
た。
／Ｏピンについて試験を行うには、試験治具(テスタ)を
電子回路チップに設けられた全てのＩ／Ｏピンと電気的
に接続する必要があった。このため、テスタの構成が複
雑となり、試験のコストが上昇するという問題があっ
た。
【０００５】また、テスタと電子回路チップの全てのＩ
／Ｏピンとを同時に接続できない場合が多いので、テス
タと各Ｉ／Ｏピンとの接続／切り離し作業を順次行わな
ければならなかった。この作業は面倒であり、特に、電
子回路チップがエリアバンプ方式を採用したものである
場合には、著しく困難な作業であった。このため、試験
時間が長大となり、試験のコストが上昇するという問題
があった。
／Ｏピンとを同時に接続できない場合が多いので、テス
タと各Ｉ／Ｏピンとの接続／切り離し作業を順次行わな
ければならなかった。この作業は面倒であり、特に、電
子回路チップがエリアバンプ方式を採用したものである
場合には、著しく困難な作業であった。このため、試験
時間が長大となり、試験のコストが上昇するという問題
があった。
【０００６】さらに、エリアバンプ方式を採用した電子
回路チップは、回路基盤に設けられた複数のバンプ部
(回路基盤上にＩ／Ｏピンに対応づけて形成された半球
状のハンダ)とチップの各Ｉ／Ｏピンとを夫々接続する
ことで回路基盤に実装されるが、各バンプ部はハンダで
形成されているので軟弱であり、プロービングが難し
い。従って、各Ｉ／Ｏピンの夫々を対応するバンプ部に
適正に接続するには時間を要し、試験時間の長大化を招
いていた。また、Ｉ／Ｏピンとバンプ部との接続作業に
よって、バンプ部が回路基盤からはがれることで回路基
盤を傷つけたり、チップのＩ／Ｏピンに物理的なダメー
ジを与えたりする可能性があるという問題があった。
回路チップは、回路基盤に設けられた複数のバンプ部
(回路基盤上にＩ／Ｏピンに対応づけて形成された半球
状のハンダ)とチップの各Ｉ／Ｏピンとを夫々接続する
ことで回路基盤に実装されるが、各バンプ部はハンダで
形成されているので軟弱であり、プロービングが難し
い。従って、各Ｉ／Ｏピンの夫々を対応するバンプ部に
適正に接続するには時間を要し、試験時間の長大化を招
いていた。また、Ｉ／Ｏピンとバンプ部との接続作業に
よって、バンプ部が回路基盤からはがれることで回路基
盤を傷つけたり、チップのＩ／Ｏピンに物理的なダメー
ジを与えたりする可能性があるという問題があった。
【０００７】本発明は上記問題に鑑みなされたものであ
り、多数の入出力端子を有する電子回路のテストを、従
来に比べて低コスト且つ短時間で容易に実施できる電子
回路の試験方法及び試験装置を提供することを課題とす
る。
り、多数の入出力端子を有する電子回路のテストを、従
来に比べて低コスト且つ短時間で容易に実施できる電子
回路の試験方法及び試験装置を提供することを課題とす
る。
【０００８】
【課題を解決するための手段】本発明は、上述した課題
を解決するために以下の構成を採用する。すなわち、請
求項１の発明は、内部論理回路，この内部論理回路の複
数の端子，及び前記内部論理回路と前記複数の端子との
間に介在するバウンダリスキャン回路を備えた電子回路
の試験方法である。この試験方法は、前記複数の端子の
うち、出力端子となる端子の全てから同一レベルの信号
が出力されるように前記バウンダリスキャン回路にテス
トデータをセットする第１のステップと、前記出力端子
の出力が前記第１のステップで設定された状態にあると
きにおいて、前記電子回路の電源電流を検出する第２の
ステップと、前記出力端子のいずれか一つの端子が、残
りの出力端子と異なるレベルの信号を出力するように前
記バウンダリスキャン回路にテストデータをセットする
第３のステップと、前記出力端子の出力が前記第３のス
テップで設定された状態にあるときにおいて、前記電子
回路の電源電流を検出する第４のステップと、前記第２
のステップで検出された電源電流と前記第４のステップ
で検出された電源電流との差に基づいて、前記一つの異
常の以上の有無を判定する第５のステップとを有するこ
とを特徴とする。
を解決するために以下の構成を採用する。すなわち、請
求項１の発明は、内部論理回路，この内部論理回路の複
数の端子，及び前記内部論理回路と前記複数の端子との
間に介在するバウンダリスキャン回路を備えた電子回路
の試験方法である。この試験方法は、前記複数の端子の
うち、出力端子となる端子の全てから同一レベルの信号
が出力されるように前記バウンダリスキャン回路にテス
トデータをセットする第１のステップと、前記出力端子
の出力が前記第１のステップで設定された状態にあると
きにおいて、前記電子回路の電源電流を検出する第２の
ステップと、前記出力端子のいずれか一つの端子が、残
りの出力端子と異なるレベルの信号を出力するように前
記バウンダリスキャン回路にテストデータをセットする
第３のステップと、前記出力端子の出力が前記第３のス
テップで設定された状態にあるときにおいて、前記電子
回路の電源電流を検出する第４のステップと、前記第２
のステップで検出された電源電流と前記第４のステップ
で検出された電源電流との差に基づいて、前記一つの異
常の以上の有無を判定する第５のステップとを有するこ
とを特徴とする。
【０００９】請求項２の発明は、請求項１の試験方法
が、第１のステップにおいて、前記出力端子となる端子
の全てからローレベルの信号が出力されるように前記バ
ウンダリスキャン回路にテストデータをセットし、前記
第３のステップにおいて、前記出力端子のいずれか一つ
の端子がハイレベルの信号を出力し、残りの出力端子が
ローレベルの信号を出力するように前記バウンダリスキ
ャン回路にテストデータをセットし、前記第５のステッ
プにおいて、前記第２のステップで検出された電源電流
と前記第４のステップで検出された電源電流との差が閾
値を下回る場合に、前記一つの端子が異常と判定するこ
とで、特定したものである。
が、第１のステップにおいて、前記出力端子となる端子
の全てからローレベルの信号が出力されるように前記バ
ウンダリスキャン回路にテストデータをセットし、前記
第３のステップにおいて、前記出力端子のいずれか一つ
の端子がハイレベルの信号を出力し、残りの出力端子が
ローレベルの信号を出力するように前記バウンダリスキ
ャン回路にテストデータをセットし、前記第５のステッ
プにおいて、前記第２のステップで検出された電源電流
と前記第４のステップで検出された電源電流との差が閾
値を下回る場合に、前記一つの端子が異常と判定するこ
とで、特定したものである。
【００１０】請求項３の発明は、請求項１の試験方法
が、第１のステップにおいて、前記出力端子となる端子
の全てからハイレベルの信号が出力されるように前記バ
ウンダリスキャン回路にテストデータをセットし、前記
第３のステップにおいて、前記出力端子のいずれか一つ
の端子がローレベルの信号を出力し、残りの出力端子が
ハイレベルの信号を出力するように前記バウンダリスキ
ャン回路にテストデータをセットし、前記第５のステッ
プにおいて、前記第２のステップで検出された電源電流
と前記第４のステップで検出された電源電流との差が閾
値を上回る場合に、前記一つの端子が異常と判定するこ
とで、特定したものである。
が、第１のステップにおいて、前記出力端子となる端子
の全てからハイレベルの信号が出力されるように前記バ
ウンダリスキャン回路にテストデータをセットし、前記
第３のステップにおいて、前記出力端子のいずれか一つ
の端子がローレベルの信号を出力し、残りの出力端子が
ハイレベルの信号を出力するように前記バウンダリスキ
ャン回路にテストデータをセットし、前記第５のステッ
プにおいて、前記第２のステップで検出された電源電流
と前記第４のステップで検出された電源電流との差が閾
値を上回る場合に、前記一つの端子が異常と判定するこ
とで、特定したものである。
【００１１】請求項４の発明は、内部論理回路，該内部
論理回路の複数の端子，及び該内部論理回路と該複数の
端子との間に介在するバウンダリスキャン回路を備えた
電子回路の試験方法である。この試験方法は、前記複数
の端子のうち、被試験端子に対して所定レベルの信号が
出力されるように前記バウンダリスキャン回路にテスト
データを設定する第１のステップと、前記被試験端子に
対する出力をハイインピーダンス状態にする第２のステ
ップと、前記第２のステップにおいてハイインピーダン
ス状態となってから前記被試験端子に対する出力のレベ
ルが前記所定レベルを維持する時間に基づいて、前記被
試験端子の異常の有無を判定する第３のステップとを有
することを特徴とする。
論理回路の複数の端子，及び該内部論理回路と該複数の
端子との間に介在するバウンダリスキャン回路を備えた
電子回路の試験方法である。この試験方法は、前記複数
の端子のうち、被試験端子に対して所定レベルの信号が
出力されるように前記バウンダリスキャン回路にテスト
データを設定する第１のステップと、前記被試験端子に
対する出力をハイインピーダンス状態にする第２のステ
ップと、前記第２のステップにおいてハイインピーダン
ス状態となってから前記被試験端子に対する出力のレベ
ルが前記所定レベルを維持する時間に基づいて、前記被
試験端子の異常の有無を判定する第３のステップとを有
することを特徴とする。
【００１２】請求項５の発明は、請求項４のバウンダリ
スキャン回路が、前記端子に接続されるバッファと、該
バッファに供給されるテストデータを保持するテストデ
ータ保持手段とを有し、前記第１のステップにおいて、
前記バッファから前記所定レベルの信号が出力されるよ
うに前記テストデータ保持手段にテストデータをセット
し、前記第２のステップにおいて、前記バッファをハイ
インピーダンス状態に設定し、前記第３のステップにお
いて、前記バッファの出力が前記所定レベルを維持する
時間に基づいて、前記被試験端子の異常の有無を判定す
ることで、特定したものである。
スキャン回路が、前記端子に接続されるバッファと、該
バッファに供給されるテストデータを保持するテストデ
ータ保持手段とを有し、前記第１のステップにおいて、
前記バッファから前記所定レベルの信号が出力されるよ
うに前記テストデータ保持手段にテストデータをセット
し、前記第２のステップにおいて、前記バッファをハイ
インピーダンス状態に設定し、前記第３のステップにお
いて、前記バッファの出力が前記所定レベルを維持する
時間に基づいて、前記被試験端子の異常の有無を判定す
ることで、特定したものである。
【００１３】請求項６の発明は、請求項５のバウンダリ
スキャン回路が、前記バッファの出力に応じたレベルの
データが格納されるバッファ出力保持手段を有し、前記
第３のステップにおいて、前記バッファ出力保持手段に
格納されたデータが前記所定レベルに応じたレベルを維
持する時間に基づいて、前記被試験端子の異常の有無を
判定することで、特定したものである。
スキャン回路が、前記バッファの出力に応じたレベルの
データが格納されるバッファ出力保持手段を有し、前記
第３のステップにおいて、前記バッファ出力保持手段に
格納されたデータが前記所定レベルに応じたレベルを維
持する時間に基づいて、前記被試験端子の異常の有無を
判定することで、特定したものである。
【００１４】請求項７の発明は、請求項６の第３のステ
ップが、前記バッファがハイインピーダンス状態になっ
てから所定時間後の前記バッファ出力保持手段に格納さ
れたデータのレベルを検出し、該レベルに基づいて前記
被試験端子の異常の有無を判定することで、特定したも
のである。
ップが、前記バッファがハイインピーダンス状態になっ
てから所定時間後の前記バッファ出力保持手段に格納さ
れたデータのレベルを検出し、該レベルに基づいて前記
被試験端子の異常の有無を判定することで、特定したも
のである。
【００１５】請求項８の発明は、請求項４乃至７の試験
方法が、第１のステップにおいて、前記所定レベルとし
てローレベルを定義することで、特定したものである。
請求項９の発明は、請求項４乃至７の試験方法が、第１
のステップにおいて、前記所定レベルとしてハイレベル
を定義することで、特定したものである。
方法が、第１のステップにおいて、前記所定レベルとし
てローレベルを定義することで、特定したものである。
請求項９の発明は、請求項４乃至７の試験方法が、第１
のステップにおいて、前記所定レベルとしてハイレベル
を定義することで、特定したものである。
【００１６】請求項１０の発明は、内部論理回路，該内
部論理回路の複数の端子，及び該内部論理回路と該複数
の端子との間に介在するバウンダリスキャン回路を備え
た電子回路の試験装置である。この試験装置は、前記複
数の端子のうち、出力端子となる端子の全てから同一レ
ベルの信号が出力されるように前記バウンダリスキャン
回路にテストデータをセットすることにより第１の状態
を設定するとともに、前記出力端子のいずれか一つを除
く端子が前記レベルの信号を出力し、該一つの端子が該
レベルと異なるレベルの信号を出力するように前記バウ
ンダリスキャン回路にテストデータをセットすることに
より第２の状態を設定する制御手段と、前記第１の状態
にあるときにおける前記電子回路の電源電流と、前記第
２の状態にあるときにおける電源電流を検出する電流検
出手段と、前記検出手段によって検出された前記第１の
状態における電源電流と前記第２の状態における電源電
流との差に基づき、前記一つの端子の異常の有無を判定
する判定手段とを有することを特徴とする。
部論理回路の複数の端子，及び該内部論理回路と該複数
の端子との間に介在するバウンダリスキャン回路を備え
た電子回路の試験装置である。この試験装置は、前記複
数の端子のうち、出力端子となる端子の全てから同一レ
ベルの信号が出力されるように前記バウンダリスキャン
回路にテストデータをセットすることにより第１の状態
を設定するとともに、前記出力端子のいずれか一つを除
く端子が前記レベルの信号を出力し、該一つの端子が該
レベルと異なるレベルの信号を出力するように前記バウ
ンダリスキャン回路にテストデータをセットすることに
より第２の状態を設定する制御手段と、前記第１の状態
にあるときにおける前記電子回路の電源電流と、前記第
２の状態にあるときにおける電源電流を検出する電流検
出手段と、前記検出手段によって検出された前記第１の
状態における電源電流と前記第２の状態における電源電
流との差に基づき、前記一つの端子の異常の有無を判定
する判定手段とを有することを特徴とする。
【００１７】請求項１１の発明は、請求項１０の制御手
段が、前記出力端子となる端子の全てからローレベルの
信号が出力されるように前記バウンダリスキャン回路に
テストデータをセットして前記第１の状態を設定すると
ともに、前記出力端子のいずれか一つの端子からハイレ
ベルの信号が出力され、残りの出力端子からローレベル
の信号が出力されるように前記バウンダリスキャン回路
にテストデータをセットすることにより前記第２の状態
を設定し、前記判定手段が、前記電源電流の差が閾値を
下回る場合に、前記一つの端子が異常と判定すること
で、特定したものである。
段が、前記出力端子となる端子の全てからローレベルの
信号が出力されるように前記バウンダリスキャン回路に
テストデータをセットして前記第１の状態を設定すると
ともに、前記出力端子のいずれか一つの端子からハイレ
ベルの信号が出力され、残りの出力端子からローレベル
の信号が出力されるように前記バウンダリスキャン回路
にテストデータをセットすることにより前記第２の状態
を設定し、前記判定手段が、前記電源電流の差が閾値を
下回る場合に、前記一つの端子が異常と判定すること
で、特定したものである。
【００１８】請求項１２の発明は、請求項１０の制御手
段が、前記出力端子となる端子の全てからハイレベルの
信号が出力されるように前記バウンダリスキャン回路に
テストデータをセットして前記第１の状態を設定すると
ともに、前記出力端子のいずれか一つの端子からローレ
ベルの信号が出力され、残りの出力端子からハイレベル
の信号が出力されるように前記バウンダリスキャン回路
にテストデータをセットすることにより前記第２の状態
を設定し、前記判定手段が、前記電源電流の差が閾値を
上回る場合に、前記一つの端子が異常と判定すること
で、特定したものである。
段が、前記出力端子となる端子の全てからハイレベルの
信号が出力されるように前記バウンダリスキャン回路に
テストデータをセットして前記第１の状態を設定すると
ともに、前記出力端子のいずれか一つの端子からローレ
ベルの信号が出力され、残りの出力端子からハイレベル
の信号が出力されるように前記バウンダリスキャン回路
にテストデータをセットすることにより前記第２の状態
を設定し、前記判定手段が、前記電源電流の差が閾値を
上回る場合に、前記一つの端子が異常と判定すること
で、特定したものである。
【００１９】請求項１３の発明は、内部論理回路，該内
部論理回路の複数の端子，及び該内部論理回路と該複数
の端子との間に介在するバウンダリスキャン回路を備え
た電子回路の試験装置である。この試験装置は、前記複
数の端子のうち、被試験端子に対して所定レベルの信号
が出力されるように前記バウンダリスキャン回路にテス
トデータを設定して第１の状態を設定した後に、前記被
試験端子に対する出力がハイインピーダンス状態になる
よう前記バウンダリスキャン回路にテストデータを設定
して第２の状態を設定する制御手段と、前記制御手段に
よってハイインピーダンス状態が設定されてから、前記
被試験端子に対する出力のレベルが前記所定レベルを維
持する時間に基づいて、前記被試験端子の異常の有無を
判定する判定手段とを有することを特徴とする。
部論理回路の複数の端子，及び該内部論理回路と該複数
の端子との間に介在するバウンダリスキャン回路を備え
た電子回路の試験装置である。この試験装置は、前記複
数の端子のうち、被試験端子に対して所定レベルの信号
が出力されるように前記バウンダリスキャン回路にテス
トデータを設定して第１の状態を設定した後に、前記被
試験端子に対する出力がハイインピーダンス状態になる
よう前記バウンダリスキャン回路にテストデータを設定
して第２の状態を設定する制御手段と、前記制御手段に
よってハイインピーダンス状態が設定されてから、前記
被試験端子に対する出力のレベルが前記所定レベルを維
持する時間に基づいて、前記被試験端子の異常の有無を
判定する判定手段とを有することを特徴とする。
【００２０】請求項１４の発明は、請求項１３のバウン
ダリスキャン回路は、前記端子に接続されるバッファ
と、該バッファに供給されるテストデータを保持するテ
ストデータ保持手段とを有し、前記制御手段は、前記バ
ッファから前記所定レベルの信号が出力されるように前
記テストデータ保持手段にテストデータを格納して前記
第１の状態を設定した後に、前記バッファがハイインピ
ーダンス状態となるよう前記テストデータ保持手段にテ
ストデータを設定して前記第２の状態を設定し、前記判
定手段は、前記バッファの出力が前記所定レベルを維持
する時間に基づいて、前記被試験端子の異常の有無を判
定することで、特定したものである。
ダリスキャン回路は、前記端子に接続されるバッファ
と、該バッファに供給されるテストデータを保持するテ
ストデータ保持手段とを有し、前記制御手段は、前記バ
ッファから前記所定レベルの信号が出力されるように前
記テストデータ保持手段にテストデータを格納して前記
第１の状態を設定した後に、前記バッファがハイインピ
ーダンス状態となるよう前記テストデータ保持手段にテ
ストデータを設定して前記第２の状態を設定し、前記判
定手段は、前記バッファの出力が前記所定レベルを維持
する時間に基づいて、前記被試験端子の異常の有無を判
定することで、特定したものである。
【００２１】請求項１５の発明は、請求項１４のバウン
ダリスキャン回路は、更に、前記バッファの出力に応じ
たレベルのデータが格納されるバッファ出力保持手段を
有し、前記判定手段は、前記バッファ出力保持手段に格
納されたデータが前記所定レベルに応じたレベルを維持
する時間に基づいて、前記被試験端子の異常の有無を判
定することで、特定したものである。
ダリスキャン回路は、更に、前記バッファの出力に応じ
たレベルのデータが格納されるバッファ出力保持手段を
有し、前記判定手段は、前記バッファ出力保持手段に格
納されたデータが前記所定レベルに応じたレベルを維持
する時間に基づいて、前記被試験端子の異常の有無を判
定することで、特定したものである。
【００２２】請求項１６の発明は、請求項１５の判定手
段は、前記バッファがハイインピーダンス状態になって
から所定時間後、前記バッファ出力保持手段に格納され
たデータのレベルを検出し、該レベルに基づいて前記被
試験端子の異常の有無を判定することで、特定したもの
である。
段は、前記バッファがハイインピーダンス状態になって
から所定時間後、前記バッファ出力保持手段に格納され
たデータのレベルを検出し、該レベルに基づいて前記被
試験端子の異常の有無を判定することで、特定したもの
である。
【００２３】請求項１７の発明は、請求項１３乃至１６
の制御手段が、被試験端子に対してローレベルの信号が
出力されるように前記バウンダリスキャン回路にテスト
データを設定して前記第１の状態を設定することで、特
定したものである。
の制御手段が、被試験端子に対してローレベルの信号が
出力されるように前記バウンダリスキャン回路にテスト
データを設定して前記第１の状態を設定することで、特
定したものである。
【００２４】請求項１８の発明は、請求項１３乃至１６
の制御手段が、被試験端子に対してハイレベルの信号が
出力されるように前記バウンダリスキャン回路にテスト
データを設定して前記第１の状態を設定することで、特
定したものである。
の制御手段が、被試験端子に対してハイレベルの信号が
出力されるように前記バウンダリスキャン回路にテスト
データを設定して前記第１の状態を設定することで、特
定したものである。
【００２５】
【発明の実施の形態】以下、本発明による実施の形態を
図面に基づいて説明する。 〔電子回路の構成図〕図１は、本発明の実施形態による
試験方法が実施される電子回路の構成図(電子回路の試
験装置の構成図)である。図１には、ＬＳＩチップ(電子
回路チップ：以下、「チップ」という)１０と、チップ
１０に電気的に接続されたＬＳＩテスタ２０とが示され
ている。
図面に基づいて説明する。 〔電子回路の構成図〕図１は、本発明の実施形態による
試験方法が実施される電子回路の構成図(電子回路の試
験装置の構成図)である。図１には、ＬＳＩチップ(電子
回路チップ：以下、「チップ」という)１０と、チップ
１０に電気的に接続されたＬＳＩテスタ２０とが示され
ている。
【００２６】ＬＳＩテスタ２０は、チップ１０のテスト
用の各データをチップ１０に供給するパターン発生器２
１と、チップ１０の各部に動作電圧を供給する電源ユニ
ット２２と、チップ１０からの出力パターンと予め用意
したテストパターンとを比較するパターン比較器２３と
を備えている。
用の各データをチップ１０に供給するパターン発生器２
１と、チップ１０の各部に動作電圧を供給する電源ユニ
ット２２と、チップ１０からの出力パターンと予め用意
したテストパターンとを比較するパターン比較器２３と
を備えている。
【００２７】チップ１０には、ＪＴＡＧ(Joint Test Ac
tion Group)によって骨子が定められＩＥＥＥ(Institut
e of Electrical and Electronics Engineers)によって
規定された世界的な標準規格であるＩＥＥＥ Standard
1149.1に準拠したバウンダリスキャン回路が搭載されて
いる。
tion Group)によって骨子が定められＩＥＥＥ(Institut
e of Electrical and Electronics Engineers)によって
規定された世界的な標準規格であるＩＥＥＥ Standard
1149.1に準拠したバウンダリスキャン回路が搭載されて
いる。
【００２８】即ち、チップ１０には、複数のＩ／Ｏピン
１１が設けられている(但し、図１には、Ｉ／Ｏピン１
１ａ〜１１ｏを図示)。複数のＩ／Ｏピン１１ａ〜１１
ｏのうち、Ｉ／Ｏピン１１ｄ〜１１ｎは、バウンダリス
キャン機能付きＩ／Ｏマクロ１２(以下、「ＢＳマク
ロ」という)を介してＬＳＩをなす内部論理(回路)１３
に接続されている(但し、図１には、ＢＳマクロ１２ａ
〜１２ｌを図示)。
１１が設けられている(但し、図１には、Ｉ／Ｏピン１
１ａ〜１１ｏを図示)。複数のＩ／Ｏピン１１ａ〜１１
ｏのうち、Ｉ／Ｏピン１１ｄ〜１１ｎは、バウンダリス
キャン機能付きＩ／Ｏマクロ１２(以下、「ＢＳマク
ロ」という)を介してＬＳＩをなす内部論理(回路)１３
に接続されている(但し、図１には、ＢＳマクロ１２ａ
〜１２ｌを図示)。
【００２９】これらのＢＳマクロ１２ａ〜１２ｌの夫々
は、隣り合うもの同士が接続されており、内部論理１３
を取り囲む状態で内部論理１３とＩ／Ｏピン１１ｄ〜１
１ｏとの境界に配置されている。これらのＢＳマクロ１
２ａ〜１２ｌは、チップ１０に設けられたＪＴＡＧ制御
回路１５によって制御される。これらのＢＳマクロ１２
ａ〜１２ｌ，及びＪＴＡＧ制御回路１５が上述したバウ
ンダリスキャン回路を構成する。そして、ＪＴＡＧ制御
回路１５によるＢＳマクロ１２ａ〜１２ｌの制御によっ
て、Ｉ／Ｏピン１１ｄ〜１１ｏ，或いは内部論理１３に
対する良否のテストが行われる。
は、隣り合うもの同士が接続されており、内部論理１３
を取り囲む状態で内部論理１３とＩ／Ｏピン１１ｄ〜１
１ｏとの境界に配置されている。これらのＢＳマクロ１
２ａ〜１２ｌは、チップ１０に設けられたＪＴＡＧ制御
回路１５によって制御される。これらのＢＳマクロ１２
ａ〜１２ｌ，及びＪＴＡＧ制御回路１５が上述したバウ
ンダリスキャン回路を構成する。そして、ＪＴＡＧ制御
回路１５によるＢＳマクロ１２ａ〜１２ｌの制御によっ
て、Ｉ／Ｏピン１１ｄ〜１１ｏ，或いは内部論理１３に
対する良否のテストが行われる。
【００３０】複数のＩ／Ｏピン１１ａ〜１１ｏのうち、
Ｉ／Ｏピン１１ｅ〜１１ｎは、内部論理１３の入出力端
子として機能する。これに対し、Ｉ／Ｏピン１１ａ〜１
１ｄ，１１ｏの夫々は、チップ１０に対するテスト用の
ポート(ＴＡＰ：TEST ACCESSPORT)として機能する。
Ｉ／Ｏピン１１ｅ〜１１ｎは、内部論理１３の入出力端
子として機能する。これに対し、Ｉ／Ｏピン１１ａ〜１
１ｄ，１１ｏの夫々は、チップ１０に対するテスト用の
ポート(ＴＡＰ：TEST ACCESSPORT)として機能する。
【００３１】Ｉ／Ｏピン１１ａ〜１１ｃは、ＬＳＩテス
タ２０内のパターン発生器２１に夫々接続されるととも
に、ＪＴＡＧ制御回路１５内のＴＡＰコントローラ１６
に夫々接続されている。Ｉ／Ｏピン１１ａには、ＴＭＳ
(TEST MODE SELECT:テストモード選択)信号が入力され
る。ＴＭＳ信号はＴＡＰコントローラ１６の状態間遷移
に必要なロジックレベルである。また、Ｉ／Ｏピン１１
ｂにはＴＣＫ(TEST CLOCK:テストクロック)信号が入力
される。ＴＣＫ信号はテストクロックであり、内部論理
１３の動作用クロックから独立したクロックである。ま
た、Ｉ／Ｏピン１１ｃには、ＴＲＳＴ(TEST RESET)信号
が入力される。ＴＲＳＴ信号は、ＪＴＡＧ制御回路１５
及びＢＳマクロ１２ａ〜１２ｌに対するリセット信号で
ある。
タ２０内のパターン発生器２１に夫々接続されるととも
に、ＪＴＡＧ制御回路１５内のＴＡＰコントローラ１６
に夫々接続されている。Ｉ／Ｏピン１１ａには、ＴＭＳ
(TEST MODE SELECT:テストモード選択)信号が入力され
る。ＴＭＳ信号はＴＡＰコントローラ１６の状態間遷移
に必要なロジックレベルである。また、Ｉ／Ｏピン１１
ｂにはＴＣＫ(TEST CLOCK:テストクロック)信号が入力
される。ＴＣＫ信号はテストクロックであり、内部論理
１３の動作用クロックから独立したクロックである。ま
た、Ｉ／Ｏピン１１ｃには、ＴＲＳＴ(TEST RESET)信号
が入力される。ＴＲＳＴ信号は、ＪＴＡＧ制御回路１５
及びＢＳマクロ１２ａ〜１２ｌに対するリセット信号で
ある。
【００３２】また、Ｉ／Ｏピン１１ｄは、パターン発生
器２１に接続されるとともに、ＢＳマクロ１２ａに接続
されている。このＩ／Ｏピン１１ｄには、ＴＤＩ(TEST
DATAINPUT)信号がシリアル入力される。ＴＤＩ信号はテ
ストデータ或いは各ＢＳマクロ１２に対する命令ビット
である。また、Ｉ／Ｏピン１１ｏは、ＢＳマクロ１２ｌ
に接続されるとともに、パターン比較器２３に接続され
ている。このＩ／Ｏピン１１ｏからは、ＴＤＯ(TEST DA
TA OUTPUT)信号がシリアル出力される。ＴＤＯ信号は、
ＴＤＩとしてシリアル入力されたテストデータ，或い
は、内部論理１３からの出力信号である。
器２１に接続されるとともに、ＢＳマクロ１２ａに接続
されている。このＩ／Ｏピン１１ｄには、ＴＤＩ(TEST
DATAINPUT)信号がシリアル入力される。ＴＤＩ信号はテ
ストデータ或いは各ＢＳマクロ１２に対する命令ビット
である。また、Ｉ／Ｏピン１１ｏは、ＢＳマクロ１２ｌ
に接続されるとともに、パターン比較器２３に接続され
ている。このＩ／Ｏピン１１ｏからは、ＴＤＯ(TEST DA
TA OUTPUT)信号がシリアル出力される。ＴＤＯ信号は、
ＴＤＩとしてシリアル入力されたテストデータ，或い
は、内部論理１３からの出力信号である。
【００３３】また、電源ユニット２２とチップ１０との
間に存するチップ１０の電源端子には、チップ１０全体
の電源電流を検出する電流検出部４１が設けられてい
る。また、電流検出部４１によって検出された電流値と
対比させる閾値を保持した閾値保持部４２が設けられて
いる。さらに、電流検出部４１によって検出された電流
値と閾値とを比較してＩ／Ｏピン１１ｄ〜１１ｏの良否
を判定する比較器４３が設けられている。そして、比較
器４３には、表示装置６０が接続されている。
間に存するチップ１０の電源端子には、チップ１０全体
の電源電流を検出する電流検出部４１が設けられてい
る。また、電流検出部４１によって検出された電流値と
対比させる閾値を保持した閾値保持部４２が設けられて
いる。さらに、電流検出部４１によって検出された電流
値と閾値とを比較してＩ／Ｏピン１１ｄ〜１１ｏの良否
を判定する比較器４３が設けられている。そして、比較
器４３には、表示装置６０が接続されている。
【００３４】図２は、図１に示したＪＴＡＧ制御回路１
５及びＢＳマクロ１２(ＢＳマクロ１２ａ〜１２ｌ)の内
部構成を示すブロック図である。図２において、ＢＳマ
クロ１２は、テストデータレジスタ群２４と、テストデ
ータレジスタ群２４に接続されたマルチプレクサ(以
下、「ＭＵＸ」という)２５と、ＭＵＸ２５に接続され
た出力バッファ２６とを備えている。
５及びＢＳマクロ１２(ＢＳマクロ１２ａ〜１２ｌ)の内
部構成を示すブロック図である。図２において、ＢＳマ
クロ１２は、テストデータレジスタ群２４と、テストデ
ータレジスタ群２４に接続されたマルチプレクサ(以
下、「ＭＵＸ」という)２５と、ＭＵＸ２５に接続され
た出力バッファ２６とを備えている。
【００３５】テストデータレジスタ群２４は、Ｉ／Ｏピ
ン１１ｄから入力されたＴＤＩ信号が夫々入力されるバ
ウンダリスキャン部２８，デバイス識別レジスタ２９，
ユーザテストデータレジスタ３０，及びバイパスレジス
タ３１を有している。これらは、ＭＵＸ２７に夫々接続
されており、ＭＵＸ２７は、上述したＭＵＸ２５に接続
されている。
ン１１ｄから入力されたＴＤＩ信号が夫々入力されるバ
ウンダリスキャン部２８，デバイス識別レジスタ２９，
ユーザテストデータレジスタ３０，及びバイパスレジス
タ３１を有している。これらは、ＭＵＸ２７に夫々接続
されており、ＭＵＸ２７は、上述したＭＵＸ２５に接続
されている。
【００３６】ここに、バウンダリスキャン部２８には、
ＴＤＩ信号に含まれるテストデータがセットされる。ま
た、デバイス識別レジスタ２９には、ＴＤＩ信号に含ま
れるテスト対象デバイスを特定するためのデータがセッ
トされる。また、ユーザテストデータレジスタ３０に
は、ＴＤＩ信号に含まれるユーザテストデータがセット
される。また、バイパスレジスタ３１には、チップ１０
が複数ある場合において、パターン発生器２１からのＴ
ＤＩ信号をあるチップ１０を経由して他のチップ１０に
転送する際に、そのＴＤＩ信号を最短の転送経路にて転
送するための１ビットが、セットされる。
ＴＤＩ信号に含まれるテストデータがセットされる。ま
た、デバイス識別レジスタ２９には、ＴＤＩ信号に含ま
れるテスト対象デバイスを特定するためのデータがセッ
トされる。また、ユーザテストデータレジスタ３０に
は、ＴＤＩ信号に含まれるユーザテストデータがセット
される。また、バイパスレジスタ３１には、チップ１０
が複数ある場合において、パターン発生器２１からのＴ
ＤＩ信号をあるチップ１０を経由して他のチップ１０に
転送する際に、そのＴＤＩ信号を最短の転送経路にて転
送するための１ビットが、セットされる。
【００３７】ＪＴＡＧ制御回路１５は、上述したＴＡＰ
コントローラ１６，命令レジスタ１７，及び命令デコー
ダ１８等からなる。ここに、命令レジスタ１７は、Ｉ／
Ｏピン１１ｄに接続されており、ＴＤＩ信号に含まれる
命令ビットがセットされる。命令デコーダ１８には、命
令レジスタ１７にセットされた命令ビットが入力され
る。
コントローラ１６，命令レジスタ１７，及び命令デコー
ダ１８等からなる。ここに、命令レジスタ１７は、Ｉ／
Ｏピン１１ｄに接続されており、ＴＤＩ信号に含まれる
命令ビットがセットされる。命令デコーダ１８には、命
令レジスタ１７にセットされた命令ビットが入力され
る。
【００３８】命令デコーダ１８は、入力された命令ビッ
トをデコードし、その結果に基づく命令をバウンダリス
キャン部２８，デバイス識別レジスタ２９，ユーザテス
トデータレジスタ３０，又はバイパスレジスタ３１の何
れかに与える。バウンダリスキャン部２８，デバイス識
別レジスタ２９，ユーザテストデータレジスタ３０，又
はバイパスレジスタ３１の夫々は、命令デコーダ１８か
らの命令を受け取った場合には、その命令に基づく処理
を行う。
トをデコードし、その結果に基づく命令をバウンダリス
キャン部２８，デバイス識別レジスタ２９，ユーザテス
トデータレジスタ３０，又はバイパスレジスタ３１の何
れかに与える。バウンダリスキャン部２８，デバイス識
別レジスタ２９，ユーザテストデータレジスタ３０，又
はバイパスレジスタ３１の夫々は、命令デコーダ１８か
らの命令を受け取った場合には、その命令に基づく処理
を行う。
【００３９】また、命令デコーダ１８は、デコード結果
に基づく選択命令をＭＵＸ２７に与える。すると、ＭＵ
Ｘ２７は、バウンダリスキャン部２８，デバイス識別レ
ジスタ２９，ユーザテストデータレジスタ３０，バイパ
スレジスタ３１の何れかの保持データをＭＵＸ２５へ転
送する。
に基づく選択命令をＭＵＸ２７に与える。すると、ＭＵ
Ｘ２７は、バウンダリスキャン部２８，デバイス識別レ
ジスタ２９，ユーザテストデータレジスタ３０，バイパ
スレジスタ３１の何れかの保持データをＭＵＸ２５へ転
送する。
【００４０】ＴＡＰコントローラ１６は、命令レジスタ
１７，命令デコーダ１８，及びＢＳマクロ１２の各部に
対してＴＣＫ信号，即ちテストクロックを分配するとと
もに、このテストクロック及びＴＭＳ信号に従って制御
信号を与える。但し、図２では、テストクロック及び制
御信号の詳細な伝達経路は省略してある。
１７，命令デコーダ１８，及びＢＳマクロ１２の各部に
対してＴＣＫ信号，即ちテストクロックを分配するとと
もに、このテストクロック及びＴＭＳ信号に従って制御
信号を与える。但し、図２では、テストクロック及び制
御信号の詳細な伝達経路は省略してある。
【００４１】ＴＡＰコントローラ１６は、例えば、命令
レジスタ１７に対し、命令ビットを命令デコーダ１８に
転送する旨の命令を与える。また、ＴＡＰコントローラ
１６は、ＭＵＸに対し、命令レジスタ１７にセットされ
た命令ビットとＭＵＸ２５からの出力との一方を選択す
るためのセレクト信号を与える。
レジスタ１７に対し、命令ビットを命令デコーダ１８に
転送する旨の命令を与える。また、ＴＡＰコントローラ
１６は、ＭＵＸに対し、命令レジスタ１７にセットされ
た命令ビットとＭＵＸ２５からの出力との一方を選択す
るためのセレクト信号を与える。
【００４２】出力バッファ２６は、イネーブル時には、
ＭＵＸ２５からの出力を保持する。この出力バッファ２
６の保持内容は、Ｉ／Ｏピン１１から出力される。一
方、出力バッファ２６は、ディスエーブル時には、その
データ保持機能を喪失し、抵抗素子として機能する。
ＭＵＸ２５からの出力を保持する。この出力バッファ２
６の保持内容は、Ｉ／Ｏピン１１から出力される。一
方、出力バッファ２６は、ディスエーブル時には、その
データ保持機能を喪失し、抵抗素子として機能する。
【００４３】図３は、図２に示したＢＳマクロ１２の詳
細説明図である。図１に示したＢＳマクロ１２ａ〜１２
ｌの夫々は、同一の構成を有している。図３において、
テストデータレジスタ群２４のバウンダリスキャン部２
８は、バウンダリスキャンフリップフロップ(以下、
「ＢＳ-ＦＦ」という)３５〜３７，セレクタ３８，及び
セレクタ３９を備えている。
細説明図である。図１に示したＢＳマクロ１２ａ〜１２
ｌの夫々は、同一の構成を有している。図３において、
テストデータレジスタ群２４のバウンダリスキャン部２
８は、バウンダリスキャンフリップフロップ(以下、
「ＢＳ-ＦＦ」という)３５〜３７，セレクタ３８，及び
セレクタ３９を備えている。
【００４４】セレクタ３８の入力端は、ＢＳ-ＦＦ３５
の出力端，及び内部論理１３の出力端に接続されてお
り、セレクタ３８の出力端は、上述したＭＵＸ２７に接
続されている。同様に、セレクタ３９の入力端は、ＢＳ
-ＦＦ３６の出力端，及び内部論理１３の出力端に接続
されており、セレクタ３８の出力端は、上述したＭＵＸ
２７に接続されている。出力バッファ２６とＩ／Ｏピン
１１とを接続する信号線には、プルアップ抵抗３３，及
び入力バッファ３４の入力端が夫々接続されている。そ
して、入力バッファ３４の出力端は、セレクタ４０を介
してＢＳ-ＦＦ３７，及び内部論理１３の入力端に夫々
接続されている。
の出力端，及び内部論理１３の出力端に接続されてお
り、セレクタ３８の出力端は、上述したＭＵＸ２７に接
続されている。同様に、セレクタ３９の入力端は、ＢＳ
-ＦＦ３６の出力端，及び内部論理１３の出力端に接続
されており、セレクタ３８の出力端は、上述したＭＵＸ
２７に接続されている。出力バッファ２６とＩ／Ｏピン
１１とを接続する信号線には、プルアップ抵抗３３，及
び入力バッファ３４の入力端が夫々接続されている。そ
して、入力バッファ３４の出力端は、セレクタ４０を介
してＢＳ-ＦＦ３７，及び内部論理１３の入力端に夫々
接続されている。
【００４５】また、ＢＳ-ＦＦ３５はＢＳ-ＦＦ３６に接
続されており、ＢＳ-ＦＦ３６はＢＳ-ＦＦ３７に接続さ
れている。ＢＳ-ＦＦ３５は、この隣に存するＢＳマク
ロ１２のＢＳ-ＦＦ３７に接続されており、ＢＳ-ＦＦ３
７は、この隣に存するＢＳマクロ１２のＢＳ-ＦＦ３５
に接続されている。このように、各ＢＳマクロ１２ａ〜
１２ｌにおけるＢＳ-ＦＦ３５〜３７は、数珠つなぎに
接続されている。これによって、いわゆるバウンダリス
キャンチェーンが形成されている。これらの各ＢＳ-Ｆ
Ｆ３５〜３７には、ＴＣＫ信号，即ちテストクロックが
入力される。
続されており、ＢＳ-ＦＦ３６はＢＳ-ＦＦ３７に接続さ
れている。ＢＳ-ＦＦ３５は、この隣に存するＢＳマク
ロ１２のＢＳ-ＦＦ３７に接続されており、ＢＳ-ＦＦ３
７は、この隣に存するＢＳマクロ１２のＢＳ-ＦＦ３５
に接続されている。このように、各ＢＳマクロ１２ａ〜
１２ｌにおけるＢＳ-ＦＦ３５〜３７は、数珠つなぎに
接続されている。これによって、いわゆるバウンダリス
キャンチェーンが形成されている。これらの各ＢＳ-Ｆ
Ｆ３５〜３７には、ＴＣＫ信号，即ちテストクロックが
入力される。
【００４６】ＢＳ-ＦＦ３７には、Ｉ／Ｏピン１１ｄか
ら入力されたＴＤＩ信号に含まれるテストデータ
(“０”の信号又は“１”の信号)が、入力バッファ３
４，セレクタ４０を介して入力される。ＢＳ-ＦＦ３７
は、“０”又は“１”を保持している状態において、入
力バッファ３４から“０”又は“１”が出力されると、
テストクロックに従って自身の保持内容を、自身と接続
されたＢＳ-ＦＦ３５に入力し、入力バッファ３４から
出力された“０”又は“１”を保持する。
ら入力されたＴＤＩ信号に含まれるテストデータ
(“０”の信号又は“１”の信号)が、入力バッファ３
４，セレクタ４０を介して入力される。ＢＳ-ＦＦ３７
は、“０”又は“１”を保持している状態において、入
力バッファ３４から“０”又は“１”が出力されると、
テストクロックに従って自身の保持内容を、自身と接続
されたＢＳ-ＦＦ３５に入力し、入力バッファ３４から
出力された“０”又は“１”を保持する。
【００４７】但し、入力バッファ３４から“０”又は
“１”を受け取るのはＢＳマクロ１２ａのＢＳ-ＦＦ３
７のみであり、ＢＳマクロ１２ｂ〜１２ｌのＢＳ-ＦＦ
３７は、入力バッファ３４の代わりに自身と接続された
ＢＳ-ＦＦ３６から“０”又は“１”を受け取る。
“１”を受け取るのはＢＳマクロ１２ａのＢＳ-ＦＦ３
７のみであり、ＢＳマクロ１２ｂ〜１２ｌのＢＳ-ＦＦ
３７は、入力バッファ３４の代わりに自身と接続された
ＢＳ-ＦＦ３６から“０”又は“１”を受け取る。
【００４８】一方、ＢＳ-ＦＦ３５は、自身と接続され
たＢＳ-ＦＦ３７から“０”又は“１”が出力される
と、テストクロックに従って自身の保持内容を自身と接
続されたＢＳ-ＦＦ３６に入力し、当該ＢＳ-ＦＦ３７か
ら出力された“０”又は“１”を保持する。同様に、Ｂ
Ｓ-ＦＦ３６は、自身と接続されたＢＳ-ＦＦ３５から
“０”又は“１”が出力されると、テストクロックに従
って自身の保持内容を自身と接続されたＢＳ-ＦＦ３７
に入力し、当該ＢＳ-ＦＦ３５から出力された“０”又
は“１”を保持する。
たＢＳ-ＦＦ３７から“０”又は“１”が出力される
と、テストクロックに従って自身の保持内容を自身と接
続されたＢＳ-ＦＦ３６に入力し、当該ＢＳ-ＦＦ３７か
ら出力された“０”又は“１”を保持する。同様に、Ｂ
Ｓ-ＦＦ３６は、自身と接続されたＢＳ-ＦＦ３５から
“０”又は“１”が出力されると、テストクロックに従
って自身の保持内容を自身と接続されたＢＳ-ＦＦ３７
に入力し、当該ＢＳ-ＦＦ３５から出力された“０”又
は“１”を保持する。
【００４９】このように、ＢＳマクロ１２ａのセレクタ
４０からＢＳ-ＦＦ３７へテストデータたる“０”又は
“１”が出力される毎に、ＢＳマクロ１２ｂ〜１２ｍの
夫々におけるＢＳ-ＦＦ３５〜ＢＳ-ＦＦ３７の保持内容
が、その隣りに存するＢＳ-ＦＦ３５〜３７の何れかへ
押し出されるようにして転送される(シフトする)。これ
によって、テストデータがＢＳマクロ１２ａ→１２ｂ→
１２ｃ→・・・→１２ｌの順で順次転送される。
４０からＢＳ-ＦＦ３７へテストデータたる“０”又は
“１”が出力される毎に、ＢＳマクロ１２ｂ〜１２ｍの
夫々におけるＢＳ-ＦＦ３５〜ＢＳ-ＦＦ３７の保持内容
が、その隣りに存するＢＳ-ＦＦ３５〜３７の何れかへ
押し出されるようにして転送される(シフトする)。これ
によって、テストデータがＢＳマクロ１２ａ→１２ｂ→
１２ｃ→・・・→１２ｌの順で順次転送される。
【００５０】そして、Ｉ／Ｏピン１１ｄから入力された
“０”又は“１”がＢＳマクロ１２ｌのＢＳ-ＦＦ３６
に達した場合において、ＢＳマクロ１２ｌのＢＳ-ＦＦ
３５から“０”又は“１”が出力された際には、当該Ｂ
Ｓ-ＦＦ３６の保持内容がＴＤＯとしてＩ／Ｏピン１１
ｏから出力される。
“０”又は“１”がＢＳマクロ１２ｌのＢＳ-ＦＦ３６
に達した場合において、ＢＳマクロ１２ｌのＢＳ-ＦＦ
３５から“０”又は“１”が出力された際には、当該Ｂ
Ｓ-ＦＦ３６の保持内容がＴＤＯとしてＩ／Ｏピン１１
ｏから出力される。
【００５１】セレクタ３８は、ＴＡＰコントローラ１６
からの制御信号に従って、ＢＳ-ＦＦ３５の保持内容と
内部論理１３の出力との一方をＭＵＸ２７へ転送する。
同様に、セレクタ３９は、ＴＡＰコントローラ１６から
の制御信号に従って、ＢＳ-ＦＦ３６の保持内容と内部
論理１３の出力との一方をＭＵＸ２７へ転送する。これ
によって、内部論理１３からの出力，又はＢＳ-ＦＦ３
５,３６の保持内容がＩ／Ｏピン１１から出力される。
また、セレクタ４０は、入力バッファ３４からの出力を
ＴＡＰコントローラ１６からの制御信号に従って、ＢＳ
-ＦＦ３７と内部論理１３との一方へ転送する。
からの制御信号に従って、ＢＳ-ＦＦ３５の保持内容と
内部論理１３の出力との一方をＭＵＸ２７へ転送する。
同様に、セレクタ３９は、ＴＡＰコントローラ１６から
の制御信号に従って、ＢＳ-ＦＦ３６の保持内容と内部
論理１３の出力との一方をＭＵＸ２７へ転送する。これ
によって、内部論理１３からの出力，又はＢＳ-ＦＦ３
５,３６の保持内容がＩ／Ｏピン１１から出力される。
また、セレクタ４０は、入力バッファ３４からの出力を
ＴＡＰコントローラ１６からの制御信号に従って、ＢＳ
-ＦＦ３７と内部論理１３との一方へ転送する。
【００５２】ところで、上述したチップ１０は、ノーマ
ル動作モードとテスト動作モードとの二つのモード上で
動作する構成となっている。ノーマル動作モードでは、
セレクタ４０が入力バッファ３４からの出力を内部論理
１３のみに転送し、且つセレクタ３８が内部論理１３か
らの出力をＭＵＸ２７へ転送し、さらにセレクタ３９が
内部論理１３からの出力をＭＵＸ２７へ転送する。従っ
て、チップ１０は、ノーマル動作モードでは、内部論理
１３がＢＳマクロ１２ａ〜１２ｌの各ＢＳ-ＦＦ３５〜
３７の存在による影響を全く受けない状態で動作する。
ル動作モードとテスト動作モードとの二つのモード上で
動作する構成となっている。ノーマル動作モードでは、
セレクタ４０が入力バッファ３４からの出力を内部論理
１３のみに転送し、且つセレクタ３８が内部論理１３か
らの出力をＭＵＸ２７へ転送し、さらにセレクタ３９が
内部論理１３からの出力をＭＵＸ２７へ転送する。従っ
て、チップ１０は、ノーマル動作モードでは、内部論理
１３がＢＳマクロ１２ａ〜１２ｌの各ＢＳ-ＦＦ３５〜
３７の存在による影響を全く受けない状態で動作する。
【００５３】これに対し、テスト動作モードでは、セレ
クタ４０が入力バッファ３４からの出力をＢＳ-ＦＦ３
７に転送し、且つセレクタ３８がＢＳ-ＦＦ３５の保持
内容をＭＵＸ２７へ転送し、さらにセレクタ３９がＢＳ
-ＦＦ３６の保持内容をＭＵＸ２７へ転送する。従っ
て、テスト動作モードでは、チップ１０の内部論理１３
を無視した状態でＩ／Ｏピン１１ｄ〜１１ｏのテストが
行われる。
クタ４０が入力バッファ３４からの出力をＢＳ-ＦＦ３
７に転送し、且つセレクタ３８がＢＳ-ＦＦ３５の保持
内容をＭＵＸ２７へ転送し、さらにセレクタ３９がＢＳ
-ＦＦ３６の保持内容をＭＵＸ２７へ転送する。従っ
て、テスト動作モードでは、チップ１０の内部論理１３
を無視した状態でＩ／Ｏピン１１ｄ〜１１ｏのテストが
行われる。
【００５４】ここで、テスト動作モードでは、出力バッ
ファ２６には、ＢＳ-ＦＦ３５及びＢＳ-ＦＦ３６の夫々
における保持内容が、セレクタ３８(セレクタ３９)，Ｍ
ＵＸ２７,２５を介して入力される。この場合には、出
力バッファ２６は、ＢＳ-ＦＦ３５及びＢＳ-ＦＦ３６の
保持内容に応じて以下の３通りの状態となる。
ファ２６には、ＢＳ-ＦＦ３５及びＢＳ-ＦＦ３６の夫々
における保持内容が、セレクタ３８(セレクタ３９)，Ｍ
ＵＸ２７,２５を介して入力される。この場合には、出
力バッファ２６は、ＢＳ-ＦＦ３５及びＢＳ-ＦＦ３６の
保持内容に応じて以下の３通りの状態となる。
【００５５】即ち、出力バッファ２６は、ＢＳ-ＦＦ３
５及び／又はＢＳ-ＦＦ３６にテストデータが保持され
ていない場合には、プルアップ抵抗３３，及びＩ／Ｏピ
ン１１に内在するコンデンサＣによって、“１”(ＨＩ
ＧＨ信号)を出力する。これに対し、ＢＳ-ＦＦ３５から
“０”(ＬＯＷ信号)が入力され、且つＢＳ-ＦＦ３６か
ら“１”が入力された場合には、出力バッファ２６は、
ＨＩＧＨ信号を出力する。即ち、Ｉ／Ｏピン１１へ電流
が流れる。
５及び／又はＢＳ-ＦＦ３６にテストデータが保持され
ていない場合には、プルアップ抵抗３３，及びＩ／Ｏピ
ン１１に内在するコンデンサＣによって、“１”(ＨＩ
ＧＨ信号)を出力する。これに対し、ＢＳ-ＦＦ３５から
“０”(ＬＯＷ信号)が入力され、且つＢＳ-ＦＦ３６か
ら“１”が入力された場合には、出力バッファ２６は、
ＨＩＧＨ信号を出力する。即ち、Ｉ／Ｏピン１１へ電流
が流れる。
【００５６】また、ＢＳ-ＦＦ３５及びＢＳ-ＦＦ３６の
夫々から“０”が入力された場合には、出力バッファ２
６は、ＬＯＷ信号を出力する。即ち、Ｉ／Ｏピン１１へ
電流は流れない。但し、ＢＳ-ＦＦ３５から“１”が入
力された場合には、出力バッファ２６は、ディスエーブ
ル状態，即ちハイインピーダンス状態(ＨＺ状態)とな
り、Ｉ／Ｏピン１１へ電流は流れない。 〔テスタ及びチップにおける動作〕次に、ＬＳＩテスタ
２０及びチップ１０における動作をテスト動作モードに
ついて説明する。テスト動作モードでは、ＬＳＩテスタ
２０及びＴＡＰコントローラ１６は、以下の動作を行
う。
夫々から“０”が入力された場合には、出力バッファ２
６は、ＬＯＷ信号を出力する。即ち、Ｉ／Ｏピン１１へ
電流は流れない。但し、ＢＳ-ＦＦ３５から“１”が入
力された場合には、出力バッファ２６は、ディスエーブ
ル状態，即ちハイインピーダンス状態(ＨＺ状態)とな
り、Ｉ／Ｏピン１１へ電流は流れない。 〔テスタ及びチップにおける動作〕次に、ＬＳＩテスタ
２０及びチップ１０における動作をテスト動作モードに
ついて説明する。テスト動作モードでは、ＬＳＩテスタ
２０及びＴＡＰコントローラ１６は、以下の動作を行
う。
【００５７】即ち、図１に示すＬＳＩテスタ２０の電源
ユニット２２が、チップ１０に対して動作電圧を供給す
る。続いて、パターン発生器２１が、ＪＴＡＧ制御回路
１５のＴＡＰコントローラ１６に対し、Ｉ／Ｏピン１１
ａ,１１ｂを介してＴＭＳ信号及びＴＣＫ信号を供給す
るとともに、Ｉ／Ｏピン１１ｄを介してＴＤＩ信号たる
命令ビットを供給する。Ｉ／Ｏピン１１ｄから入力され
た命令ビット(EXTEST命令)は、ＪＴＡＧ制御回路１５の
命令レジスタ１７(図２参照)にセットされる。続いて、
パターン発生器２１は、ＴＤＩ信号たるテストデータ
(“０”又は“１”)を、Ｉ／Ｏピン１１ｄを介してＢＳ
マクロ１２ａに順次入力する。即ち、Ｉ／Ｏピン１１ｄ
には、パターン発生器２１から出力された複数のテスト
データからなるテストパターンがシリアル入力される。
ユニット２２が、チップ１０に対して動作電圧を供給す
る。続いて、パターン発生器２１が、ＪＴＡＧ制御回路
１５のＴＡＰコントローラ１６に対し、Ｉ／Ｏピン１１
ａ,１１ｂを介してＴＭＳ信号及びＴＣＫ信号を供給す
るとともに、Ｉ／Ｏピン１１ｄを介してＴＤＩ信号たる
命令ビットを供給する。Ｉ／Ｏピン１１ｄから入力され
た命令ビット(EXTEST命令)は、ＪＴＡＧ制御回路１５の
命令レジスタ１７(図２参照)にセットされる。続いて、
パターン発生器２１は、ＴＤＩ信号たるテストデータ
(“０”又は“１”)を、Ｉ／Ｏピン１１ｄを介してＢＳ
マクロ１２ａに順次入力する。即ち、Ｉ／Ｏピン１１ｄ
には、パターン発生器２１から出力された複数のテスト
データからなるテストパターンがシリアル入力される。
【００５８】すると、ＴＡＰコントローラ１６が、入力
されたＴＭＳ信号及びＴＣＫ信号に従って、命令レジス
タ１７やＢＳマクロ１２ａ〜１２ｌに対し、テストクロ
ックや制御信号を供給する。これによって、命令レジス
タ１７にセットされた命令ビットが命令デコーダ１８に
てデコードされ、デコード結果に基づく命令がバウンダ
リスキャン部２８に与えられる。
されたＴＭＳ信号及びＴＣＫ信号に従って、命令レジス
タ１７やＢＳマクロ１２ａ〜１２ｌに対し、テストクロ
ックや制御信号を供給する。これによって、命令レジス
タ１７にセットされた命令ビットが命令デコーダ１８に
てデコードされ、デコード結果に基づく命令がバウンダ
リスキャン部２８に与えられる。
【００５９】バウンダリスキャン部２８では、命令デコ
ーダ１８から受け取った命令，或いはＴＡＰコントロー
ラ１６から分配されたテストクロックに従って、テスト
データたる“０”又は“１”が各ＢＳマクロ１２ａ〜１
２ｌの各ＢＳ-ＦＦ３５〜３７を順次シフトしていく。
そして、最終的には、各テストデータがＢＳマクロ１２
ａ〜１２ｌの全て，或いはＢＳマクロ１２ａ〜１２ｌの
何れかにおけるＢＳ-ＦＦ３５〜３７の夫々にセットさ
れる。この後、後述する試験方法によって、Ｉ／Ｏピン
１１ｄ〜１１ｏの良否のテストが行われる。〔第１の試
験方法〕以下、第１の試験方法によるチップ１０のＩ／
Ｏピン１１ｄ〜１１ｏの良否のテスト(第１実施例)を、
図６のフローチャートを参照しながら説明する。第１の
試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの夫々がグラウ
ンド(ＧＮＤ)とショートしているか否かを判定するテス
トである。
ーダ１８から受け取った命令，或いはＴＡＰコントロー
ラ１６から分配されたテストクロックに従って、テスト
データたる“０”又は“１”が各ＢＳマクロ１２ａ〜１
２ｌの各ＢＳ-ＦＦ３５〜３７を順次シフトしていく。
そして、最終的には、各テストデータがＢＳマクロ１２
ａ〜１２ｌの全て，或いはＢＳマクロ１２ａ〜１２ｌの
何れかにおけるＢＳ-ＦＦ３５〜３７の夫々にセットさ
れる。この後、後述する試験方法によって、Ｉ／Ｏピン
１１ｄ〜１１ｏの良否のテストが行われる。〔第１の試
験方法〕以下、第１の試験方法によるチップ１０のＩ／
Ｏピン１１ｄ〜１１ｏの良否のテスト(第１実施例)を、
図６のフローチャートを参照しながら説明する。第１の
試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの夫々がグラウ
ンド(ＧＮＤ)とショートしているか否かを判定するテス
トである。
【００６０】最初に、パターン発生器２１とＪＴＡＧ制
御回路１５とが、ＢＳマクロ１２ａ〜１２ｌを用いてＩ
／Ｏピン１１ｄ〜１１ｏからＬＯＷ信号が出力される状
態を設定する。即ち、図３に示すＢＳマクロ１２ａ〜１
２ｌの各ＢＳ-ＦＦ３５〜３７に“０”が保持され、Ｂ
Ｓマクロ１２ａ〜１２ｌの各出力バッファ２６における
イネーブルピンにＢＳ-ＦＦ３５からの“０”信号が反
転されて入力され(イネーブル状態)、ＢＳ-ＦＦ３６の
夫々から“０”が入力端子に入力される状態とする。こ
れは、パターン発生器２１がテストデータとして“０”
を順次出力し、ＴＡＰコントローラ１６がＢＳマクロ１
２ａ〜１２ｌの各ＢＳ-ＦＦ３５〜３７に“０”を保持
させることで実現される(Ｓ１,Ｓ２)。
御回路１５とが、ＢＳマクロ１２ａ〜１２ｌを用いてＩ
／Ｏピン１１ｄ〜１１ｏからＬＯＷ信号が出力される状
態を設定する。即ち、図３に示すＢＳマクロ１２ａ〜１
２ｌの各ＢＳ-ＦＦ３５〜３７に“０”が保持され、Ｂ
Ｓマクロ１２ａ〜１２ｌの各出力バッファ２６における
イネーブルピンにＢＳ-ＦＦ３５からの“０”信号が反
転されて入力され(イネーブル状態)、ＢＳ-ＦＦ３６の
夫々から“０”が入力端子に入力される状態とする。こ
れは、パターン発生器２１がテストデータとして“０”
を順次出力し、ＴＡＰコントローラ１６がＢＳマクロ１
２ａ〜１２ｌの各ＢＳ-ＦＦ３５〜３７に“０”を保持
させることで実現される(Ｓ１,Ｓ２)。
【００６１】次に、電流検出部４１が、チップ１０全体
の電源端子に流れ込む電流を検出し、Ｉ／Ｏピン１１ｄ
〜１１ｏの全てからＬＯＷ信号が出力されている際にお
けるチップ１０全体の電源電流である電流値ＩＤＤ１を
求める(Ｓ３)。
の電源端子に流れ込む電流を検出し、Ｉ／Ｏピン１１ｄ
〜１１ｏの全てからＬＯＷ信号が出力されている際にお
けるチップ１０全体の電源電流である電流値ＩＤＤ１を
求める(Ｓ３)。
【００６２】次に、Ｉ／Ｏピン１１ｄ〜１１ｏのうち、
テスト対象となるピン(対象ピン)からＨＩＧＨ信号が出
力され、残りのピン(非対象ピン)からＬＯＷ信号が出力
される状態とする。例えば、パターン発生器２１がテス
トデータとして“１”を出力し(Ｓ４)、その後、“０”
を順次出力する。これに応じて、各ＢＳ-ＦＦ３５〜３
７の保持内容(テストデータ)を、テストクロックに従っ
て隣のＢＳ-ＦＦ３５〜３７へ夫々シフトさせる。
テスト対象となるピン(対象ピン)からＨＩＧＨ信号が出
力され、残りのピン(非対象ピン)からＬＯＷ信号が出力
される状態とする。例えば、パターン発生器２１がテス
トデータとして“１”を出力し(Ｓ４)、その後、“０”
を順次出力する。これに応じて、各ＢＳ-ＦＦ３５〜３
７の保持内容(テストデータ)を、テストクロックに従っ
て隣のＢＳ-ＦＦ３５〜３７へ夫々シフトさせる。
【００６３】すると、ＢＳマクロ１２ａ〜１２ｌの各Ｂ
Ｓ-ＦＦ３５〜３７の何れか一つのみが“１”を保持
し、残りのＢＳ-ＦＦ３５〜３７が“０”を保持する状
態となり、ついには、ＢＳマクロ１２ａ〜１２ｌのう
ち、何れか一つのＢＳマクロ１２におけるＢＳ-ＦＦ３
５が“０”を保持し、且つＢＳ-ＦＦ３６が“１”を保
持する状態となる(Ｓ５,Ｓ６)。この状態のＢＳ-ＦＦ３
５及びＢＳ-ＦＦ３６を有するＢＳマクロ１２と接続さ
れたＩ／Ｏピン１１が上述した対象ピンとなり、その他
のＢＳマクロ１２と接続されたＩ／Ｏピン１１が上述し
た非対象ピンとなる。
Ｓ-ＦＦ３５〜３７の何れか一つのみが“１”を保持
し、残りのＢＳ-ＦＦ３５〜３７が“０”を保持する状
態となり、ついには、ＢＳマクロ１２ａ〜１２ｌのう
ち、何れか一つのＢＳマクロ１２におけるＢＳ-ＦＦ３
５が“０”を保持し、且つＢＳ-ＦＦ３６が“１”を保
持する状態となる(Ｓ５,Ｓ６)。この状態のＢＳ-ＦＦ３
５及びＢＳ-ＦＦ３６を有するＢＳマクロ１２と接続さ
れたＩ／Ｏピン１１が上述した対象ピンとなり、その他
のＢＳマクロ１２と接続されたＩ／Ｏピン１１が上述し
た非対象ピンとなる。
【００６４】次に、電流検出部４１が、チップ１０全体
の電源端子に流れ込む電源電流を検出する(Ｓ７)。即
ち、Ｉ／Ｏピン１１ｄ〜１１ｏのうち、対象ピンからＨ
ＩＧＨ信号が出力され、且つ非対象ピンからＬＯＷ信号
が出力されている際におけるチップ１０全体の電源電流
である電流値ＩＤＤ２を求める(Ｓ７)。
の電源端子に流れ込む電源電流を検出する(Ｓ７)。即
ち、Ｉ／Ｏピン１１ｄ〜１１ｏのうち、対象ピンからＨ
ＩＧＨ信号が出力され、且つ非対象ピンからＬＯＷ信号
が出力されている際におけるチップ１０全体の電源電流
である電流値ＩＤＤ２を求める(Ｓ７)。
【００６５】次に、電流検出部４１が、以下の(式１)の
演算を行うことによって、対象ピンから出力される電流
値ΔＩＤＤ０を求める。 ＩＤＤ１−ＩＤＤ２＝ΔＩＤＤ０ ・・・(式１) ここで、電流値ΔＩＤＤ０は、対象ピンに接続された出
力バッファ２６からＨＩＧＨ信号が出力された際に対象
ピンに接続されたプルアップ抵抗３３を流れる電流と出
力バッファ２６からＬＯＷ信号が出力された際に流れる
電流との差である。この電流値ΔＩＤＤ０は、対象ピン
がグラウンド(ＧＮＤ)との間でショートしている場合
(図３に示す抵抗ＳＨ１参照)には、対象ピンが正常であ
る場合よりも小さくなる。電流検出部４１は、求めた電
流値ΔＩＤＤ０を比較器４３に与える。
演算を行うことによって、対象ピンから出力される電流
値ΔＩＤＤ０を求める。 ＩＤＤ１−ＩＤＤ２＝ΔＩＤＤ０ ・・・(式１) ここで、電流値ΔＩＤＤ０は、対象ピンに接続された出
力バッファ２６からＨＩＧＨ信号が出力された際に対象
ピンに接続されたプルアップ抵抗３３を流れる電流と出
力バッファ２６からＬＯＷ信号が出力された際に流れる
電流との差である。この電流値ΔＩＤＤ０は、対象ピン
がグラウンド(ＧＮＤ)との間でショートしている場合
(図３に示す抵抗ＳＨ１参照)には、対象ピンが正常であ
る場合よりも小さくなる。電流検出部４１は、求めた電
流値ΔＩＤＤ０を比較器４３に与える。
【００６６】次に、比較器４３は、電流検出部４１から
電流値ΔＩＤＤ０を受け取ると、閾値保持部４２から所
定の閾値を受け取って両者を対比する(Ｓ８)。このと
き、比較器４３は、電流値ΔＩＤＤ０が閾値以上である
場合には、対象ピンが正常であると判定する(Ｓ９)。こ
れに対し、電流値ΔＩＤＤ０が閾値未満である場合に
は、対象ピンがショートしていると判定する(Ｓ１０)。
そして、比較器４３は、判定結果を表示装置６０へ与え
る。
電流値ΔＩＤＤ０を受け取ると、閾値保持部４２から所
定の閾値を受け取って両者を対比する(Ｓ８)。このと
き、比較器４３は、電流値ΔＩＤＤ０が閾値以上である
場合には、対象ピンが正常であると判定する(Ｓ９)。こ
れに対し、電流値ΔＩＤＤ０が閾値未満である場合に
は、対象ピンがショートしていると判定する(Ｓ１０)。
そして、比較器４３は、判定結果を表示装置６０へ与え
る。
【００６７】表示装置６０は、比較器４３から判定結果
を受け取ると、その判定結果を表示する。これによっ
て、テストの作業者が表示装置６０を見れば、対象ピン
の良否，即ち、対象ピンがショートしているか否かを把
握できる。
を受け取ると、その判定結果を表示する。これによっ
て、テストの作業者が表示装置６０を見れば、対象ピン
の良否，即ち、対象ピンがショートしているか否かを把
握できる。
【００６８】その後、ＢＳマクロ１２ａ〜１２ｌの各Ｂ
Ｓ-ＦＦ３５〜３７に保持されたテストデータを夫々シ
フトさせることによって、ＨＩＧＨ信号を出力するＩ／
Ｏピン１１，即ち対象ピンを変更する(Ｓ１１,Ｓ１
２)。本実施形態では、各ＢＳ-ＦＦ３５〜３７に保持さ
れたテストデータを３回シフトさせることで対象ピンの
変更がなされる。従って、各テストデータを３回シフト
させる毎に、上述した対象ピンのテストが行われる。
Ｓ-ＦＦ３５〜３７に保持されたテストデータを夫々シ
フトさせることによって、ＨＩＧＨ信号を出力するＩ／
Ｏピン１１，即ち対象ピンを変更する(Ｓ１１,Ｓ１
２)。本実施形態では、各ＢＳ-ＦＦ３５〜３７に保持さ
れたテストデータを３回シフトさせることで対象ピンの
変更がなされる。従って、各テストデータを３回シフト
させる毎に、上述した対象ピンのテストが行われる。
【００６９】また、パターン発生器２１からのテストデ
ータの出力順から“１”を保持するＢＳ-ＦＦを特定す
ることができるので、現在テストが行われている対象ピ
ンを特定することができる。 〈第１の試験方法によるテスト例〉上述した第１の試験
方法を具体的数値を用いて説明する。例えば、対象ピン
が正常(良品)である場合には、出力バッファ２６からＨ
ＩＧＨ信号が出力される際における対象ピンの貫通電流
ΔＩＤＳは、ＧＮＤへのリーク電流のみとなる。このリ
ーク電流はｎＡオーダであり、無視できる程小さい。こ
のため、正常な対象ピンの貫通電流ΔＩＤＳは、以下の
ように考えられる。即ち、 ΔＩＤＳ＝０ｍＡ 但し、貫通電流ΔＩＤＳと電流値ΔＩＤＤ０とは以下の
関係を有する。
ータの出力順から“１”を保持するＢＳ-ＦＦを特定す
ることができるので、現在テストが行われている対象ピ
ンを特定することができる。 〈第１の試験方法によるテスト例〉上述した第１の試験
方法を具体的数値を用いて説明する。例えば、対象ピン
が正常(良品)である場合には、出力バッファ２６からＨ
ＩＧＨ信号が出力される際における対象ピンの貫通電流
ΔＩＤＳは、ＧＮＤへのリーク電流のみとなる。このリ
ーク電流はｎＡオーダであり、無視できる程小さい。こ
のため、正常な対象ピンの貫通電流ΔＩＤＳは、以下の
ように考えられる。即ち、 ΔＩＤＳ＝０ｍＡ 但し、貫通電流ΔＩＤＳと電流値ΔＩＤＤ０とは以下の
関係を有する。
【００７０】 ΔＩＤＤ０＝ΔＩＤＳ＋ＩＤＳ２ ・・・(式２) なお、(式２)において、ＩＤＳ２は内部論理１３のリー
ク電流であり、その値は１〜１０ｍＡである。
ク電流であり、その値は１〜１０ｍＡである。
【００７１】これに対し、対象ピンがＧＮＤとショート
している(不良品である)場合には、電源電圧が３.３Ｖ
であり、ショート抵抗(抵抗ＳＨ１)の値が０.１〜１ｋ
Ω程度であり、さらに、出力バッファ２６を構成するＰ
チャネル型トランジスタがＯＮとなったときの抵抗(出
力Pch-Tr ON抵抗)が０.０２５〜０.１ｋΩであるものと
すると、対象ピンの貫通電流ΔＩＤＳは、以下の演算に
よって求められる。即ち、 ΔＩＤＳ＝電源電圧／(出力Pch-Tr ON抵抗＋ショート抵抗) ＝３.３Ｖ／(０.０２５〜０.１ｋΩ＋０.１〜１ｋΩ) ＝３.０〜２６.４ｍＡ 従って、例えば閾値保持部４２に保持される閾値を例え
ば３.０ｍＡと設定しておけば、対象ピンの良否が判定
できる。
している(不良品である)場合には、電源電圧が３.３Ｖ
であり、ショート抵抗(抵抗ＳＨ１)の値が０.１〜１ｋ
Ω程度であり、さらに、出力バッファ２６を構成するＰ
チャネル型トランジスタがＯＮとなったときの抵抗(出
力Pch-Tr ON抵抗)が０.０２５〜０.１ｋΩであるものと
すると、対象ピンの貫通電流ΔＩＤＳは、以下の演算に
よって求められる。即ち、 ΔＩＤＳ＝電源電圧／(出力Pch-Tr ON抵抗＋ショート抵抗) ＝３.３Ｖ／(０.０２５〜０.１ｋΩ＋０.１〜１ｋΩ) ＝３.０〜２６.４ｍＡ 従って、例えば閾値保持部４２に保持される閾値を例え
ば３.０ｍＡと設定しておけば、対象ピンの良否が判定
できる。
【００７２】なお、正常な非対象ピン(出力バッファ２
６からＬＯＷ信号が出力される際におけるＩ／Ｏピン１
１)の１ピンあたりの貫通電流ΔＩＤＳは、以下の(式
３)で求められる。
６からＬＯＷ信号が出力される際におけるＩ／Ｏピン１
１)の１ピンあたりの貫通電流ΔＩＤＳは、以下の(式
３)で求められる。
【００７３】 ΔＩＤＳ＝電源電圧／プルアップ抵抗３３の抵抗値 ・・・(式３) ここで、電源電圧が３.３Ｖであり、プルアップ抵抗３
３の抵抗値が５〜２０ｋΩであるものとすると、 ΔＩＤＳ＝３.３Ｖ／５〜２０ｋΩ ＝０.６１５〜０.６６ｍＡ となる。なお、第１の試験方法は、プルアップ抵抗３３
を有しないチップについても実施できる。 〔第２の試験方法〕以下、第２の試験方法によるチップ
１０のＩ／Ｏピン１１ｄ〜１１ｏの良否のテスト(第２
実施例)を、図７のフローチャートを参照しながら説明
する。第２の試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの
夫々が電圧源(ＶＤＤ)とがショートしているか否かを判
定するテストである。第２の試験方法は、第１の試験方
法とほぼ同様であるので、主に相違点について説明す
る。
３の抵抗値が５〜２０ｋΩであるものとすると、 ΔＩＤＳ＝３.３Ｖ／５〜２０ｋΩ ＝０.６１５〜０.６６ｍＡ となる。なお、第１の試験方法は、プルアップ抵抗３３
を有しないチップについても実施できる。 〔第２の試験方法〕以下、第２の試験方法によるチップ
１０のＩ／Ｏピン１１ｄ〜１１ｏの良否のテスト(第２
実施例)を、図７のフローチャートを参照しながら説明
する。第２の試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの
夫々が電圧源(ＶＤＤ)とがショートしているか否かを判
定するテストである。第２の試験方法は、第１の試験方
法とほぼ同様であるので、主に相違点について説明す
る。
【００７４】最初に、第１の試験方法にて説明した手法
を用いて、パターン発生器２１とＪＴＡＧ制御回路１５
とが、Ｉ／Ｏピン１１ｄ〜１１ｏからＨＩＧＨ信号が出
力される状態とする。即ち、ＢＳマクロ１２ａ〜１２ｌ
の各出力バッファ２６に、ＢＳ-ＦＦ３５から“０”が
入力され、ＢＳ-ＦＦ３６から“１”が入力される状態
とする。このとき、パターン発生器２１から出力される
テストデータのパターンは、例えば、“０”,“１”,
“０”の繰り返しとなる(Ｓ２１,Ｓ２２)。
を用いて、パターン発生器２１とＪＴＡＧ制御回路１５
とが、Ｉ／Ｏピン１１ｄ〜１１ｏからＨＩＧＨ信号が出
力される状態とする。即ち、ＢＳマクロ１２ａ〜１２ｌ
の各出力バッファ２６に、ＢＳ-ＦＦ３５から“０”が
入力され、ＢＳ-ＦＦ３６から“１”が入力される状態
とする。このとき、パターン発生器２１から出力される
テストデータのパターンは、例えば、“０”,“１”,
“０”の繰り返しとなる(Ｓ２１,Ｓ２２)。
【００７５】次に、電流検出部４１が、チップ１０全体
の電源端子から電源電流を検出する。即ち、Ｉ／Ｏピン
１１ｄ〜１１ｏの全てからＨＩＧＨ信号が出力されてい
る際におけるチップ１０全体の電源電流である電流値Ｉ
ＤＤ１を求める(Ｓ２３)。
の電源端子から電源電流を検出する。即ち、Ｉ／Ｏピン
１１ｄ〜１１ｏの全てからＨＩＧＨ信号が出力されてい
る際におけるチップ１０全体の電源電流である電流値Ｉ
ＤＤ１を求める(Ｓ２３)。
【００７６】次に、Ｉ／Ｏピン１１ｄ〜１１ｏのうち、
テスト対象となるピン(対象ピン)からＬＯＷ信号が出力
され、残りのピン(非対象ピン)からＨＩＧＨ信号が出力
される状態とする。即ち、ＢＳマクロ１２ａ〜１２ｌの
うち、何れか一つのＢＳマクロ１２のＢＳ-ＦＦ３５及
びＢＳ-ＦＦ３６が夫々“０”を保持する状態とする。
この状態のＢＳ-ＦＦ３５,３６を有するＢＳマクロ１２
と接続されたＩ／Ｏピン１１が対象ピンとなり、その他
のＢＳマクロ１２と接続されたＩ／Ｏピン１１が非対象
ピンとなる。これは、例えば上述した“０”,“１”,
“０”の繰り返しパターンに“０”,“０”,“０”のパ
ターンを１回のみ混入することで実現できる(Ｓ２４,Ｓ
２５,Ｓ２６)。
テスト対象となるピン(対象ピン)からＬＯＷ信号が出力
され、残りのピン(非対象ピン)からＨＩＧＨ信号が出力
される状態とする。即ち、ＢＳマクロ１２ａ〜１２ｌの
うち、何れか一つのＢＳマクロ１２のＢＳ-ＦＦ３５及
びＢＳ-ＦＦ３６が夫々“０”を保持する状態とする。
この状態のＢＳ-ＦＦ３５,３６を有するＢＳマクロ１２
と接続されたＩ／Ｏピン１１が対象ピンとなり、その他
のＢＳマクロ１２と接続されたＩ／Ｏピン１１が非対象
ピンとなる。これは、例えば上述した“０”,“１”,
“０”の繰り返しパターンに“０”,“０”,“０”のパ
ターンを１回のみ混入することで実現できる(Ｓ２４,Ｓ
２５,Ｓ２６)。
【００７７】次に、電流検出部４１が、チップ１０全体
の電源端子から電源電流を検出する。即ち、Ｉ／Ｏピン
１１ｄ〜１１ｏのうち、対象ピンからＬＯＷ信号が出力
され、且つ非対象ピンからＨＩＧＨ信号が出力されてい
る際におけるチップ１０全体の電源電流である電流値Ｉ
ＤＤ２を求める(Ｓ２７)。
の電源端子から電源電流を検出する。即ち、Ｉ／Ｏピン
１１ｄ〜１１ｏのうち、対象ピンからＬＯＷ信号が出力
され、且つ非対象ピンからＨＩＧＨ信号が出力されてい
る際におけるチップ１０全体の電源電流である電流値Ｉ
ＤＤ２を求める(Ｓ２７)。
【００７８】次に、電流検出部４１が、上述した(式１)
の演算を行うことによって、対象ピンから出力される電
流値ΔＩＤＤ０を求める。但し、電流値ΔＩＤＤ０は、
対象ピンに接続された出力バッファ２６に流れ込む電流
である。この電流値ΔＩＤＤ０は、対象ピンが電圧源Ｖ
ＤＤとの間でショートしている場合(図３の抵抗ＳＨ２
参照)には、対象ピンが正常である場合よりも大きくな
る。電流検出部４１は、求めた電流値ΔＩＤＤ０を比較
器４３に与える。
の演算を行うことによって、対象ピンから出力される電
流値ΔＩＤＤ０を求める。但し、電流値ΔＩＤＤ０は、
対象ピンに接続された出力バッファ２６に流れ込む電流
である。この電流値ΔＩＤＤ０は、対象ピンが電圧源Ｖ
ＤＤとの間でショートしている場合(図３の抵抗ＳＨ２
参照)には、対象ピンが正常である場合よりも大きくな
る。電流検出部４１は、求めた電流値ΔＩＤＤ０を比較
器４３に与える。
【００７９】次に、比較器４３は、電流検出部４１から
電流値ΔＩＤＤ０を受け取ると、閾値保持部４２から所
定の閾値を受け取って両者を対比する(Ｓ２８)。このと
き、比較器４３は、電流値ΔＩＤＤ０が閾値未満である
場合には、対象ピンが正常であると判定する(Ｓ２９)。
これに対し、電流値ΔＩＤＤ０が閾値以上である場合に
は、対象ピンがショートしていると判定する(Ｓ３０)。
そして、比較器４３は、判定結果を表示装置６０へ与え
る。そして、表示装置６０は、比較器４３から判定結果
を受け取ると、その判定結果を表示する。
電流値ΔＩＤＤ０を受け取ると、閾値保持部４２から所
定の閾値を受け取って両者を対比する(Ｓ２８)。このと
き、比較器４３は、電流値ΔＩＤＤ０が閾値未満である
場合には、対象ピンが正常であると判定する(Ｓ２９)。
これに対し、電流値ΔＩＤＤ０が閾値以上である場合に
は、対象ピンがショートしていると判定する(Ｓ３０)。
そして、比較器４３は、判定結果を表示装置６０へ与え
る。そして、表示装置６０は、比較器４３から判定結果
を受け取ると、その判定結果を表示する。
【００８０】その後、ＢＳマクロ１２ａ〜１２ｌの各Ｂ
Ｓ-ＦＦ３５〜３７に保持されたテストデータを夫々シ
フトさせることによって、ＬＯＷ信号を出力するＩ／Ｏ
ピン１１，即ち対象ピンを変更する(Ｓ３１,Ｓ３２)。
本実施形態では、各ＢＳ-ＦＦ３５〜３７に保持された
テストデータを３回シフトさせることで対象ピンの変更
がなされる。従って、各テストデータを３回シフトさせ
る毎に、上述した対象ピンのテストが行われる。
Ｓ-ＦＦ３５〜３７に保持されたテストデータを夫々シ
フトさせることによって、ＬＯＷ信号を出力するＩ／Ｏ
ピン１１，即ち対象ピンを変更する(Ｓ３１,Ｓ３２)。
本実施形態では、各ＢＳ-ＦＦ３５〜３７に保持された
テストデータを３回シフトさせることで対象ピンの変更
がなされる。従って、各テストデータを３回シフトさせ
る毎に、上述した対象ピンのテストが行われる。
【００８１】また、パターン発生器２１からのテストデ
ータの出力順から“０”,“０”,“０”のパターンがＢ
Ｓマクロ１２ａ〜１２ｌのどの位置に存するかを特定で
きるので、現在テストが行われている対象ピンを特定す
ることができる。 〈第２の試験方法によるテスト例〉上述した第１の試験
方法を具体的数値を用いて説明する。例えば、対象ピン
が正常(良品)である場合には、出力バッファ２６からＬ
ＯＷ信号が出力される際における対象ピンの貫通電流Δ
ＩＤＳは、上述した(式３)で求められる。ここで、第１
の試験方法と同様に電源電圧が３.３Ｖであり、プルア
ップ抵抗３３の抵抗値が５〜２０ｋΩであるものとする
と、 ΔＩＤＳ＝３.３Ｖ／５〜２０ｋΩ ＝０.６１５〜０.６６ｍＡ これに対し、対象ピンが電圧源ＶＤＤとショートしてい
る(不良品である)場合には、電源電圧が３.３Ｖであ
り、ショート抵抗(抵抗ＳＨ２)の値が０.１〜１ｋΩ程
度であり、さらに、出力バッファ２６を構成するＮチャ
ネル型トランジスタがＯＮとなったときの抵抗(出力Nch
-Tr ON抵抗)が０.０２５〜０.１ｋΩであるものとする
と、対象ピンの貫通電流ΔＩＤＳは、以下の演算によっ
て求められる。即ち、 ΔＩＤＳ＝電源電圧／(出力Nch-Tr ON抵抗＋ショート抵抗) ＝３.３Ｖ／(０.０２５〜０.１ｋΩ＋０.１〜１ｋΩ) ＝３.０〜２６.４ｍＡ 従って、例えば閾値保持部４２に保持される閾値を３.
０ｍＡと設定しておけば、対象ピンの良否が判定でき
る。
ータの出力順から“０”,“０”,“０”のパターンがＢ
Ｓマクロ１２ａ〜１２ｌのどの位置に存するかを特定で
きるので、現在テストが行われている対象ピンを特定す
ることができる。 〈第２の試験方法によるテスト例〉上述した第１の試験
方法を具体的数値を用いて説明する。例えば、対象ピン
が正常(良品)である場合には、出力バッファ２６からＬ
ＯＷ信号が出力される際における対象ピンの貫通電流Δ
ＩＤＳは、上述した(式３)で求められる。ここで、第１
の試験方法と同様に電源電圧が３.３Ｖであり、プルア
ップ抵抗３３の抵抗値が５〜２０ｋΩであるものとする
と、 ΔＩＤＳ＝３.３Ｖ／５〜２０ｋΩ ＝０.６１５〜０.６６ｍＡ これに対し、対象ピンが電圧源ＶＤＤとショートしてい
る(不良品である)場合には、電源電圧が３.３Ｖであ
り、ショート抵抗(抵抗ＳＨ２)の値が０.１〜１ｋΩ程
度であり、さらに、出力バッファ２６を構成するＮチャ
ネル型トランジスタがＯＮとなったときの抵抗(出力Nch
-Tr ON抵抗)が０.０２５〜０.１ｋΩであるものとする
と、対象ピンの貫通電流ΔＩＤＳは、以下の演算によっ
て求められる。即ち、 ΔＩＤＳ＝電源電圧／(出力Nch-Tr ON抵抗＋ショート抵抗) ＝３.３Ｖ／(０.０２５〜０.１ｋΩ＋０.１〜１ｋΩ) ＝３.０〜２６.４ｍＡ 従って、例えば閾値保持部４２に保持される閾値を３.
０ｍＡと設定しておけば、対象ピンの良否が判定でき
る。
【００８２】なお、非対象ピンの一ピンあたりの貫通電
流ΔＩＤＳは、第１の試験方法における正常な対象ピン
の貫通電流ΔＩＤＳと同様であるので、０ｍＡと考える
ことができる。 〔第３の試験方法〕以下、第３の試験方法によるチップ
１０のＩ／Ｏピン１１ｄ〜１１ｏの良否のテスト(第３
実施例)を、図８のフローチャートを参照しながら説明
する。第３の試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの
夫々がグラウンド(ＧＮＤ)とショートしているか否かを
判定するテストである。
流ΔＩＤＳは、第１の試験方法における正常な対象ピン
の貫通電流ΔＩＤＳと同様であるので、０ｍＡと考える
ことができる。 〔第３の試験方法〕以下、第３の試験方法によるチップ
１０のＩ／Ｏピン１１ｄ〜１１ｏの良否のテスト(第３
実施例)を、図８のフローチャートを参照しながら説明
する。第３の試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの
夫々がグラウンド(ＧＮＤ)とショートしているか否かを
判定するテストである。
【００８３】最初に、パターン発生器２１とＪＴＡＧ制
御回路１５とが、ＢＳマクロ１２ａ〜１２ｌから一つの
ＢＳマクロ１２を特定し、特定したＢＳマクロ１２に接
続されたＩ／Ｏピン１１を対象ピンとし、この対象ピン
からＨＩＧＨ信号が出力される状態とする。即ち、パタ
ーン発生器２１が、例えば“１”,“０”,“１”のテス
トパターンをＩ／Ｏピン１１ｄからシリアル入力し(Ｓ
４１)、特定したＢＳマクロ１２のＢＳ-ＦＦ３６に
“１”が保持され、ＢＳ-ＦＦ３５に“０”が保持され
る状態とする。これによって、対象ピンに接続された出
力バッファ２６からはＨＩＧＨ信号が出力される(Ｓ４
２,Ｓ４３)。
御回路１５とが、ＢＳマクロ１２ａ〜１２ｌから一つの
ＢＳマクロ１２を特定し、特定したＢＳマクロ１２に接
続されたＩ／Ｏピン１１を対象ピンとし、この対象ピン
からＨＩＧＨ信号が出力される状態とする。即ち、パタ
ーン発生器２１が、例えば“１”,“０”,“１”のテス
トパターンをＩ／Ｏピン１１ｄからシリアル入力し(Ｓ
４１)、特定したＢＳマクロ１２のＢＳ-ＦＦ３６に
“１”が保持され、ＢＳ-ＦＦ３５に“０”が保持され
る状態とする。これによって、対象ピンに接続された出
力バッファ２６からはＨＩＧＨ信号が出力される(Ｓ４
２,Ｓ４３)。
【００８４】次に、各ＢＳ-ＦＦ３５〜３７に保持され
たテストデータをテストクロックに従ってシフトさせる
(Ｓ４４)。これによって、特定されたＢＳマクロ１２の
ＢＳ-ＦＦ３７が“１”を保持し、ＢＳ-ＦＦ３６が
“０”を保持し、ＢＳ-ＦＦ３５が“１”を保持する状
態となる。すると、出力バッファ２６がディスエーブル
状態，即ち、ＨＺＨ状態(ハイインピーダンスのＨＩＧ
Ｈレベル状態)となる。
たテストデータをテストクロックに従ってシフトさせる
(Ｓ４４)。これによって、特定されたＢＳマクロ１２の
ＢＳ-ＦＦ３７が“１”を保持し、ＢＳ-ＦＦ３６が
“０”を保持し、ＢＳ-ＦＦ３５が“１”を保持する状
態となる。すると、出力バッファ２６がディスエーブル
状態，即ち、ＨＺＨ状態(ハイインピーダンスのＨＩＧ
Ｈレベル状態)となる。
【００８５】このとき、対象ピンが正常である場合に
は、図４に示すように、プルアップ抵抗３３によって対
象ピンに内在するコンデンサＣに電荷が蓄積されるの
で、ＨＺＨ状態がかなり長い時間ホールドされる。これ
に対し、対象ピンがＧＮＤとの間でショートしている場
合(異常の場合)には、ショート抵抗ＳＨ１と対象ピンに
内在するコンデンサＣの容量とによって定まる時定数
で、ＨＺＨ状態がＨＺＬ状態(ハイインピーダンスのＬ
ＯＷレベル状態)へ移行する。
は、図４に示すように、プルアップ抵抗３３によって対
象ピンに内在するコンデンサＣに電荷が蓄積されるの
で、ＨＺＨ状態がかなり長い時間ホールドされる。これ
に対し、対象ピンがＧＮＤとの間でショートしている場
合(異常の場合)には、ショート抵抗ＳＨ１と対象ピンに
内在するコンデンサＣの容量とによって定まる時定数
で、ＨＺＨ状態がＨＺＬ状態(ハイインピーダンスのＬ
ＯＷレベル状態)へ移行する。
【００８６】例えば、ショート抵抗ＳＨ１の抵抗値が
０.１〜１ｋΩであり、コンデンサＣの容量が２〜５ｐ
Ｆである場合には、時定数は０.２〜５ｎｓとなる。な
お、ＨＺＨ状態からＨＺＬ状態への移行は、ショート抵
抗ＳＨ１の抵抗値が小さい程早い。
０.１〜１ｋΩであり、コンデンサＣの容量が２〜５ｐ
Ｆである場合には、時定数は０.２〜５ｎｓとなる。な
お、ＨＺＨ状態からＨＺＬ状態への移行は、ショート抵
抗ＳＨ１の抵抗値が小さい程早い。
【００８７】ところで、ＨＺＨ状態がＨＺＬ状態へ移行
することによって、入力バッファ３４からＢＳ-ＦＦ３
７へ印加される電圧が低下する。このとき、ＢＳ-ＦＦ
３７は、入力バッファ３４からの電圧が自身が保持する
閾値未満となった場合には、テストクロックの入力タイ
ミングでその保持内容を“１”から“０”へ変更する。
このＢＳ-ＦＦ３７へ入力される電圧レベルが“１”か
ら“０”へ変更される時間は、ＨＺＨ状態がＨＺＬ状態
へ移行する時間に比例する。
することによって、入力バッファ３４からＢＳ-ＦＦ３
７へ印加される電圧が低下する。このとき、ＢＳ-ＦＦ
３７は、入力バッファ３４からの電圧が自身が保持する
閾値未満となった場合には、テストクロックの入力タイ
ミングでその保持内容を“１”から“０”へ変更する。
このＢＳ-ＦＦ３７へ入力される電圧レベルが“１”か
ら“０”へ変更される時間は、ＨＺＨ状態がＨＺＬ状態
へ移行する時間に比例する。
【００８８】このため、ＢＳ-ＦＦ３７へ入力される電
圧が“１”から“０”へ変更される時間は、対象ピンが
正常な場合よりも対象ピンが異常な場合の方が短い。そ
こで、入力バッファ３４から出力される電圧レベルが
“１”から“０”となるまでの時間を測定することで、
対象ピンが正常か異常かを判定する。
圧が“１”から“０”へ変更される時間は、対象ピンが
正常な場合よりも対象ピンが異常な場合の方が短い。そ
こで、入力バッファ３４から出力される電圧レベルが
“１”から“０”となるまでの時間を測定することで、
対象ピンが正常か異常かを判定する。
【００８９】本実施形態では、ＢＳ-ＦＦ３５に自身の
保持内容を“０”から“１”に変更する(シフトさせる)
テストクロック(ＴＣＫ１)が入力されてから次のテスト
クロック(ＴＣＫ２)がＢＳ-ＦＦ３７に入力された際に
おけるＢＳ-ＦＦ３７の保持内容を取得し(Ｓ４５,Ｓ４
６)、この保持内容が“０”か“１”の何れであるかを
もって、対象ピンが正常か異常かが判定される。
保持内容を“０”から“１”に変更する(シフトさせる)
テストクロック(ＴＣＫ１)が入力されてから次のテスト
クロック(ＴＣＫ２)がＢＳ-ＦＦ３７に入力された際に
おけるＢＳ-ＦＦ３７の保持内容を取得し(Ｓ４５,Ｓ４
６)、この保持内容が“０”か“１”の何れであるかを
もって、対象ピンが正常か異常かが判定される。
【００９０】即ち、ＴＣＫ２がＢＳ-ＦＦ３７に入力さ
れた際におけるＢＳ-ＦＦ３７の保持内容は、Ｉ／Ｏピ
ン１１ｏから取り出され、パターン比較器２３へ転送さ
れる。パターン比較器２３は、ＴＣＫ２入力時における
ＢＳ-ＦＦ３７の保持内容が“１”から“０”へ変更さ
れているか否かを判定する(Ｓ４７,Ｓ４８)。具体的に
は、パターン比較器２３は、入力されたテストパターン
とパターン発生器２１から出力されたテストパターンで
ある“１”,“０”,“１”とを対比し、両者が一致する
か否かを判定する。
れた際におけるＢＳ-ＦＦ３７の保持内容は、Ｉ／Ｏピ
ン１１ｏから取り出され、パターン比較器２３へ転送さ
れる。パターン比較器２３は、ＴＣＫ２入力時における
ＢＳ-ＦＦ３７の保持内容が“１”から“０”へ変更さ
れているか否かを判定する(Ｓ４７,Ｓ４８)。具体的に
は、パターン比較器２３は、入力されたテストパターン
とパターン発生器２１から出力されたテストパターンで
ある“１”,“０”,“１”とを対比し、両者が一致する
か否かを判定する。
【００９１】このとき、対象ピンが異常である場合に
は、パターン比較器２３に入力されるテストパターンは
“０”,“０”,“１”に変更されているので、この場合
には、パターン比較器２３は、対象ピンがＧＮＤとの間
でショートしていると判定する(Ｓ４９)。これに対し、
両者が一致する場合には、パターン比較器２３は、対象
ピンが正常であると判定する(Ｓ５０)。その後、上述し
た第３の試験方法が残りのＩ／Ｏピン１１の夫々につい
て行われる。これによって、Ｉ／Ｏピン１１ｄ〜１１ｏ
の良否が夫々判定される。
は、パターン比較器２３に入力されるテストパターンは
“０”,“０”,“１”に変更されているので、この場合
には、パターン比較器２３は、対象ピンがＧＮＤとの間
でショートしていると判定する(Ｓ４９)。これに対し、
両者が一致する場合には、パターン比較器２３は、対象
ピンが正常であると判定する(Ｓ５０)。その後、上述し
た第３の試験方法が残りのＩ／Ｏピン１１の夫々につい
て行われる。これによって、Ｉ／Ｏピン１１ｄ〜１１ｏ
の良否が夫々判定される。
【００９２】なお、ＴＣＫ２の代わりに、内部論理１３
の動作用のクロックが用いられても良い。また、ＴＣＫ
２は、通常のテストクロックのタイミングを変更して生
成されたものであっても良い。また、出力バッファ２６
がＨＺＨ状態となってからＢＳ-ＦＦ３７の保持内容が
“１”から“０”へ変わるまでの時間を測定するように
構成されていても良い。また、第３の試験方法は、プル
アップ抵抗３３を有しないチップについても実施でき
る。 〔第４の試験方法〕以下、第４の試験方法によるチップ
１０のＩ／Ｏピン１１ｄ〜１１ｏの良否のテスト(第４
実施例)を、図９のフローチャートを参照しながら説明
する。第４の試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの
夫々が電圧源ＶＤＤとショートしているか否かを判定す
るテストである。
の動作用のクロックが用いられても良い。また、ＴＣＫ
２は、通常のテストクロックのタイミングを変更して生
成されたものであっても良い。また、出力バッファ２６
がＨＺＨ状態となってからＢＳ-ＦＦ３７の保持内容が
“１”から“０”へ変わるまでの時間を測定するように
構成されていても良い。また、第３の試験方法は、プル
アップ抵抗３３を有しないチップについても実施でき
る。 〔第４の試験方法〕以下、第４の試験方法によるチップ
１０のＩ／Ｏピン１１ｄ〜１１ｏの良否のテスト(第４
実施例)を、図９のフローチャートを参照しながら説明
する。第４の試験方法は、Ｉ／Ｏピン１１ｄ〜１１ｏの
夫々が電圧源ＶＤＤとショートしているか否かを判定す
るテストである。
【００９３】最初に、パターン発生器２１とＪＴＡＧ制
御回路１５とが、ＢＳマクロ１２ａ〜１２ｌから一つの
ＢＳマクロ１２を特定し、特定したＢＳマクロ１２に接
続されたＩ／Ｏピン１１を対象ピンとし、この対象ピン
からＬＯＷ信号が出力される状態とする。即ち、パター
ン発生器２１が、例えば“０”,“０”,“１”のパター
ンをＩ／Ｏピン１１ｄからシリアル入力し(Ｓ５１)、特
定したＢＳマクロ１２のＢＳ-ＦＦ３６に“０”が保持
され、ＢＳ-ＦＦ３５に“０”が保持される状態とす
る。これによって、対象ピンに接続された出力バッファ
２６からはＬＯＷ信号が出力される(Ｓ５２,Ｓ５３)。
御回路１５とが、ＢＳマクロ１２ａ〜１２ｌから一つの
ＢＳマクロ１２を特定し、特定したＢＳマクロ１２に接
続されたＩ／Ｏピン１１を対象ピンとし、この対象ピン
からＬＯＷ信号が出力される状態とする。即ち、パター
ン発生器２１が、例えば“０”,“０”,“１”のパター
ンをＩ／Ｏピン１１ｄからシリアル入力し(Ｓ５１)、特
定したＢＳマクロ１２のＢＳ-ＦＦ３６に“０”が保持
され、ＢＳ-ＦＦ３５に“０”が保持される状態とす
る。これによって、対象ピンに接続された出力バッファ
２６からはＬＯＷ信号が出力される(Ｓ５２,Ｓ５３)。
【００９４】次に、各ＢＳ-ＦＦ３５〜３７に保持され
たテストデータをテストクロックに従ってシフトさせる
(Ｓ５４)。これによって、特定されたＢＳマクロ１２の
ＢＳ-ＦＦ３７が“０”を保持し、ＢＳ-ＦＦ３６が
“０”を保持し、ＢＳ-ＦＦ３５が“１”を保持する状
態となる。すると、出力バッファ２６がディスエーブル
状態，即ち、ＨＺＬ状態となる。
たテストデータをテストクロックに従ってシフトさせる
(Ｓ５４)。これによって、特定されたＢＳマクロ１２の
ＢＳ-ＦＦ３７が“０”を保持し、ＢＳ-ＦＦ３６が
“０”を保持し、ＢＳ-ＦＦ３５が“１”を保持する状
態となる。すると、出力バッファ２６がディスエーブル
状態，即ち、ＨＺＬ状態となる。
【００９５】このとき、対象ピンが正常である場合に
は、図５に示すように、プルアップ抵抗３３と、対象ピ
ンに内在するコンデンサＣとによる時定数でＨＺＬ状態
がＨＬＨ状態へ移行する。例えば、プルアップ抵抗３３
の抵抗値が０.１〜１ｋΩであり、コンデンサＣの容量
が２〜５ｐＦである場合には、１０〜１００ｎｓの時定
数でＨＺＬ状態がＨＺＨ状態へ移行する。
は、図５に示すように、プルアップ抵抗３３と、対象ピ
ンに内在するコンデンサＣとによる時定数でＨＺＬ状態
がＨＬＨ状態へ移行する。例えば、プルアップ抵抗３３
の抵抗値が０.１〜１ｋΩであり、コンデンサＣの容量
が２〜５ｐＦである場合には、１０〜１００ｎｓの時定
数でＨＺＬ状態がＨＺＨ状態へ移行する。
【００９６】これに対し、対象ピンが電圧源ＶＤＤとの
間でショートしている場合には、プルアップ抵抗３３及
びショート抵抗ＳＨ１の並列抵抗と対象ピンに内在する
コンデンサＣの容量とによって定まる時定数で、ＨＺＬ
状態がＨＺＨ状態へ移行する。例えば、ショート抵抗Ｓ
Ｈ１の抵抗値が０.１〜１ｋΩであり、コンデンサＣの
容量が２〜５ｐＦである場合には、０.２〜５ｎｓの時
定数でＨＺＬ状態がＨＺＨ状態へ移行する。このよう
に、対象ピンが電圧源ＶＤＤとショートしている場合に
は、対象ピンが正常な場合よりも短い時間でＨＺＨ状態
となる。
間でショートしている場合には、プルアップ抵抗３３及
びショート抵抗ＳＨ１の並列抵抗と対象ピンに内在する
コンデンサＣの容量とによって定まる時定数で、ＨＺＬ
状態がＨＺＨ状態へ移行する。例えば、ショート抵抗Ｓ
Ｈ１の抵抗値が０.１〜１ｋΩであり、コンデンサＣの
容量が２〜５ｐＦである場合には、０.２〜５ｎｓの時
定数でＨＺＬ状態がＨＺＨ状態へ移行する。このよう
に、対象ピンが電圧源ＶＤＤとショートしている場合に
は、対象ピンが正常な場合よりも短い時間でＨＺＨ状態
となる。
【００９７】ところで、ＨＺＬ状態がＨＺＨ状態へ移行
することによって、入力バッファ３４からＢＳ-ＦＦ３
７へ入力される電圧が上昇する。このとき、ＢＳ-ＦＦ
３７は、入力バッファ３４からの電圧レベルが自身が保
持する閾値以上となった場合には、テストクロックの入
力タイミングでその保持内容を“０”から“１”へ変更
する。このＢＳ-ＦＦ３７へ入力される電圧が“０”か
ら“１”へ変更される時間は、上述したＨＺＨ状態がＨ
ＺＬ状態へ移行する時間に比例する。
することによって、入力バッファ３４からＢＳ-ＦＦ３
７へ入力される電圧が上昇する。このとき、ＢＳ-ＦＦ
３７は、入力バッファ３４からの電圧レベルが自身が保
持する閾値以上となった場合には、テストクロックの入
力タイミングでその保持内容を“０”から“１”へ変更
する。このＢＳ-ＦＦ３７へ入力される電圧が“０”か
ら“１”へ変更される時間は、上述したＨＺＨ状態がＨ
ＺＬ状態へ移行する時間に比例する。
【００９８】このため、ＢＳ-ＦＦ３７へ入力される電
圧が“０”から“１”へ変更される時間は、対象ピンが
正常な場合よりも対象ピンが異常な場合の方が短い。そ
こで、ＢＳ-ＦＦ３５に保持内容を“１”から“０”に
変更する(シフトさせる)テストクロック(ＴＣＫ１)が入
力されてから次のテストクロック(ＴＣＫ２)がＢＳ-Ｆ
Ｆ３７に入力された際におけるＢＳ-ＦＦ３７の保持内
容を取得し(Ｓ５５,Ｓ５６)、この保持内容が“０”か
“１”の何れであるかをもって、対象ピンが正常か異常
かを判定する。
圧が“０”から“１”へ変更される時間は、対象ピンが
正常な場合よりも対象ピンが異常な場合の方が短い。そ
こで、ＢＳ-ＦＦ３５に保持内容を“１”から“０”に
変更する(シフトさせる)テストクロック(ＴＣＫ１)が入
力されてから次のテストクロック(ＴＣＫ２)がＢＳ-Ｆ
Ｆ３７に入力された際におけるＢＳ-ＦＦ３７の保持内
容を取得し(Ｓ５５,Ｓ５６)、この保持内容が“０”か
“１”の何れであるかをもって、対象ピンが正常か異常
かを判定する。
【００９９】即ち、ＴＣＫ２がＢＳ-ＦＦ３７に入力さ
れた際におけるＢＳ-ＦＦ３７の保持内容が、Ｉ／Ｏピ
ン１１ｏから取り出され、パターン比較器２３へ転送さ
れる。パターン比較器２３は、ＴＣＫ２入力時における
ＢＳ-ＦＦ３７の保持内容が“０”から“１”へ変更さ
れているか否かを判定する(Ｓ５７,Ｓ５８)。具体的に
は、パターン比較器２３は、入力されたテストパターン
とパターン発生器２１から出力されたテストパターンで
ある“０”,“０”,“１”とを対比し、両者が一致する
か否かを判定する。
れた際におけるＢＳ-ＦＦ３７の保持内容が、Ｉ／Ｏピ
ン１１ｏから取り出され、パターン比較器２３へ転送さ
れる。パターン比較器２３は、ＴＣＫ２入力時における
ＢＳ-ＦＦ３７の保持内容が“０”から“１”へ変更さ
れているか否かを判定する(Ｓ５７,Ｓ５８)。具体的に
は、パターン比較器２３は、入力されたテストパターン
とパターン発生器２１から出力されたテストパターンで
ある“０”,“０”,“１”とを対比し、両者が一致する
か否かを判定する。
【０１００】このとき、対象ピンが異常である場合に
は、パターン比較器２３に入力されるテストパターンは
“１”,“０”,“１”に変更されているので、この場合
には、パターン比較器２３は、対象ピンが電圧源ＶＤＤ
との間でショートしていると判定する(Ｓ５９)。これに
対し、両者が一致する場合には、対象ピンが正常である
と判定する(Ｓ６０)。その後、上述した第４の試験方法
が残りのＩ／Ｏピン１１の夫々について行われる。これ
によって、Ｉ／Ｏピン１１ｄ〜１１ｏの夫々の良否が判
定される。 〔実施形態の効果〕本実施形態による第１〜第４の試験
方法によると、ＬＳＩテスタ２０をＩ／Ｏピン１１ｄ〜
１１ｏの全てに接続しなくても、Ｉ／Ｏピン１１ｄ〜１
１ｏがＧＮＤ又は電圧源ＶＤＤとの間でショートしてい
るか否かを判定できる。
は、パターン比較器２３に入力されるテストパターンは
“１”,“０”,“１”に変更されているので、この場合
には、パターン比較器２３は、対象ピンが電圧源ＶＤＤ
との間でショートしていると判定する(Ｓ５９)。これに
対し、両者が一致する場合には、対象ピンが正常である
と判定する(Ｓ６０)。その後、上述した第４の試験方法
が残りのＩ／Ｏピン１１の夫々について行われる。これ
によって、Ｉ／Ｏピン１１ｄ〜１１ｏの夫々の良否が判
定される。 〔実施形態の効果〕本実施形態による第１〜第４の試験
方法によると、ＬＳＩテスタ２０をＩ／Ｏピン１１ｄ〜
１１ｏの全てに接続しなくても、Ｉ／Ｏピン１１ｄ〜１
１ｏがＧＮＤ又は電圧源ＶＤＤとの間でショートしてい
るか否かを判定できる。
【０１０１】また、Ｉ／Ｏピン１１ｄ〜１１ｏに対する
テストデータの設定は、ＢＳマクロ１２ａ〜１２ｌ，及
びＪＴＡＧ制御回路１５を用いて行うので、テスト用の
Ｉ／Ｏピンは、Ｉ／Ｏピン１１ａ〜１１ｄ，１１ｏの５
つで済む。
テストデータの設定は、ＢＳマクロ１２ａ〜１２ｌ，及
びＪＴＡＧ制御回路１５を用いて行うので、テスト用の
Ｉ／Ｏピンは、Ｉ／Ｏピン１１ａ〜１１ｄ，１１ｏの５
つで済む。
【０１０２】また、第１及び第２の試験方法は、ＩＥＥ
Ｅ Standard 1149.1に準拠したチップ１０に元々存する
電源ピンに流れ込むチップ１０全体の電源電流を検出す
ることによってテストを行い、第３及び第４の試験方法
は、ＢＳマクロ１２ａ〜１２ｌ，及びＪＴＡＧ制御回路
１５のみを用いてテストを行う。従って、本発明を実施
するに当たり、チップ１０に特別な構成を付加する必要
がない。
Ｅ Standard 1149.1に準拠したチップ１０に元々存する
電源ピンに流れ込むチップ１０全体の電源電流を検出す
ることによってテストを行い、第３及び第４の試験方法
は、ＢＳマクロ１２ａ〜１２ｌ，及びＪＴＡＧ制御回路
１５のみを用いてテストを行う。従って、本発明を実施
するに当たり、チップ１０に特別な構成を付加する必要
がない。
【０１０３】以上から、電子回路(ＩＣ,ＬＳＩ,ＵＬＳ
Ｉ)に設けられた膨大な数のＩ／Ｏピンの夫々について
のテストを、従来に比べて低コスト且つ短時間，即ち安
定且つ効率的に行うことができる。また、Ｉ／Ｏピン１
１ｄ〜１１ｏの全てにＬＳＩテスタ２０を接続すること
を要しないので、Ｉ／Ｏピン１１に物理的なダメージを
与えたり、回路基盤を傷つけたりする可能性を低減する
ことができる。本発明による試験方法は、特にエリアバ
ンプ方式を採用したチップ１０に有効である。
Ｉ)に設けられた膨大な数のＩ／Ｏピンの夫々について
のテストを、従来に比べて低コスト且つ短時間，即ち安
定且つ効率的に行うことができる。また、Ｉ／Ｏピン１
１ｄ〜１１ｏの全てにＬＳＩテスタ２０を接続すること
を要しないので、Ｉ／Ｏピン１１に物理的なダメージを
与えたり、回路基盤を傷つけたりする可能性を低減する
ことができる。本発明による試験方法は、特にエリアバ
ンプ方式を採用したチップ１０に有効である。
【０１０４】
【発明の効果】本発明による電子回路の試験方法及び試
験装置によれば、多数の入出力端子を有する電子回路に
ついての試験を従来に比べて低コスト且つ短時間で行う
ことが可能となる。
験装置によれば、多数の入出力端子を有する電子回路に
ついての試験を従来に比べて低コスト且つ短時間で行う
ことが可能となる。
【図１】本発明の実施形態による電子回路の構成図
【図２】図１に示したＢＳマクロ及びＪＴＡＧ制御回路
の構成図
の構成図
【図３】図２に示したＢＳマクロの詳細説明図
【図４】試験方法の説明図
【図５】試験方法の説明図
【図６】第１実施例のフローチャート
【図７】第２実施例のフローチャート
【図８】第３実施例のフローチャート
【図９】第４実施例のフローチャート
１０ 電子回路チップ １１ Ｉ／Ｏピン(複数の端子) １２ バウンダリスキャン機能付きマクロ(バウンダ
リスキャン回路) １３ 内部論理回路 １５ ＪＴＡＧ制御回路(バウンダリスキャン回路) １６ ＴＡＰコントローラ １７ 命令レジスタ １８ 命令デコーダ ２６ 出力バッファ ２８ バウンダリスキャン部 ３３ プルアップ抵抗 ３４ 入力バッファ ３５ バウンダリスキャンフリップフロップ(テスト
データ保持手段) ３６ バウンダリスキャンフリップフロップ(テスト
データ保持手段) ３７ バウンダリスキャンフリップフロップ(テスト
データ保持手段)
リスキャン回路) １３ 内部論理回路 １５ ＪＴＡＧ制御回路(バウンダリスキャン回路) １６ ＴＡＰコントローラ １７ 命令レジスタ １８ 命令デコーダ ２６ 出力バッファ ２８ バウンダリスキャン部 ３３ プルアップ抵抗 ３４ 入力バッファ ３５ バウンダリスキャンフリップフロップ(テスト
データ保持手段) ３６ バウンダリスキャンフリップフロップ(テスト
データ保持手段) ３７ バウンダリスキャンフリップフロップ(テスト
データ保持手段)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩本 尚美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 渡邊 久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (18)
- 【請求項１】内部論理回路，この内部論理回路の複数の
端子，及び該内部論理回路と該複数の端子との間に介在
するバウンダリスキャン回路を備えた電子回路の試験方
法であって、 前記複数の端子のうち、出力端子となる端子の全てから
同一レベルの信号が出力されるように前記バウンダリス
キャン回路にテストデータをセットする第１のステップ
と、 前記出力端子の出力が前記第１のステップで設定された
状態にあるときにおいて、前記電子回路の電源電流を検
出する第２のステップと、 前記出力端子のいずれか一つの端子が、残りの出力端子
と異なるレベルの信号を出力するように前記バウンダリ
スキャン回路にテストデータをセットする第３のステッ
プと、 前記出力端子の出力が前記第３のステップで設定された
状態にあるときにおいて、前記電子回路の電源電流を検
出する第４のステップと、 前記第２のステップで検出された電源電流と前記第４の
ステップで検出された電源電流との差に基づいて、前記
一つの異常の以上の有無を判定する第５のステップとを
有することを特徴とする電子回路の試験方法。 - 【請求項２】前記第１のステップにおいて、前記出力端
子となる端子の全てからローレベルの信号が出力される
ように前記バウンダリスキャン回路にテストデータをセ
ットし、 前記第３のステップにおいて、前記出力端子のいずれか
一つの端子がハイレベルの信号を出力し、残りの出力端
子がローレベルの信号を出力するように前記バウンダリ
スキャン回路にテストデータをセットし、 前記第５のステップにおいて、前記第２のステップで検
出された電源電流と前記第４のステップで検出された電
源電流との差が閾値を下回る場合に、前記一つの端子が
異常と判定することを特徴とする請求項１記載の電子回
路の試験方法。 - 【請求項３】前記第１のステップにおいて、前記出力端
子となる端子の全てからハイレベルの信号が出力される
ように前記バウンダリスキャン回路にテストデータをセ
ットし、 前記第３のステップにおいて、前記出力端子のいずれか
一つの端子がローレベルの信号を出力し、残りの出力端
子がハイレベルの信号を出力するように前記バウンダリ
スキャン回路にテストデータをセットし、 前記第５のステップにおいて、前記第２のステップで検
出された電源電流と前記第４のステップで検出された電
源電流との差が閾値を上回る場合に、前記一つの端子が
異常と判定することを特徴とする請求項１記載の電子回
路の試験方法。 - 【請求項４】内部論理回路，該内部論理回路の複数の端
子，及び該内部論理回路と該複数の端子との間に介在す
るバウンダリスキャン回路を備えた電子回路の試験方法
であって、 前記複数の端子のうち、被試験端子に対して所定レベル
の信号が出力されるように前記バウンダリスキャン回路
にテストデータを設定する第１のステップと、 前記被試験端子に対する出力をハイインピーダンス状態
にする第２のステップと、 前記第２のステップにおいてハイインピーダンス状態と
なってから前記被試験端子に対する出力のレベルが前記
所定レベルを維持する時間に基づいて、前記被試験端子
の異常の有無を判定する第３のステップとを有すること
を特徴とする電子回路の試験方法。 - 【請求項５】前記バウンダリスキャン回路は、前記端子
に接続されるバッファと、該バッファに供給されるテス
トデータを保持するテストデータ保持手段とを有し、 前記第１のステップにおいて、前記バッファから前記所
定レベルの信号が出力されるように前記テストデータ保
持手段にテストデータをセットし、 前記第２のステップにおいて、前記バッファをハイイン
ピーダンス状態に設定し、 前記第３のステップにおいて、前記バッファの出力が前
記所定レベルを維持する時間に基づいて、前記被試験端
子の異常の有無を判定することを特徴とする請求項４記
載の電子回路の試験方法。 - 【請求項６】前記バウンダリスキャン回路は、前記バッ
ファの出力に応じたレベルのデータが格納されるバッフ
ァ出力保持手段を有し、 前記第３のステップにおいて、前記バッファ出力保持手
段に格納されたデータが前記所定レベルに応じたレベル
を維持する時間に基づいて、前記被試験端子の異常の有
無を判定することを特徴とする請求項５記載の電子回路
の試験方法。 - 【請求項７】前記第３のステップは、前記バッファがハ
イインピーダンス状態になってから所定時間後の前記バ
ッファ出力保持手段に格納されたデータのレベルを検出
し、該レベルに基づいて前記被試験端子の異常の有無を
判定することを特徴とする請求項６記載の電子回路の試
験方法。 - 【請求項８】前記第１のステップにおいて、前記所定レ
ベルとしてローレベルを定義することを特徴とする請求
項４乃至７の何れかに記載の電子回路の試験方法。 - 【請求項９】前記第１のステップにおいて、前記所定レ
ベルとしてハイレベルを定義することを特徴とする請求
項４乃至７の何れかに記載の電子回路の試験方法。 - 【請求項１０】内部論理回路，該内部論理回路の複数の
端子，及び該内部論理回路と該複数の端子との間に介在
するバウンダリスキャン回路を備えた電子回路の試験装
置であって、 前記複数の端子のうち、出力端子となる端子の全てから
同一レベルの信号が出力されるように前記バウンダリス
キャン回路にテストデータをセットすることにより第１
の状態を設定するとともに、前記出力端子のいずれか一
つを除く端子が前記レベルの信号を出力し、該一つの端
子が該レベルと異なるレベルの信号を出力するように前
記バウンダリスキャン回路にテストデータをセットする
ことにより第２の状態を設定する制御手段と、 前記第１の状態にあるときにおける前記電子回路の電源
電流と、前記第２の状態にあるときにおける電源電流を
検出する電流検出手段と、 前記検出手段によって検出された前記第１の状態におけ
る電源電流と前記第２の状態における電源電流との差に
基づき、前記一つの端子の異常の有無を判定する判定手
段とを有することを特徴とする電子回路の試験装置。 - 【請求項１１】前記制御手段は、前記出力端子となる端
子の全てからローレベルの信号が出力されるように前記
バウンダリスキャン回路にテストデータをセットして前
記第１の状態を設定するとともに、前記出力端子のいず
れか一つの端子からハイレベルの信号が出力され、残り
の出力端子からローレベルの信号が出力されるように前
記バウンダリスキャン回路にテストデータをセットする
ことにより前記第２の状態を設定し、 前記判定手段は、前記電源電流の差が閾値を下回る場合
に、前記一つの端子が異常と判定することを特徴とする
請求項１０記載の電子回路の試験装置。 - 【請求項１２】前記制御手段は、前記出力端子となる端
子の全てからハイレベルの信号が出力されるように前記
バウンダリスキャン回路にテストデータをセットして前
記第１の状態を設定するとともに、前記出力端子のいず
れか一つの端子からローレベルの信号が出力され、残り
の出力端子からハイレベルの信号が出力されるように前
記バウンダリスキャン回路にテストデータをセットする
ことにより前記第２の状態を設定し、 前記判定手段は、前記電源電流の差が閾値を上回る場合
に、前記一つの端子が異常と判定することを特徴とする
請求項１０記載の電子回路の試験装置。 - 【請求項１３】内部論理回路，該内部論理回路の複数の
端子，及び該内部論理回路と該複数の端子との間に介在
するバウンダリスキャン回路を備えた電子回路の試験装
置であって、 前記複数の端子のうち、被試験端子に対して所定レベル
の信号が出力されるように前記バウンダリスキャン回路
にテストデータを設定して第１の状態を設定した後に、
前記被試験端子に対する出力がハイインピーダンス状態
になるよう前記バウンダリスキャン回路にテストデータ
を設定して第２の状態を設定する制御手段と、 前記制御手段によってハイインピーダンス状態が設定さ
れてから、前記被試験端子に対する出力のレベルが前記
所定レベルを維持する時間に基づいて、前記被試験端子
の異常の有無を判定する判定手段とを有することを特徴
とする電子回路の試験装置。 - 【請求項１４】前記バウンダリスキャン回路は、前記端
子に接続されるバッファと、該バッファに供給されるテ
ストデータを保持するテストデータ保持手段とを有し、 前記制御手段は、前記バッファから前記所定レベルの信
号が出力されるように前記テストデータ保持手段にテス
トデータを格納して前記第１の状態を設定した後に、前
記バッファがハイインピーダンス状態となるよう前記テ
ストデータ保持手段にテストデータを設定して前記第２
の状態を設定し、 前記判定手段は、前記バッファの出力が前記所定レベル
を維持する時間に基づいて、前記被試験端子の異常の有
無を判定することを特徴する請求項１３記載の電子回路
の試験装置。 - 【請求項１５】前記バウンダリスキャン回路は、更に、
前記バッファの出力に応じたレベルのデータが格納され
るバッファ出力保持手段を有し、 前記判定手段は、前記バッファ出力保持手段に格納され
たデータが前記所定レベルに応じたレベルを維持する時
間に基づいて、前記被試験端子の異常の有無を判定する
ことを特徴とする請求項１４記載の電子回路の試験装
置。 - 【請求項１６】前記判定手段は、前記バッファがハイイ
ンピーダンス状態になってから所定時間後、前記バッフ
ァ出力保持手段に格納されたデータのレベルを検出し、
該レベルに基づいて前記被試験端子の異常の有無を判定
することを特徴とする請求項１５記載の電子回路の試験
装置。 - 【請求項１７】前記制御手段は、被試験端子に対してロ
ーレベルの信号が出力されるように前記バウンダリスキ
ャン回路にテストデータを設定して前記第１の状態を設
定することを特徴とする請求項１３乃至１６の何れかに
記載の電子回路の試験装置。 - 【請求項１８】前記制御手段は、被試験端子に対してハ
イレベルの信号が出力されるように前記バウンダリスキ
ャン回路にテストデータを設定して前記第１の状態を設
定することを特徴とする請求項１３乃至１６の何れかに
記載の電子回路の試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249110A JPH1183952A (ja) | 1997-09-12 | 1997-09-12 | 電子回路の試験方法及び試験装置 |
| TW087104382A TW374968B (en) | 1997-09-12 | 1998-03-24 | Testing method and testing apparatus of electronic circuit |
| EP98302334A EP0902298A3 (en) | 1997-09-12 | 1998-03-26 | Testing method and testing apparatus of electronic circuit |
| KR1019980012374A KR19990029154A (ko) | 1997-09-12 | 1998-04-08 | 전자 회로의 검사 방법 및 검사 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9249110A JPH1183952A (ja) | 1997-09-12 | 1997-09-12 | 電子回路の試験方法及び試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1183952A true JPH1183952A (ja) | 1999-03-26 |
Family
ID=17188110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9249110A Withdrawn JPH1183952A (ja) | 1997-09-12 | 1997-09-12 | 電子回路の試験方法及び試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0902298A3 (ja) |
| JP (1) | JPH1183952A (ja) |
| KR (1) | KR19990029154A (ja) |
| TW (1) | TW374968B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598193B1 (en) | 2000-01-24 | 2003-07-22 | Dell Products L.P. | System and method for testing component IC chips |
| JP2005268583A (ja) * | 2004-03-19 | 2005-09-29 | Nec Corp | 半導体記憶装置のテスト回路およびテスト方法 |
| JP2007003338A (ja) * | 2005-06-23 | 2007-01-11 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
| JP2007256146A (ja) * | 2006-03-24 | 2007-10-04 | Nec Electronics Corp | 半導体装置の故障検出装置及び故障検出方法 |
| JP2007267194A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 入出力装置およびその制御方法 |
| JP2008089518A (ja) * | 2006-10-04 | 2008-04-17 | Fujitsu Ltd | 半導体集積回路及び試験方法 |
| JP2008122338A (ja) * | 2006-11-15 | 2008-05-29 | Univ Of Tokushima | 電子回路の配線故障検査法とその検査容易化回路 |
| JP2010249802A (ja) * | 2009-03-26 | 2010-11-04 | Daikin Ind Ltd | 集積回路における外部端子の開放／短絡検査方法及び集積回路における外部端子の開放／短絡検査装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604785B1 (ko) * | 1999-09-10 | 2006-07-26 | 삼성전자주식회사 | 바운더리 스캔 셀을 구비하는 집적회로 장치 |
| DE19963207A1 (de) * | 1999-12-28 | 2001-07-05 | Bosch Gmbh Robert | Verfahren und Vorrichtung zum Prüfen der Anschlüsse eines elektronischen Halbleiterbauelements |
| US6445208B1 (en) * | 2000-04-06 | 2002-09-03 | Advantest Corp. | Power source current measurement unit for semiconductor test system |
| US6586921B1 (en) | 2000-05-12 | 2003-07-01 | Logicvision, Inc. | Method and circuit for testing DC parameters of circuit input and output nodes |
| US10782347B2 (en) * | 2017-10-23 | 2020-09-22 | Nxp B.V. | Method for identifying a fault at a device output and system therefor |
| US10436839B2 (en) | 2017-10-23 | 2019-10-08 | Nxp B.V. | Method for identifying a fault at a device output and system therefor |
| CN114204975A (zh) * | 2021-11-12 | 2022-03-18 | 北京微纳星空科技有限公司 | 一种uv应答机的综合测试系统 |
-
1997
- 1997-09-12 JP JP9249110A patent/JPH1183952A/ja not_active Withdrawn
-
1998
- 1998-03-24 TW TW087104382A patent/TW374968B/zh active
- 1998-03-26 EP EP98302334A patent/EP0902298A3/en not_active Withdrawn
- 1998-04-08 KR KR1019980012374A patent/KR19990029154A/ko active IP Right Grant
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598193B1 (en) | 2000-01-24 | 2003-07-22 | Dell Products L.P. | System and method for testing component IC chips |
| JP2005268583A (ja) * | 2004-03-19 | 2005-09-29 | Nec Corp | 半導体記憶装置のテスト回路およびテスト方法 |
| JP2007003338A (ja) * | 2005-06-23 | 2007-01-11 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
| JP2007256146A (ja) * | 2006-03-24 | 2007-10-04 | Nec Electronics Corp | 半導体装置の故障検出装置及び故障検出方法 |
| JP4713381B2 (ja) * | 2006-03-24 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の故障検出装置及び故障検出方法 |
| JP2007267194A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 入出力装置およびその制御方法 |
| JP2008089518A (ja) * | 2006-10-04 | 2008-04-17 | Fujitsu Ltd | 半導体集積回路及び試験方法 |
| JP2008122338A (ja) * | 2006-11-15 | 2008-05-29 | Univ Of Tokushima | 電子回路の配線故障検査法とその検査容易化回路 |
| JP2010249802A (ja) * | 2009-03-26 | 2010-11-04 | Daikin Ind Ltd | 集積回路における外部端子の開放／短絡検査方法及び集積回路における外部端子の開放／短絡検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0902298A3 (en) | 1999-09-29 |
| KR19990029154A (ko) | 1999-04-26 |
| TW374968B (en) | 1999-11-21 |
| EP0902298A2 (en) | 1999-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8225156B1 (en) | Methods and apparatuses for external voltage test methodology of input-output circuits | |
| US7109736B2 (en) | System for measuring signal path resistance for an integrated circuit tester interconnect structure | |
| US6586921B1 (en) | Method and circuit for testing DC parameters of circuit input and output nodes | |
| US6731106B2 (en) | Measuring on-resistance of an output buffer with test terminals | |
| JPH1183952A (ja) | 電子回路の試験方法及び試験装置 | |
| US9372230B2 (en) | Substrate with state machine circuitry and tap state monitor circuitry | |
| JP2000504830A (ja) | 集積回路デバイスを試験する組立体および方法 | |
| US10866283B2 (en) | Test system with embedded tester | |
| US7688100B2 (en) | Integrated circuit and a method for measuring a quiescent current of a module | |
| EP3290934B1 (en) | Scan circuitry with iddq verification | |
| US20070011529A1 (en) | Semiconductor device and test method thereof | |
| US6813737B1 (en) | Short circuited capacitor detection in AC coupled links using boundary scan test methodology | |
| Hales | A serially addressable, flexible current monitor for test fixture based I/sub DDQ//I/sub SSQ/testing | |
| de Jong et al. | Power pin testing: making the test coverage complete | |
| US7511506B2 (en) | Semiconductor testing system and testing method | |
| EP1431771B1 (en) | Probeless testing of pad buffers on a wafer | |
| JPH0829472A (ja) | 信号配線の良否検査方法 | |
| JPH11271400A (ja) | プリント配線板のテスト容易化構造 | |
| JP2010133881A (ja) | 半導体装置とそのテスト方法。 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |