JP2007003338A - 半導体装置及びそのテスト方法 - Google Patents
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Abstract
束ねる端子群の端子間の短絡又は多重故障がある場合であっても、これらを検出し、入出力端子を束ねても安定したテストを行なう。
【解決手段】
LSI1は、バウンダリスキャン回路12に接続された双方向バッファ20a〜20cを有し、バウンダリスキャン回路12は、各双方向バッファ20aを入力モード又は出力モードに非同期に設定する非同期設定回路7a〜7cを有する。先ず双方向バッファ20a〜20cを非同期に一律出力モードに設定して論理故障を検出し、論理故障がない場合に、双方向バッファ20a〜20cに接続される入出力端子IO1〜IO3を束ね、その双方向バッファ20a〜20cを非同期に一律入力モードに固定し、バウンダリスキャン回路12に所望のイネーブル状態に設定する設定値を設定した後、非同期に一律入力モードを解除し、バウンダリスキャン回路12によりDCテストを実行する。
【選択図】 図1
Description
図1は、本実施の形態における半導体装置(以下、LSIという)を示す回路図である。図1に示すように、本実施の形態においては、LSI1のLSI基板31上に、所望の機能を実現する内部論理回路2と、内部論理回路2と外部端子IO1、IO2、IO3を接続するデータ入出力回路11a〜11cとを有する場合について説明する。内部論理回路2は、SCAN回路を構成するSCAN−FF20a、20b、20c、20d及び組合せ回路103を有する。
上述の実施の形態1においては、双方向バッファの短絡故障や多重故障のテストをSCAN−FFによって行なったのに対し、本実施の形態においては、BSCAN回路で行うものである。すなわち、図3に示すステップS3におけるSCAN等の機能テストを、BSCAN回路のExtestモードによって実行する。図12は、本実施の形態におけるBSCAN回路を用いた短絡故障を検出する動作を説明するための回路図、図13は、同じくBSCAN回路を用いた多重故障を検出する動作を説明するための回路図である。
実施の形態2におけるBSCAN動作において双方向バッファの短絡故障や多重故障をテストする場合、少なくとも図5の共通項目及びBSCAN(Extest)テストを可能とする他のEN非同期制御回路を使用することも可能である。
上述の実施の形態においては、各BSCAN回路には、BSCANレジスタが2つであったのに対し、BSCANレジスタを3つ有する構成とすることも可能である。図15、図16は、BSCAN回路部分の変形例を示す回路図であって、図15は、図2に対応し、図16は、図14に対応する。
3 組み合わせ回路
4a,4b,4c,4d セレクタ
5a データ側BSCANレジスタ
5b EN側BSCANレジスタ
6a データ側Updateラッチ
6b EN側Updateラッチチ
7a,7b,7c,17 非同期制御回路
8 AND回路
9 OR回路
10 TAP回路
11a,11b,11c データ入出力回路
12 BSCAN回路
20a,20b,20c 各双方向バッファ
31 基板
32 治工具
Claims (10)
- バウンダリスキャン回路に接続された双方向バッファを有する半導体装置のテスト方法であって、
前記双方向バッファを入力モード又は出力モードに非同期に設定する非同期設定回路により、前記双方向バッファを一律出力モードに設定して論理故障を検出し、
前記論理故障がない場合に、双方向バッファに接続される入出力端子複数を束ね、前記非同期設定回路により前記束ねた入出力端子の双方向バッファを一律入力モードに固定し、
前記バウンダリスキャン回路に前記各双方向バッファを所望のイネーブル状態とする設定値を設定した後前記非同期設定回路により前記一律入力モードを解除し、
前記入出力端子を束ねた状態で前記バウンダリスキャン回路によりDCテストを実行する半導体装置のテスト方法。 - 前記双方向バッファを一律出力モードに固定して論理故障を検出する際は、
スキャンフリップフロップを使用し、内部回路を介して各双方向バッファの論理故障を検出する
ことを特徴とする請求項1記載の半導体装置のテスト方法。 - 前記双方向バッファを一律出力モードに固定して論理故障を検出する際は、
内部回路と前記双方向バッファとの接続を切り離し、前記バウンダリスキャン回路によって論理故障を検出する
ことを特徴とする請求項1記載の半導体装置のテスト方法。 - 前記双方向バッファを一律出力モードに固定して論理故障を検出する際は、
前記双方向バッファ間の短絡故障及び/又は前記双方向バッファの縮退故障を検出する
ことを特徴とする請求項1乃至3のいずれか1項記載の半導体装置のテスト方法。 - バウンダリスキャン回路に接続された双方向バッファを複数備える半導体装置において、
前記双方向バッファを入力モード又は出力モードに非同期に設定する非同期設定回路を有する半導体装置。 - 前記非同期設定回路は、2以上の制御信号により、前記双方向バッファを非同期に入力モード又は出力モードに切り替え制御される
ことを特徴とする請求項5記載の半導体装置。 - 前記非同期設定回路は、非同期にイネーブル状態を固定するか否かを制御する非同期イネーブル切り替え信号と、前記イネーブル状態を固定とした際に入力モードとするか出力モードとするかを切り替え制御する非同期イネーブル入出力制御信号とにより、前記双方向バッファを非同期に入力モード又は出力モードに切り変え制御する
ことを特徴とする請求項6記載の半導体装置。 - 前記バウンダリスキャン回路は、
前記双方向バッファの入出力モードを設定する設定値を受け取る第1のバウンダリスキャンレジスタ及びラッチと、
前記双方向バッファに入力する入力値を受け取る第2のバウンダリスキャンレジスタ及びラッチとを有し、
前記非同期設定回路は、前記内部回路の出力及び前記第1のラッチに接続され、
非同期にイネーブル状態を固定するか否かを制御する非同期イネーブル切り替え信号により前記非同期設定回路の非同期設定機能がオフされている場合に、モード切替信号により、前記非同期設定回路は前記内部回路の出力又は前記第1のラッチの前記設定値を選択出力し、前記双方向バッファには前記第2のラッチの前記入力値又は内部回路からの出力が選択出力される
ことを特徴とする請求項5乃至7のいずれか1項記載の半導体装置。 - 前記内部回路及び前記第2のラッチに接続され前記入力値を前記双方向バッファへ選択出力する第1の選択回路と、
前記双方向バッファの出力及び前記第1の選択回路の出力に接続されその出力値を前記第2のバウンダリスキャン回路に選択出力する第2の選択回路とを有し、
前記第1及び第2の選択回路は、前記モード切替信号に応じて前記選択出力を実行する
ことを特徴とする請求項8記載の半導体装置。 - 前記内部回路及び前記第2のラッチに接続され前記入力値を前記双方向バッファへ選択出力する第1の選択回路と、
前記双方向バッファの出力に接続された第3のバウンダリスキャンレジスタとを有し、
前記第1の選択回路は、前記モード切替信号に応じて前記選択出力を実行する
ことを特徴とする請求項8記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005183630A JP2007003338A (ja) | 2005-06-23 | 2005-06-23 | 半導体装置及びそのテスト方法 |
US11/455,158 US7552372B2 (en) | 2005-06-23 | 2006-06-19 | Semiconductor device and test method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005183630A JP2007003338A (ja) | 2005-06-23 | 2005-06-23 | 半導体装置及びそのテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007003338A true JP2007003338A (ja) | 2007-01-11 |
Family
ID=37619622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005183630A Pending JP2007003338A (ja) | 2005-06-23 | 2005-06-23 | 半導体装置及びそのテスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7552372B2 (ja) |
JP (1) | JP2007003338A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007193751A (ja) * | 2006-01-23 | 2007-08-02 | Nec Electronics Corp | 半導体装置およびデータ入出力システム |
JP2011149775A (ja) * | 2010-01-20 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路及びコアテスト回路 |
JP5761819B2 (ja) * | 2010-06-17 | 2015-08-12 | 国立大学法人 奈良先端科学技術大学院大学 | スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05256921A (ja) * | 1991-07-03 | 1993-10-08 | Hughes Aircraft Co | デジタルシステムの相互接続を試験する装置 |
JPH08105944A (ja) * | 1994-10-06 | 1996-04-23 | Fujitsu Ltd | Mcmに搭載されたlsiの試験方法および装置 |
JPH1144734A (ja) * | 1997-07-29 | 1999-02-16 | Fujitsu Ltd | 電子回路アセンブリ試験方法及び試験装置及び該試験用アダプタ |
JPH1183952A (ja) * | 1997-09-12 | 1999-03-26 | Fujitsu Ltd | 電子回路の試験方法及び試験装置 |
JP2001066350A (ja) * | 1999-08-27 | 2001-03-16 | Fuji Electric Co Ltd | 集積回路のテスト方法 |
JP2003337157A (ja) * | 2002-05-17 | 2003-11-28 | Nec Micro Systems Ltd | 半導体装置のdcテスト回路及び方法 |
JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3072718B2 (ja) | 1996-04-02 | 2000-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 多数のi/o信号を有する集積回路のテスト方法 |
JP3257425B2 (ja) * | 1996-12-25 | 2002-02-18 | 日本電気株式会社 | テスト回路及びテスト方法 |
US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
JPH1183947A (ja) * | 1997-09-03 | 1999-03-26 | Mitsubishi Electric Corp | Dcテスト用テスト回路およびdcテスト用テスト回路を用いたdcテスト方法 |
KR100308189B1 (ko) * | 1998-09-17 | 2001-11-30 | 윤종용 | 코어셀기반의집적회로의테스트용이도를증가시키기위한바운더리스캔회로 |
EP1296152A1 (de) * | 2001-09-21 | 2003-03-26 | Siemens Aktiengesellschaft | Elektronischer Baustein und Verfahren zu dessen Qualifizierungsmessung |
US20040199838A1 (en) * | 2003-03-19 | 2004-10-07 | Rutkowski Paul William | Enhanced boundary-scan method and apparatus providing tester channel reduction |
-
2005
- 2005-06-23 JP JP2005183630A patent/JP2007003338A/ja active Pending
-
2006
- 2006-06-19 US US11/455,158 patent/US7552372B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05256921A (ja) * | 1991-07-03 | 1993-10-08 | Hughes Aircraft Co | デジタルシステムの相互接続を試験する装置 |
JPH08105944A (ja) * | 1994-10-06 | 1996-04-23 | Fujitsu Ltd | Mcmに搭載されたlsiの試験方法および装置 |
JPH1144734A (ja) * | 1997-07-29 | 1999-02-16 | Fujitsu Ltd | 電子回路アセンブリ試験方法及び試験装置及び該試験用アダプタ |
JPH1183952A (ja) * | 1997-09-12 | 1999-03-26 | Fujitsu Ltd | 電子回路の試験方法及び試験装置 |
JP2001066350A (ja) * | 1999-08-27 | 2001-03-16 | Fuji Electric Co Ltd | 集積回路のテスト方法 |
JP2003337157A (ja) * | 2002-05-17 | 2003-11-28 | Nec Micro Systems Ltd | 半導体装置のdcテスト回路及び方法 |
JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
Also Published As
Publication number | Publication date |
---|---|
US20070011529A1 (en) | 2007-01-11 |
US7552372B2 (en) | 2009-06-23 |
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