JPH1026654A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1026654A JPH1026654A JP8182521A JP18252196A JPH1026654A JP H1026654 A JPH1026654 A JP H1026654A JP 8182521 A JP8182521 A JP 8182521A JP 18252196 A JP18252196 A JP 18252196A JP H1026654 A JPH1026654 A JP H1026654A
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Abstract
(57)【要約】
【課題】入力機能を有する端子の入力特性の試験を、他
の入力端子の状態や、内部回路のロジックに依存するこ
となく、専用の出力端子をあらたに追加することなく実
現することにある。 【解決手段】入力のみの機能を有する入力セルも双方向
機能のセルを用い、もともと双方向機能のセルも併せ
た、これらの双方向セルにおいて、試験モード時に、こ
れらのセルに入力されるデータを、試験モードを決定す
る信号にて保持し、また、その保持データを同一端子よ
り出力できる構成にする。また、この試験モード制御信
号を、複数の入力機能を有するセルに共用とする。 【効果】入力セルのレベル検定を、同一端子により容易
に行うことが可能となる。また、テスト時間を短縮する
事も可能となる。
の入力端子の状態や、内部回路のロジックに依存するこ
となく、専用の出力端子をあらたに追加することなく実
現することにある。 【解決手段】入力のみの機能を有する入力セルも双方向
機能のセルを用い、もともと双方向機能のセルも併せ
た、これらの双方向セルにおいて、試験モード時に、こ
れらのセルに入力されるデータを、試験モードを決定す
る信号にて保持し、また、その保持データを同一端子よ
り出力できる構成にする。また、この試験モード制御信
号を、複数の入力機能を有するセルに共用とする。 【効果】入力セルのレベル検定を、同一端子により容易
に行うことが可能となる。また、テスト時間を短縮する
事も可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の入力
機能を有する端子に関し、その入力特性を確認する際、
同一の端子を使用する半導体装置に関するものである。
機能を有する端子に関し、その入力特性を確認する際、
同一の端子を使用する半導体装置に関するものである。
【０００２】
【従来の技術】従来の入力特性を確認する手段として
は、図７の回路例に示す通り、機能を実現する内部論理
領域の回路７０１を用いて、端子１００から入力回路
（以下、「入力セル」という。）２００または双方向性
入出力回路（以下、「入出力セル」という。）に入力さ
れる入力信号を出力回路（以下、「出力セル」とい
う。）７０２または入出力セルの出力信号として伝播さ
せ、入力特性を確認する端子１００の入力信号の電圧又
は電流レベルの変化に対し、出力信号が応答した時の入
力レベルを出力端子７１０において判別する方法が知ら
れていた。また、図８の回路例に示す通り、専用の確認
試験回路として、入力信号１００を、二入力を有する論
理積素子８００の一方の入力とし、他の一方に他の入力
信号として信号１０１を入力された論理積素子８００を
用いて、これら二入力により構成された論理積素子８０
０の出力を、当該他の入力信号として次段の論理積素子
８０１の一入力として従属接続し、その最終段の論理積
素子の出力信号８２０を出力セルまたは入出力セルの出
力信号として伝播させ、入力特性を確認する端子以外の
入力端子の信号を論理積素子の入力レベルとして高レベ
ルとなる様に固定し、入力特性を確認する端子の信号の
レベルの変化に対し、出力信号が応答した時の入力レベ
ルを判別する方法が知られていた。
は、図７の回路例に示す通り、機能を実現する内部論理
領域の回路７０１を用いて、端子１００から入力回路
（以下、「入力セル」という。）２００または双方向性
入出力回路（以下、「入出力セル」という。）に入力さ
れる入力信号を出力回路（以下、「出力セル」とい
う。）７０２または入出力セルの出力信号として伝播さ
せ、入力特性を確認する端子１００の入力信号の電圧又
は電流レベルの変化に対し、出力信号が応答した時の入
力レベルを出力端子７１０において判別する方法が知ら
れていた。また、図８の回路例に示す通り、専用の確認
試験回路として、入力信号１００を、二入力を有する論
理積素子８００の一方の入力とし、他の一方に他の入力
信号として信号１０１を入力された論理積素子８００を
用いて、これら二入力により構成された論理積素子８０
０の出力を、当該他の入力信号として次段の論理積素子
８０１の一入力として従属接続し、その最終段の論理積
素子の出力信号８２０を出力セルまたは入出力セルの出
力信号として伝播させ、入力特性を確認する端子以外の
入力端子の信号を論理積素子の入力レベルとして高レベ
ルとなる様に固定し、入力特性を確認する端子の信号の
レベルの変化に対し、出力信号が応答した時の入力レベ
ルを判別する方法が知られていた。
【０００３】
【発明が解決しようとする課題】図７の従来技術を用い
た場合、機能を実現する内部論理領域の回路を用いて試
験をするため、その回路構成と他の入力信号の影響を受
け、入力から出力までの伝播経路を確定する為に内部論
理領域の回路と入力端子との両方の状態設定を行う必要
があった。単純な組み合わせ回路のみであれば、制御性
がよく他入力信号の状態固定により設定が比較的容易で
あるが、一般にはラッチ回路、フリップフロップ回路の
様なデータ保持素子を数多く有し、このような場合には
クロック信号の複数回の入力動作を要し、制御性が劣る
事による確認試験時間の増加となっていた。また、比較
的容易な単純な組み合わせ回路であっても、近年の大規
模回路構成の場合、全ての入力の試験は複雑な信号の組
み合わせとなり、必ずしも単時間の確認試験時間とは言
えなくなっている。
た場合、機能を実現する内部論理領域の回路を用いて試
験をするため、その回路構成と他の入力信号の影響を受
け、入力から出力までの伝播経路を確定する為に内部論
理領域の回路と入力端子との両方の状態設定を行う必要
があった。単純な組み合わせ回路のみであれば、制御性
がよく他入力信号の状態固定により設定が比較的容易で
あるが、一般にはラッチ回路、フリップフロップ回路の
様なデータ保持素子を数多く有し、このような場合には
クロック信号の複数回の入力動作を要し、制御性が劣る
事による確認試験時間の増加となっていた。また、比較
的容易な単純な組み合わせ回路であっても、近年の大規
模回路構成の場合、全ての入力の試験は複雑な信号の組
み合わせとなり、必ずしも単時間の確認試験時間とは言
えなくなっている。
【０００４】また、図８の従来技術は、専用の確認試験
回路により制御性は向上しているが、他入力セルまたは
入出力セルの入力信号を固定する必要があり、１回の確
認試験にて、一つの入力信号の試験のみ可能であり、試
験を行う入力信号数だけ被試験端子を取り替えて１端子
毎に試験動作を繰り返すこととなり、確認試験時間の増
加となっていた。
回路により制御性は向上しているが、他入力セルまたは
入出力セルの入力信号を固定する必要があり、１回の確
認試験にて、一つの入力信号の試験のみ可能であり、試
験を行う入力信号数だけ被試験端子を取り替えて１端子
毎に試験動作を繰り返すこととなり、確認試験時間の増
加となっていた。
【０００５】そこで、本発明はこの様な問題点を解決す
るものでその目的とするところは、入力機能を有する端
子の入力特性の確認を、他の入力端子の状態又は他の入
出力端子の状態に依存する事なく、また、専用の出力端
子を要することなく実現することにある。
るものでその目的とするところは、入力機能を有する端
子の入力特性の確認を、他の入力端子の状態又は他の入
出力端子の状態に依存する事なく、また、専用の出力端
子を要することなく実現することにある。
【０００６】
（手段１）本発明の請求項１に記載した半導体装置は、
入力回路を含む半導体装置において、通常モードでは前
記入力回路へ端子から入力されるの入力信号を出力し試
験モードでは該入力信号を保持する保持回路と、該試験
モードにおいて該保持回路の出力を前記端子に出力する
出力手段とを具備することを特徴とする。 （手段２）
本発明の請求項２に記載した半導体装置は、双方向性入
出力回路を含む半導体装置において、前記双方向性入出
力回路へ端子から入力されるの入力信号を試験モードに
おいて保持する保持回路と、該試験モードにおいて該保
持信号を前記端子に出力する出力手段と、通常モードで
は前記端子への出力を、前記試験モードでは前記出力手
段の出力をそれぞれ選択して前記端子に出力する選択回
路とを具備することを特徴とする。
入力回路を含む半導体装置において、通常モードでは前
記入力回路へ端子から入力されるの入力信号を出力し試
験モードでは該入力信号を保持する保持回路と、該試験
モードにおいて該保持回路の出力を前記端子に出力する
出力手段とを具備することを特徴とする。 （手段２）
本発明の請求項２に記載した半導体装置は、双方向性入
出力回路を含む半導体装置において、前記双方向性入出
力回路へ端子から入力されるの入力信号を試験モードに
おいて保持する保持回路と、該試験モードにおいて該保
持信号を前記端子に出力する出力手段と、通常モードで
は前記端子への出力を、前記試験モードでは前記出力手
段の出力をそれぞれ選択して前記端子に出力する選択回
路とを具備することを特徴とする。
【０００７】（手段３）本発明の請求項３に記載した半
導体装置は、入力回路を含む半導体装置において、通常
モードにおいて前記入力回路へ端子から入力されるの入
力信号を保持する保持回路と、試験モードにおいて前記
入力信号の前記回路への入力を禁止する禁止手段と、該
試験モードにおいて該保持回路の出力を前記端子に出力
する出力手段とを具備することを特徴とする。
導体装置は、入力回路を含む半導体装置において、通常
モードにおいて前記入力回路へ端子から入力されるの入
力信号を保持する保持回路と、試験モードにおいて前記
入力信号の前記回路への入力を禁止する禁止手段と、該
試験モードにおいて該保持回路の出力を前記端子に出力
する出力手段とを具備することを特徴とする。
【０００８】（手段４）本発明の請求項４に記載した半
導体装置は、双方向性入出力回路を含む半導体装置にお
いて、通常モードにおいて前記双方向性入出力回路へ端
子から入力されるの入力信号を保持する保持回路と、試
験モードにおいて前記入力信号の前記保持回路への入力
を禁止する禁止手段と、通常モードでは前記端子への出
力を、前記試験モードでは前記出力手段の出力をそれぞ
れ選択して前記端子に出力する選択回路とを具備するこ
とを特徴とする。
導体装置は、双方向性入出力回路を含む半導体装置にお
いて、通常モードにおいて前記双方向性入出力回路へ端
子から入力されるの入力信号を保持する保持回路と、試
験モードにおいて前記入力信号の前記保持回路への入力
を禁止する禁止手段と、通常モードでは前記端子への出
力を、前記試験モードでは前記出力手段の出力をそれぞ
れ選択して前記端子に出力する選択回路とを具備するこ
とを特徴とする。
【０００９】（手段５）本発明の請求項５に記載した半
導体装置は、請求項１もしくは２もしくは３又は４記載
の半導体装置において、前記試験モードを設定する共通
の信号線であることを特徴とする。
導体装置は、請求項１もしくは２もしくは３又は４記載
の半導体装置において、前記試験モードを設定する共通
の信号線であることを特徴とする。
【００１０】（手段６）本発明の請求項６に記載した半
導体装置は、請求項１もしくは２もしくは３又は４記載
の半導体装置において、前記入力回路あるいは出力回路
あるいは双方向性入出力回路は、前記試験モードを設定
する信号を遅延して出力する遅延手段を具備してなるこ
とを特徴とする。
導体装置は、請求項１もしくは２もしくは３又は４記載
の半導体装置において、前記入力回路あるいは出力回路
あるいは双方向性入出力回路は、前記試験モードを設定
する信号を遅延して出力する遅延手段を具備してなるこ
とを特徴とする。
【００１１】（手段７）本発明の請求項７に記載した半
導体装置は、請求項６記載の半導体装置において、前記
遅延手段は正転論理回路からなり、該正転論理回路の出
力端子が該半導体装置の周辺領域に同一方向に配置さ
れ、後段の入力回路あるいは出力回路又は双方向性入出
力回路へ接続されてなることを特徴とする。
導体装置は、請求項６記載の半導体装置において、前記
遅延手段は正転論理回路からなり、該正転論理回路の出
力端子が該半導体装置の周辺領域に同一方向に配置さ
れ、後段の入力回路あるいは出力回路又は双方向性入出
力回路へ接続されてなることを特徴とする。
【００１２】（手段８）本発明の請求項８に記載した半
導体装置は、請求項７記載の半導体装置において、前記
接続が出力回路及び双方方性入出力回路を構成する前記
周辺領域に沿って形成されてなることを特徴とする。
導体装置は、請求項７記載の半導体装置において、前記
接続が出力回路及び双方方性入出力回路を構成する前記
周辺領域に沿って形成されてなることを特徴とする。
【００１３】
【作用】手段１から手段４では、当該半導体装置は通常
モードと試験モードとを有し、入力機能を有するセルを
全て入出力セル構成とし、入力レベルを保持する回路を
有し、試験モード信号により保持したレベルを同一端子
に出力することにより、同一端子にて機能確認を可能と
することができる。
モードと試験モードとを有し、入力機能を有するセルを
全て入出力セル構成とし、入力レベルを保持する回路を
有し、試験モード信号により保持したレベルを同一端子
に出力することにより、同一端子にて機能確認を可能と
することができる。
【００１４】手段５から手段８では、試験モード信号を
同一のものとすることにより、入力機能を有する全セル
の一括機能確認を可能とすることができる。
同一のものとすることにより、入力機能を有する全セル
の一括機能確認を可能とすることができる。
【００１５】当該半導体装置は通常モードと試験モード
とを有し、試験モードにおいて入力機能を試験すること
ができる。入力回路は、入力機能に付随する一群の論理
回路等を含んでもよく、また、出力回路、双方向性入出
力回路も同様である。保持回路はハーフビットでも１ビ
ットのフリップフロップでも他のフリップフロップでも
よい。
とを有し、試験モードにおいて入力機能を試験すること
ができる。入力回路は、入力機能に付随する一群の論理
回路等を含んでもよく、また、出力回路、双方向性入出
力回路も同様である。保持回路はハーフビットでも１ビ
ットのフリップフロップでも他のフリップフロップでも
よい。
【００１６】
【発明の実施の形態】半導体装置は、半導体チップを含
み、該半導体チップの中央部に作り込まれ所定の論理回
路を実現するための論理領域と、その論理領域の周辺に
作り込まれ、該半導体チップの外部と前記論理回路との
間で入出力信号を取り扱う入出力領域とからなる。入出
力領域には入力セル、出力セル、双方向セル等が配置さ
れる。
み、該半導体チップの中央部に作り込まれ所定の論理回
路を実現するための論理領域と、その論理領域の周辺に
作り込まれ、該半導体チップの外部と前記論理回路との
間で入出力信号を取り扱う入出力領域とからなる。入出
力領域には入力セル、出力セル、双方向セル等が配置さ
れる。
【００１７】図１に本発明による１つの入力セルを双方
向セルに置換した場合の、入力特性確認回路の実施例を
示し、図２にその時の期待動作としての波形図を示す。
入出力端子１００に接続する反転素子２００は本半導体
装置の入力レベル仕様によりそれぞれの規格値を有す
る。一般的にＣＭＯＳレベルと呼称されるものは、電源
電圧５Ｖ系にて高レベル入力電圧が３．５Ｖ以上、低レ
ベル入力電圧が１．５Ｖ以下として汎用の規格に定めら
れる。この他、ＴＴＬレベル、ＬＶＴＴＬレベルなどが
汎用規格としてそれぞれ使用される。図１に示す反転素
子２００をＣＭＯＳレベルとすると、通常は反転素子を
構成するトランジスタのサイズは、ＰチャネルとＮチャ
ネルにてトランジスタの能力値を示すベータ値を合わせ
るように設定される。しかし、主としてプロセスの製造
バラツキによるチャネル長、打ち込み濃度などの影響を
受け、半導体装置として、これらの規格を満足しないも
のが存在するため、これらは不良品として選別する必要
がある。選別試験は双方向性端子（以下、「入出力端
子」ともいう。）では入力モードにて入力電圧を規格値
に設定し、装置内部にて装置の電源電圧の’Ｈｉｇｈ’
もしくは’Ｌｏｗ’レベルに増幅し、識別されたか否か
でもって試験が行われる。図１の場合、ノード１０２に
て電源電圧に反転信号として増幅される必要がある。こ
の反転信号は、通常の入力信号として半導体装置内にて
使用される。また、この信号を保持素子２０２のデータ
として使用する。保持素子２０２のクロック端子に接続
する信号は、通常モード時は入力セルとしての機能とす
るようにデータを非保持とするものである必要がある。
図１の保持素子のクロック動作を’Ｈｉｇｈ’レベルに
て保持、’Ｌｏｗ’レベルにて非保持とするならば、テ
スト信号としてのノード１０１は通常モードでは’Ｌｏ
ｗ’レベル、試験モードでは’Ｈｉｇｈ’レベルとすれ
ばよい。保持素子２０２の出力信号１０４を該保持素子
２０２のＤ入力に入力されるデータ信号の正転信号とす
ると、図２のノード１０４の信号はこのテスト信号１０
１により同期した信号となる。
向セルに置換した場合の、入力特性確認回路の実施例を
示し、図２にその時の期待動作としての波形図を示す。
入出力端子１００に接続する反転素子２００は本半導体
装置の入力レベル仕様によりそれぞれの規格値を有す
る。一般的にＣＭＯＳレベルと呼称されるものは、電源
電圧５Ｖ系にて高レベル入力電圧が３．５Ｖ以上、低レ
ベル入力電圧が１．５Ｖ以下として汎用の規格に定めら
れる。この他、ＴＴＬレベル、ＬＶＴＴＬレベルなどが
汎用規格としてそれぞれ使用される。図１に示す反転素
子２００をＣＭＯＳレベルとすると、通常は反転素子を
構成するトランジスタのサイズは、ＰチャネルとＮチャ
ネルにてトランジスタの能力値を示すベータ値を合わせ
るように設定される。しかし、主としてプロセスの製造
バラツキによるチャネル長、打ち込み濃度などの影響を
受け、半導体装置として、これらの規格を満足しないも
のが存在するため、これらは不良品として選別する必要
がある。選別試験は双方向性端子（以下、「入出力端
子」ともいう。）では入力モードにて入力電圧を規格値
に設定し、装置内部にて装置の電源電圧の’Ｈｉｇｈ’
もしくは’Ｌｏｗ’レベルに増幅し、識別されたか否か
でもって試験が行われる。図１の場合、ノード１０２に
て電源電圧に反転信号として増幅される必要がある。こ
の反転信号は、通常の入力信号として半導体装置内にて
使用される。また、この信号を保持素子２０２のデータ
として使用する。保持素子２０２のクロック端子に接続
する信号は、通常モード時は入力セルとしての機能とす
るようにデータを非保持とするものである必要がある。
図１の保持素子のクロック動作を’Ｈｉｇｈ’レベルに
て保持、’Ｌｏｗ’レベルにて非保持とするならば、テ
スト信号としてのノード１０１は通常モードでは’Ｌｏ
ｗ’レベル、試験モードでは’Ｈｉｇｈ’レベルとすれ
ばよい。保持素子２０２の出力信号１０４を該保持素子
２０２のＤ入力に入力されるデータ信号の正転信号とす
ると、図２のノード１０４の信号はこのテスト信号１０
１により同期した信号となる。
【００１８】また、入力端子に接続する本発明の主旨に
より追加された出力素子２０３も同様にテスト信号によ
り制御され、動作を’Ｈｉｇｈ’レベルにて出力能
動、’Ｌｏｗ’レベルにて出力非能動とすれば、出力能
動時にノード１０４と同一の信号レベルを出力する。図
２では、本来入出力端子１００は１本であるが、説明の
便宜上、通常モードにて有効な入力信号と試験モードに
て有効な出力信号を分けて記載している。それぞれの信
号の「Ｘ」にて示す部分は入出力信号として無効なもの
である。出力信号の「Ｘ」区間に、入力信号の強制設定
を行うと、信号の競合モードとなり一般的には状態が保
証されない。選別試験はテスト信号’Ｈｉｇｈ’レベル
時の保持データの出力データを見て行われる。図２の例
では、入力データ’ＬＯＷ’レベルを反転増幅した出力
データ’Ｈｉｇｈ’レベルが、規格を満足する良品とな
る。この時の入力データのレベルは、ＣＭＯＳレベルで
は通常１．５Ｖ程度である。
より追加された出力素子２０３も同様にテスト信号によ
り制御され、動作を’Ｈｉｇｈ’レベルにて出力能
動、’Ｌｏｗ’レベルにて出力非能動とすれば、出力能
動時にノード１０４と同一の信号レベルを出力する。図
２では、本来入出力端子１００は１本であるが、説明の
便宜上、通常モードにて有効な入力信号と試験モードに
て有効な出力信号を分けて記載している。それぞれの信
号の「Ｘ」にて示す部分は入出力信号として無効なもの
である。出力信号の「Ｘ」区間に、入力信号の強制設定
を行うと、信号の競合モードとなり一般的には状態が保
証されない。選別試験はテスト信号’Ｈｉｇｈ’レベル
時の保持データの出力データを見て行われる。図２の例
では、入力データ’ＬＯＷ’レベルを反転増幅した出力
データ’Ｈｉｇｈ’レベルが、規格を満足する良品とな
る。この時の入力データのレベルは、ＣＭＯＳレベルで
は通常１．５Ｖ程度である。
【００１９】出力素子２０３の回路構成の代表例を、汎
用の素子モデルを用いて図３に示す。テスト信号が通常
モードでは、Ｐチャネル・トランジスタ３０２とＮチャ
ネル・トランジスタ３０３にて構成されたトランスミッ
ションゲートは非能動として閉じており、試験モードで
は能動状態となりノード１０４と１００が短絡し信号が
伝播される。
用の素子モデルを用いて図３に示す。テスト信号が通常
モードでは、Ｐチャネル・トランジスタ３０２とＮチャ
ネル・トランジスタ３０３にて構成されたトランスミッ
ションゲートは非能動として閉じており、試験モードで
は能動状態となりノード１０４と１００が短絡し信号が
伝播される。
【００２０】図１の例ではテスト信号としての、能動素
子のクロック信号と出力素子の制御信号は同一タイミン
グとなっているが、高速動作が可能な素子の場合、出力
素子より出力したデータが保持素子のクロックのアクテ
ィブエッジから十分早く出力される場合には、このデー
タを再保持してしまう場合が有り得る。実際の試験の場
合には、入力信号のレベルは電源電圧同等のものではな
く中間電位となるが、入力信号と出力信号との競合が生
じるため、レベルが変動し誤認識となる問題を有する。
出力するデータと入力データの極性の組み合わせでの解
決は不十分であり、一般的には保持素子としてのクロッ
ク動作を、出力素子の動作より早く終了する方法がよ
い。同一のセル内のタイミング調整であれば、図４に示
す通り出力素子へのテスト信号１０１を反転素子４０
１，４０２の多段接続などの論理回路を用いて遅らせる
方法は有効である。
子のクロック信号と出力素子の制御信号は同一タイミン
グとなっているが、高速動作が可能な素子の場合、出力
素子より出力したデータが保持素子のクロックのアクテ
ィブエッジから十分早く出力される場合には、このデー
タを再保持してしまう場合が有り得る。実際の試験の場
合には、入力信号のレベルは電源電圧同等のものではな
く中間電位となるが、入力信号と出力信号との競合が生
じるため、レベルが変動し誤認識となる問題を有する。
出力するデータと入力データの極性の組み合わせでの解
決は不十分であり、一般的には保持素子としてのクロッ
ク動作を、出力素子の動作より早く終了する方法がよ
い。同一のセル内のタイミング調整であれば、図４に示
す通り出力素子へのテスト信号１０１を反転素子４０
１，４０２の多段接続などの論理回路を用いて遅らせる
方法は有効である。
【００２１】また、図１の例ではノード１０２の信号
を、通常の入力信号として使用可能なことは前述した通
りであるが、そのまま使用した場合、試験モードでの信
号が直接内部に伝播し、内部状態の変化を生ずる可能性
がある。この様な状態を回避する為、図１の例では、論
理和素子２０１を接続し、その出力を内部信号として使
用する。試験モードではノード１０３の内部信号は’Ｈ
ｉｇｈ’レベルに固定される。
を、通常の入力信号として使用可能なことは前述した通
りであるが、そのまま使用した場合、試験モードでの信
号が直接内部に伝播し、内部状態の変化を生ずる可能性
がある。この様な状態を回避する為、図１の例では、論
理和素子２０１を接続し、その出力を内部信号として使
用する。試験モードではノード１０３の内部信号は’Ｈ
ｉｇｈ’レベルに固定される。
【００２２】本実施例に示した回路はデータとクロック
を有する保持素子を用いたものであるが、図５に示す様
な入力信号を常時保持する回路構成においても図１と同
様の効果が容易に実現可能である。内部論理素子５０１
の一実施例として、図３に示す回路構成と同様な回路に
よっても期待する動作が実現される。この場合、通常モ
ードでは５０１の出力はアクティブ、２０３の出力はハ
イインピーダンス状態とし、試験モードでは５０１の出
力はフローティング、２０３の出力はハイインピーダン
ス状態になるように回路構成をする。
を有する保持素子を用いたものであるが、図５に示す様
な入力信号を常時保持する回路構成においても図１と同
様の効果が容易に実現可能である。内部論理素子５０１
の一実施例として、図３に示す回路構成と同様な回路に
よっても期待する動作が実現される。この場合、通常モ
ードでは５０１の出力はアクティブ、２０３の出力はハ
イインピーダンス状態とし、試験モードでは５０１の出
力はフローティング、２０３の出力はハイインピーダン
ス状態になるように回路構成をする。
【００２３】以上に記載した実施の形態においては、１
つの入力セルを対象として示したが、通常の半導体チッ
プは周辺領域に複数の入力セルを有する。この様な場合
でも、これら入力セルは前述の回路に示す通り、それぞ
れが独立して動作可能なものである。また、テスト信号
を同一とする事により、チップ全体にて同時の試験モー
ドが設定される。
つの入力セルを対象として示したが、通常の半導体チッ
プは周辺領域に複数の入力セルを有する。この様な場合
でも、これら入力セルは前述の回路に示す通り、それぞ
れが独立して動作可能なものである。また、テスト信号
を同一とする事により、チップ全体にて同時の試験モー
ドが設定される。
【００２４】この場合、周辺領域に配置される入力セル
あるいは出力セルあるいは双方向セル（「入出力セル」
ともいう。）内を同一信号の配線により接続すると、論
理領域の素子を用いることなく所望の回路が実現出来
る。入力セルを複数有する場合の例として、隣接する２
つの入力セルを実現する図４を基本とする回路例を図６
に示す。図４の反転素子４０１，４０２は信号遅延に有
効である点は前述したが、図６の様な、複数の回路の従
属接続の際には、テスト信号の波形整形として有効とな
る。
あるいは出力セルあるいは双方向セル（「入出力セル」
ともいう。）内を同一信号の配線により接続すると、論
理領域の素子を用いることなく所望の回路が実現出来
る。入力セルを複数有する場合の例として、隣接する２
つの入力セルを実現する図４を基本とする回路例を図６
に示す。図４の反転素子４０１，４０２は信号遅延に有
効である点は前述したが、図６の様な、複数の回路の従
属接続の際には、テスト信号の波形整形として有効とな
る。
【００２５】ここまでの説明は入力セルを双方向セルに
置換した場合を示したが、双方向セルの場合においても
同様に実現可能である。図１の例の出力素子２０３は保
持素子１０４の出力に接続しているが、１０４の出力と
双方向セルとして出力したい信号とをテスト信号での選
択回路を設けて切り替えることにより実現できる。この
結果、半導体チップに入力する全ての信号について、そ
の入力端子が入力レベル規格を満足するか判定すること
が可能となる。
置換した場合を示したが、双方向セルの場合においても
同様に実現可能である。図１の例の出力素子２０３は保
持素子１０４の出力に接続しているが、１０４の出力と
双方向セルとして出力したい信号とをテスト信号での選
択回路を設けて切り替えることにより実現できる。この
結果、半導体チップに入力する全ての信号について、そ
の入力端子が入力レベル規格を満足するか判定すること
が可能となる。
【００２６】
【発明の効果】手段１から手段４記載の発明によれば、
入力セルのレベル検定を同一端子により容易に行うこと
ができ、半導体装置の高品位な選別試験を可能とするこ
とができる。
入力セルのレベル検定を同一端子により容易に行うこと
ができ、半導体装置の高品位な選別試験を可能とするこ
とができる。
【００２７】手段５から手段８では一括の選別試験の実
現により試験時間の短縮を実現することができる。
現により試験時間の短縮を実現することができる。
【図１】本発明の実施例を示す回路図。
【図２】本発明の実施例の動作状態を示す波形図。
【図３】本発明の実施例の出力素子の回路構成例図。
【図４】本発明の別の実施例を示す回路図。
【図５】本発明の別の実施例を示す回路図。
【図６】本発明の複数の入力セルによる実施例を示す回
路図。
路図。
【図７】従来技術を示す回路図。
【図８】従来技術を示す回路図。
１００，６００・・・・・入力端子 １０１，１０２，１０３，１０４，８１０，８２０・・
・・・信号ノード ２００，３０１，４０１，４０２，５０２，５０３，６
０１，６０２，６１０・・・・・反転素子 ２０１・・・・・論理和素子 ２０２，６２０・・・・・データ保持素子 ２０３，６３０，７０２・・・・・出力素子 ３０２・・・・・Ｐチャネル・トランジスタ ３０３・・・・・Ｎチャネル・トランジスタ ５０１・・・・・内部論理素子 ７０１・・・・・内部論理回路 ７１０・・・・・出力端子 ８００，８０１・・・・・論理積素子
・・・信号ノード ２００，３０１，４０１，４０２，５０２，５０３，６
０１，６０２，６１０・・・・・反転素子 ２０１・・・・・論理和素子 ２０２，６２０・・・・・データ保持素子 ２０３，６３０，７０２・・・・・出力素子 ３０２・・・・・Ｐチャネル・トランジスタ ３０３・・・・・Ｎチャネル・トランジスタ ５０１・・・・・内部論理素子 ７０１・・・・・内部論理回路 ７１０・・・・・出力端子 ８００，８０１・・・・・論理積素子
Claims (8)
- 【請求項１】入力回路を含む半導体装置において、通常
モードでは前記入力回路へ端子から入力されるの入力信
号を出力し試験モードでは該入力信号を保持する保持回
路と、該試験モードにおいて該保持回路の出力を前記端
子に出力する出力手段とを具備することを特徴とする半
導体装置。 - 【請求項２】双方向性入出力回路を含む半導体装置にお
いて、前記双方向性入出力回路へ端子から入力されるの
入力信号を試験モードにおいて保持する保持回路と、該
試験モードにおいて該保持信号を前記端子に出力する出
力手段と、通常モードでは前記端子への出力を、前記試
験モードでは前記出力手段の出力をそれぞれ選択して前
記端子に出力する選択回路とを具備することを特徴とす
る半導体装置。 - 【請求項３】入力回路を含む半導体装置において、通常
モードにおいて前記入力回路へ端子から入力されるの入
力信号を保持する保持回路と、試験モードにおいて前記
入力信号の前記回路への入力を禁止する禁止手段と、該
試験モードにおいて該保持回路の出力を前記端子に出力
する出力手段とを具備することを特徴とする半導体装
置。 - 【請求項４】双方向性入出力回路を含む半導体装置にお
いて、通常モードにおいて前記双方向性入出力回路へ端
子から入力されるの入力信号を保持する保持回路と、試
験モードにおいて前記入力信号の前記保持回路への入力
を禁止する禁止手段と、通常モードでは前記端子への出
力を、前記試験モードでは前記出力手段の出力をそれぞ
れ選択して前記端子に出力する選択回路とを具備するこ
とを特徴とする半導体装置。 - 【請求項５】請求項１もしくは２もしくは３又は４記載
の半導体装置において、前記試験モードを設定する共通
の信号線であることを特徴とする半導体装置。 - 【請求項６】請求項１もしくは２もしくは３又は４記載
の半導体装置において、前記入力回路あるいは出力回路
あるいは双方向性入出力回路は、前記試験モードを設定
する信号を遅延して出力する遅延手段を具備してなるこ
とを特徴とする半導体装置。 - 【請求項７】請求項６記載の半導体装置において、前記
遅延手段は正転論理回路からなり、該正転論理回路の出
力端子が該半導体装置の周辺領域に同一方向に配置さ
れ、後段の入力回路あるいは出力回路又は双方向性入出
力回路へ接続されてなることを特徴とする半導体装置。 - 【請求項８】請求項７記載の半導体装置において、前記
接続が出力回路及び双方方性入出力回路を構成する前記
周辺領域に沿って形成されてなることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182521A JPH1026654A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182521A JPH1026654A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1026654A true JPH1026654A (ja) | 1998-01-27 |
Family
ID=16119764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182521A Withdrawn JPH1026654A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1026654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7685489B2 (en) | 2006-10-04 | 2010-03-23 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit and testing method |
-
1996
- 1996-07-11 JP JP8182521A patent/JPH1026654A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7685489B2 (en) | 2006-10-04 | 2010-03-23 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit and testing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |