JPH03181098A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置を構威し、そのテスト
用にも用いられるフリップフロップ回路に関する。

〔従来の技術〕

第１４図は従来のフリップフロップ回路の結線図を示し
、同図において、１ａはノ＼イ・イネーブル型のラッチ
回路、１ｂはロー・イネーブル型のラッチ回路、Ｄはデ
ータ入力端子、ＣＫはクロック信号であり、ＣＭＯ３回
路で構成したノ＼イ・イネーブル型及びロー・イネーブ
ル型のラッチ回路の結線図は、それぞれ第１５図及び第
１６図に示すようになり、第１５図及び第１６図におい
て、２ａ、２ｂ、２ｃはインバータ回路、３、ａ、３ｂ
。

３ｃはＮチャネルＭＯＳトランジスタ、４ａ、４ｂ、４
ｃはＰチャネルＭＯＳトランジスタである。

つぎに、第１５図のハイ・イネーブル型のう・ソチ回路
１ａの動作について説明する。

いま、イネーブル端子ＥＮを７１イレベル（以下Ｈとい
う）に設定すると、インバータ２ａの出力はローレベル
（以下りという）になり、その結果、トランジスタ３ｂ
、４ｂはオン状態になり、トランジスタ３ａ、４ａはオ
フ状態になり、データ入力端子りに与えられたデータは
トランジスタ３ｂ。

４ｂを通過し、インバータ２ｂで反転された後、インバ
ータ２ｃで再び反転されて正常値に戻り、出力端子Ｑに
出力される。

以下の説明では、この状態を通過状態と称する。

つぎに、イネーブル端子ＥＮをＬに設定すると、インバ
ータ２ａの出力はＨになり、その結果、トランジスタ３
ａ、４ａはオン状態になり、トランジスタ３ｂ、４ｂは
オフ状態になる。

ところで、イネーブル端子ＥＮがＨからＬに変化した瞬
間には、インバータ２ｃは通過状態の時のデータを出力
しているので、このデータがトランジスタ３ａ、４ａを
介してインバータ２ｂに人力される。

その後、イネーブル端子ＥＮがＬの間は、インバータ２
ｂ、２ｃ及びトランジスタ３ａ、４ａによるループ回路
が構成され、データは保持され続ける。

以下の説明ではこの状態を保持状態と称する。

一方、第１６図のロー・イネーブル型のラッチ回路１ｂ
は、イネーブル端子ＥＮの論理が異なる点を除いて第１
５図のラッチ回路１ａと同様の動作を行い、イネーブル
端子ＥＮがＬの時は通過状態、Ｈの時は保持状態になる
。

つぎに、第１４図のフリップフロップ回路の動作につい
て第１７図に示すタイミングチャートを用いて説明する
。

クロック信号ＣＫがＨの時、前述したように、ラッチ回
路１ａは通過状態であり、ラッチ回路１ｂは保持状態で
あるため、クロック信号ＣＫがＨからＬに変化すると、
ラッチ回路１ａが保持状態になり、データ入力端子りに
与えられていたデータｄ１がラッチ回路１ａに保持され
、保持された後はデータ入力端子りのデータが変化して
もラッチ回路１ａの出力Ｑｌが変化することはない。

そして、クロック信号ＣＫがＬに反転すると、ラッチ回
路１ｂは通過状態になるので、ラッチ回路１ａの保持し
ているデータｄ１がラッチ回路１ｂを通過してフリップ
フロップの出力端子Ｑに伝わり、その後、クロック信号
ＣＫがＨに変化すると、ラッチ回路１ｂが保持状態にな
るため、データｄ１が出力端子Ｑから出力され続ける。

この時、クロック信号ＣＫのＨにより、ラッチ回路１ａ
は通過状態になっており、ラッチ回路１ａの出力Ｑ１は
人力Ｄ１のデータに応じて変化するが、フリップフロッ
プ回路の出力Ｑが変化することがない。

以上に説明したように、第１４図のフリップフロップ回
路はクロック信号ＣＫの立下りエツジでデータ入力端子
りのデータを取込み、取込まれたデータは一定の遅延時
間後に出力端子Ｑから出力されることになり、このよう
なフリップフロップ回路は、一般にネガティブ・エツジ
・トリガ型プリップフロップと呼ばれる。

また、第１８図は従来のフリップフロップ回路の他の一
例のブロック図を示し、この回路は第１４図のネガティ
ブ・エツジ・トリが型の構成と比べて、ハイ・イネーブ
ル型のラッチ回路１ａとロー・イネーブル型のラッチ回
路１ｂの接続が入れ替っている点が相違する。

従って、第１８図のフリップフロップ回路の動作は第１
９図のタイミングチャートに示すようになり、第１４図
の場合に比べ、クロック信号ＣＫの論理が反転している
点が異なるため、クロック信号ｃＫのＨへの文上りエツ
ジでデータ入力端子りのデータを取込み、取込まれたデ
ータは一定の遅延時間後に出力端子Ｑから出力されるこ
とになり、このようなフリップフロップ回路は一般にポ
ジティブ・エツジ・トリガ型フリップフロップと呼ばれ
る。

ところで、第１４図や第１８図に示すフリップフロップ
回路に対し、第２０図や第２１図に示すように、データ
入力端子りにセレクタ回路５を付加することによって、
スキャンテスト用フリップフロップ回路を構成すること
が行われている。ここで、モード制御信号ＭＤによりセ
レクタ回路５の入力がデータ入力端子りとシリアル入力
端子Ｓｉに切り換わる。

そして、第２０図、第２１図に示すスキャンテスト用フ
リップフロップ回路が複数個直列に接続されてスキャン
バスを構威し、第２２図はこのようなスキャンパスを備
えた半導体集積回路装置のブロック結線図であり、同図
中、６はスキャンテスト用フリップフロップ回路、７は
その他の論理回路、ＳＰはスキャンバスである。

つぎに、第２２図に示す装置の動作について第２０図、
第２１図の回路を参照しながら説明する。

いま、モード制御信号ＭＤをセレクタ回路５の人力がシ
リアル入力端子Ｓｌ側になるように設定すると、スキャ
ンテスト用フリップフロップ回路はシリアルシフトレジ
スタを構成し、これをシフトモードと呼ぶ。

一方、モード制御信号ＭＤをセレクタ回路５の人力がデ
ータ入力端子り側になるように設定すると、スキャンテ
スト用フリップフロップ回路は論理回路７と接続されて
半導体集積回路装置の所望の動作を実現するための通常
のフリップフロップ回路として動作し、これを通常動作
モードと呼ぶ。

そして、この種の半導体集積回路装置のテストは以下の
ようにして行われる。

まず、シフトモードにおいて、クロック信号ＣＫを与え
ながらテストデータをスキャンバスＳＰのシリアル入力
端子Ｓｌから順次シフトインし、各スキャンバス用フリ
ップフロップ回路６にテストデータの設定を終了すると
、通常動作モードに切替える。

一方、テストデータは各スキャンテスト用フリップフロ
ップ回路６の出力から論理回路７に与えられているため
、このテストデータに対する論理回路７の動作結果が各
スキャンテスト用フリップフロップ回路のデータ入力端
子りに伝わっており、この状態においてクロック信号Ｃ
Ｋを与えると、論理回路７の動作結果が各スキャンテス
ト用フリップフロップ回路６に取込まれる。

その後、再びシフトモードに設定して各スキャンテスト
用フリップフロップ回路６に取込まれた動作結果をスキ
ャンバスＳＰのシリアル出力端子ＳＯから読出し、外部
のテスト判定装置により正常か異常かの判定を行う。

なお、通常のテストでは、テストデータを様々に変化さ
せて、上記の判定を複数回繰り返す。

このように、スキャンパスＳＰを備えた半導体集積回路
装置は、各スキャンテスト用フリップフロップ回路６に
任意のテストデータを直接設定することができるので、
スキャンパスを備えない半導体集積回路装置に比べて極
めて容易にテストを行うことができる。

しかし、この種のフリップフロップ回路６を使用したス
キャンバスＳＰは、クロック信号ＣＫのクロックスキュ
ー（タイミングのずれ）によってシフト動作の際に誤動
作が発生するおそれがあり、このことを第２３図、第２
４図及び第２５図を用いて説明する。

ここで、第２３図は第２２図のｉ番目とｉ＋１番目のス
キャンテスト用フリップフロップ回路６の接続関係を示
した結線図であり、第２４図及び第２５図はそのタイミ
ングチャートである。

いま、クロック信号ＣＫ（ｉ）とクロック信号ＣＫ　（
ｉ＋１）の間にクロックスキューがない理想的な場合は
、第２４図に示すように、正常なシフト動作が行われる
。

すなわち、クロック信号ＣＫ　（ｉ）のＨへの立上りエ
ツジで、ｉ番目のフリップフロップ回路６はｉ−１番目
のフリップフロップ回路６が出力していたデータｄ１を
取込み、一定の遅延時間後に次段のＬ＋１番目のフリッ
プフロップ回路６に出力する。

一方、ｉ＋１番目のフリップフロップ回路６も同様にし
て、クロック信号ＣＫ　（ｉ＋１）Ｈへの立上りエツジ
で、ｉ番目のフリップフロップが出力していたデータｄ
Ｏを取込み、一定の遅延時間後に次段のフリップフロッ
プ回路６に出力する。

以上のように、前段のフリップフロップ回路の出力はク
ロック信号ＣＫの立上りよりも一定時間遅れて変化する
ため、クロック信号ＣＫ　（ｉ）とクロック信号ＣＫ　
（ｉ＋１）の間にスキューがない場合には、正常なシフ
ト動作を行うことができる。

これに対し、クロック信号ＣＫ（ｉ）とクロック信号Ｃ
Ｋ　（ｉ＋１）の間にクロックスキューがある場合、例
えば第２５図のようにｉ番目のフリップフロップ回路６
の出力Ｑ　（ｉ）が変化した時より後に１＋１番１］の
フリップフロップ四路６へのクロック信号ＣＫ　（ｉ＋
１）が立上るような場合は、１番１」のフリップフロッ
プ回路６とｉ＋］番ＩＪのフリップフロップ回路６の保
持するデータが同じになり、正常なシフト動作を行うこ
とができず、スキャンバスＳＰを用いたテストが不可能
になる。

〔発明が解決しようとする課題〕

一般の半導体集積回路装置では、クロック信号源からの
配線の長さの差による遅延差や、各フリップフロップ四
路を構成するトランジスタ素子の特性バラツキによりク
ロック信号のスキューが発生するので、このスキューを
なくすことは現丈的には不可能であり、前述したように
、従来のスキャンテスト用フリップフロップ回路６から
なるスキャンバスＳＰでは、クロック信号のスキューに
より正常なシフト動作を行うことができず、スキャンバ
スＳＰを備えた半導体集積回路装置であっても、信頼性
の高いテストを行うことができないという問題点があっ
た。

この発明は、上記のような問題点を解消するためになさ
れたもので、半導体集積回路装置のスキャンバスを構成
した場合に、クロック信号に多少のスキューがあっても
正常なシフト動作を行えるスキャンテスト用フリップフ
ロップ回路を提供できるようにすることを目的とする。

〔課題を解決するための手段〕 この発明に係るフリップフロップ回路は、第１のラッチ
回路と、データ入力端子が前記第１のラッチ回路の出力
端子に接続された第２のラッチ回路と、出力端子が前記
第２のラッチ回路のイネーブル端子に接続され２個の入
力端子に第１及び第２のクロック信号が入力される制御
ゲートとを備え、前記第１のラッチ回路のイネーブル端
子に前記第１のクロック信号を反転して又は非反転のま
ま人力するようにしたことを特徴としている。

〔作用〕

この発明においては、第１．第２のクロック信号により
両ラッチ回路を制御するため、両ラッチ回路を同時に保
持状態に設定することが可能になり、半導体集積回路装
置のスキャンバスを構成した場合に、両クロック信号に
多少のスキューがあっても、前段のフリップフロップ回
路と同じブタを保持することがなく、正常なシフト動作
が行われる。

〔実施例〕

第１図はこの発明のフリップフロップ回路の一実施例が
結線図である。

第１図において、第１４図と相違するのは、クロック信
号ＣＫ（以下これを第１のクロック信号ＣＫという）及
び第２のクロック信号ＳＣＫを、２人力のナントゲート
８に人力し、インバータ９を介して第１のラッチ回路１
ａのイネーブル端子ＥＮに第１のクロック信号ＣＫを人
力し、ナントゲート８の出力を第２のラッチ回路１ｂの
イネーブル端子ＥＮに人力するようにしたことであり、
第２のクロック信号ＳＣＫがＨのときには、ナントゲー
ト８は第１のクロック信号ＣＫに対してインバータとし
て機能するため、前述したポジティブ・エツジ・型トリ
ガフリップフロップ回路として動作する。

そして、このようなフリップフロップ回路に対し、第２
図に示すように、従来と同様にデータ入力端子りにセレ
クタ回路５が付加されてスキャンテスト用フリップフロ
ップ回路１０が構成され、さらにこのスキャンテスト用
フリップフロップ回路１０が複数個直列に接続されてス
キャンバスが構成され、第３図はこのようなスキャンバ
スＳＰを備えた半導体集積回路装置のブロック結線図で
ある。

ただし、第３図において、７は第２２図と同様のその他
の論理回路である。

また、第４図は第３図におけるｉ番目とｉ＋１番目のス
キャンテスト用フリッププロップ回路１０の接続関係を
示した結線図であり、第５図及び第６図は第４図の回路
がシフト動作を行う時のタイミングチャートであり、第
５図はクロック信号のクロックスキューがない場合を、
第６図はクロックスキューがある場合を示している。

ただし、第５図及び第６図は第２図に示すスキャンテス
ト用フリップフロップ回路１０に対するシフトモード時
、すなわちセレクタ回路５の入力がシリアル入力端子Ｓ
ｌ側に設定された状態のタイミングチャートである。

第２図、第４図、第５図を参照して、クロックスキュー
がない場合、第２のクロック信号ＳＣＫがＬの状態では
、フリップフロップ回路１０の出力側のラッチ回路１ｂ
は第１のクロック信号ＣＫの状態にかかわらず保持状態
であり、出力Ｑ２は変化しない。

従って、この状態で第１のクロック信号ＣＫとしてネガ
ティブクロックを与えると、１番「Ｉのフリップフロッ
プ回路１０の入力端のラッチ回路１ａは第１のクロック
信号ＣＫ　（ｉ）の立上りエツジで人力データを取込む
が、このとき出力側のラッチ回路１ｂは保持状態である
ため、その出力Ｑ２（ｉ）は変化しない。

つぎに、第１のクロック信号ＣＫ　（ｉ）がＨに戻った
状態で第２のクロック信号ＳＣＫ　（ｉ）としてポジテ
ィブクロックを与えると、ラッチ回路１ａからラッチ回
路１ｂにデータが転送され、このときにはじめて出力Ｑ
２　（ｉ）は変化し、これを次のｉ＋１番目のフリップ
フロップ回路１０のシリアル入力端子５ｌ（ｉ＋１）か
ら見れば、第１のクロック信号ＣＫ　（ｉ＋１）の立上
りのエツジでデータを取込むタイミングでは人力データ
が変化することはないので、安定したデータの取込みが
行え、このように、第１のクロック信号ＣＫと第２のク
ロック信号ＳＣＫの２相のクロックを使用することによ
り、安定したシフト動作が行える。

つぎに、第６図はクロックスキューがある場合のタイミ
ングチャートであり、クロックスキューがあっても２相
のクロックでシフトするために、従来のように１番目と
ｉ＋１番目のフリップフロップ回路１０が同じデータを
保持することがなく、クロックスキューがない場合と同
様に安定なシフト動作ができる。

従って、２相のクロックによってデータ取込みのタイミ
ングと出力データの変化のタイミングを別個に設定でき
るので、両クロック信号を十分に余裕のあるタイミング
で動作させる車により、多少のクロックスキューがあっ
ても確実にシフト動作を行うことができ、第３図に示す
半導体集積回路装置において、信頼性の高いテストを行
うことが可能となる。

また、他の実施例として、第７図に示すように、第１図
のラッチ回路１ａ、ｌｂを入れ換え、ラッチ回路１ｂを
入力側、ラッチ回路１ａを出力側に配し、ナントゲート
８に代えてノアゲート１１を設け、ネガティブ・エツジ
・トリガ型フリップフロップ回路を構成してもよく、第
８図に示すように、データ入力端子りにセレクタ回路５
を付加してスキャンテスト用フリップフロップ回路１２
を形威し、これを複数個直列に接続してスキャンパスを
構成してもよい。

さらに、他の、実施例として、第９図に示すように、第
１図におけるハイ・イネーブル型のラッチ回路１ａに代
えてロー・イネーブル型のラッチ回路１ｂを設け、イン
バータ９を不要にしてもよく、或いは第１０図に示すよ
うに、第７図におけるロー・イネーブル型のラッチ回路
１ｂに代えてハイ・イネーブル型のラッチ回路１ａを設
け、インバータ９を不要にしてもよい。

また、第１１図は異なる他の実施例の結線図であり、同
図に示すように、第１図のラッチ回路１ａに代えて２人
力ラッチ回路１３を設けたものであり、この２人力ラッ
チ回路１３をＣＭＯ８回路で構成した場合、第１２図に
示すようになり、同図において、１４ａ、１４ｂ、１４
ｃ、１４ｄはインバータ、１５ａ、１５ｂ、１５ｃ、１
５ｄはＮチャネルＭＯＳ）ランジスタ、１６ａ、１６ｂ
。

１６ｃ、１６ｄはＰチャネルＭＯＳトランジスタである
。

そして、イネーブル端子ＥＮＡとイネーブル端子ＥＮＢ
が両方ともＬの場合は、インバータ１４ａとインバータ
１４ｄの出力はＨになり、トランジスタ１５ｂ、１５ｃ
、１６ｂ、１６ｃはオフ状態になり、トランジスタ１５
　ａ　＋　　１５　ｂ　、１５　ｃ　。

１５ｄはオン状態になり、オン状態のトランジス夕とイ
ンバータ１４ｂ、１４ｃによるループ回路が構成され、
２入力ラッチ回路１３は保持状態になる。

つぎに、一方のイネーブル端子ＥＮＡをＨに設定すると
、それに対応するデータ入力端子部分のトランジスタ１
５ｂ、１６ｂがオン状態になり、逆に他方のイネーブル
端子ＥＮＢをＨに設定すると、それに対応するデータ入
力端子ＤＢ部分のトランジスタ１５ｃ、１６ｃがオン状
態になり、トランジスタ１５ｂ、１６ｂのオンによりこ
れらと共にループ回路を構成しているトランジスタ１５
ａ、１６ａのペアがオフ状態になり、又トランジスタ１
５ｃ、１６ｃのオンにより、これらとノ（にループ回路
を構成しているトランジスタ１５ｄ１６ｄのペアがオフ
状態になり、ループ回路が切断され、結果として２入力
ラッチ回路１３は通過状態になる。

ところで、イネーブル端子ＥＮＡとＥＮＢを両方ともＨ
に設定すると、トランジスタ１５ｂ、１６ｂ、１５ｃ、
１６ｃがオン状態になり、両データ入力端子ＤＡ、ＤＢ
の間がショート状態になるため、このような設定は禁止
される。

従って、第１１図において、イネーブル端子ＥＮＢへの
制御信号Ｃ８がＬのとき、２入力ラッチ回路１３はイネ
ーブル端子ＥＮＡ及びデータ入力端子ＤＡに対して、通
常のラッチ回路として動作し、この状態において、第２
のクロック信号ＳＣＫがＨになると、第１１図の回路は
ポジティブ・エツジ・トリガ型フリップフロップとして
動作する。

一方、第１のクロック信号ＣＫがＨのときには、２入力
ラッチ回路１３はイネーブル端子ＥＮＢ及びデータ入力
端子ＤＢに対して、通常のラッチ回路として動作し、こ
のときラッチ回路１ｂには第２のクロック信号ＳＣＫが
２人力のナントゲート８により反転されて、イネーブル
信号として与えられる。

従って、テスト時に制御信号Ｃ８と第２のクロック信号
ＳＣＫに対して２相のクロックを与えることにより、安
定なシフト動作を行うことができる。

なお、第１３図に示すように、第７図のラッチ回路１ｂ
に代えて２入力ラッチ回路１７設けてもよく、この場合
、通常動作時にはネガティブ・エツジ・トリガ型のフリ
ップフロップ回路として動作し、テスト時には２相クロ
ツクによる安定したシフト動作が行える。

〔発明の効果〕

以上のように、この発明のフリップフロップ回路によれ
ば、第１．第２のクロック信号により両ラッチ回路を制
御するため、両ラッチ回路を同時に保持状態に設定する
ことが可能になり、半導体集積回路装置のスキャンバス
を構成した場合に、クロック信号に多少のスキューがあ
っても、正常なシフト動作を行うことができ、半導体集
積回路装置に対し信頼性の高いテストを行うことが可能
になる。

【図面の簡単な説明】

第１図はこの発明のフリップフロップ回路の一実施例の
結線図、第２図は第１図の回路を用いたスキャンテスト
用フリップフロップ回路の結線図、第３図は第２図の回
路を用いたスキャンパスを備えた半導体集積回路装置の
ブロック結線図、第４図は第３図の一部の結線図、第５
図及び第６図はそれぞれ第４図の動作説明用のタイミン
グチャート、第７図は他の実施例の結線図、第８図は第
７図の回路を用いたスキャンテスト用フリップフロップ
回路の結線図、第９図及び第１Ｏｖ！Ｊはそれぞれ他の
実施例の結線図、第１１図はさらに他の実施例の結線図
、第１２図は第１１図の一部の詳細な構成を示す結線図
、第１３図は異なる他の実施例の結線図、第１４図は従
来のフリップフロップ回路の結線図、第１５図及び第１
６図はそれぞれ第１４図の両ラッチ回路の詳細な構成を
示す結線図、第１７図は第１４図の動作説明用のタイミ
ングチャート、第１８図は他の従来のフリップフロップ
回路の結線図、第１９図は第１８図の動作説明用タイミ
ングチャート、第２０図及び第２１図はそれぞれ第１４
図及び第１８図の回路を用いたスキャンテスト用フリッ
プフロップ回路の結線図、第２２図は第２０図又は第２
１図の回路を用いたスキャンバスを備えた半導体集積回
路装置のブロック桔線図、第２３図は第２２図の一部の
結線図、第２４図及び第２５図はそれぞれ第２３図の動
作説明用のタイミングチャートである。 図において、ｌａ、ｌｂはラッチ回路、８はナンドゲ、
９はインバータ、１１はノアゲート、１３．１７は２人
力ラッチ回路、ＣＫは第１のクロック信号、ＳＣＫは第
２のクロック信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）第１のラッチ回路と、データ入力端子が前記第１
   のラッチ回路の出力端子に接続された第２のラッチ回路
   と、出力端子が前記第２のラッチ回路のイネーブル端子
   に接続され２個の入力端子に第１及び第２のクロック信
   号が入力される制御ゲートとを備え、 前記第１のラッチ回路のイネーブル端子に前記第１のク
   ロック信号を反転して又は非反転のまま入力するように
   したことを特徴とするフリップフロップ回路。