JPH02117205A - スキヤンラツチ回路 - Google Patents
スキヤンラツチ回路Info
- Publication number
- JPH02117205A JPH02117205A JP63271338A JP27133888A JPH02117205A JP H02117205 A JPH02117205 A JP H02117205A JP 63271338 A JP63271338 A JP 63271338A JP 27133888 A JP27133888 A JP 27133888A JP H02117205 A JPH02117205 A JP H02117205A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- latch
- circuit
- master
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路のスキャンラッチ回路に関するもの
である。
である。
第４図は従来のスキャンラッチ回路を示す回路図である
。図において、１ａはＯＲ回路４ｃ、ＡＮＤ回路５ａ、
５ｂ、インバータ回路６ａからなるセレクタ、２ａはイ
ンバータ回路６ｂ〜６ｄ。
。図において、１ａはＯＲ回路４ｃ、ＡＮＤ回路５ａ、
５ｂ、インバータ回路６ａからなるセレクタ、２ａはイ
ンバータ回路６ｂ〜６ｄ。
ＮＭＯＳトランジスタ？ａ、７ｂからなるマスタラッチ
、３ａはインバータ回路６ｅ〜６ｇ、ＮＭＯＳトランジ
スタ７ｃ、７ｄからなるスレーブランチである。また、
Ｃ１，Ｃ２は互いに相補なシステムクロック、ＳＣＩ、
ＳＣ２は互いに相補なスキャンシフトクロツタにあたる
テスト用スキャンクロック、ＳＭはスキャンモード信号
、ｄｉはデータ入力、ｓｉはスキャンデータ入力、ｄｏ
はデータ出力である。なお、４ａ、４ｂはＯＲ回路であ
る。
、３ａはインバータ回路６ｅ〜６ｇ、ＮＭＯＳトランジ
スタ７ｃ、７ｄからなるスレーブランチである。また、
Ｃ１，Ｃ２は互いに相補なシステムクロック、ＳＣＩ、
ＳＣ２は互いに相補なスキャンシフトクロツタにあたる
テスト用スキャンクロック、ＳＭはスキャンモード信号
、ｄｉはデータ入力、ｓｉはスキャンデータ入力、ｄｏ
はデータ出力である。なお、４ａ、４ｂはＯＲ回路であ
る。
次に、従来のスキャンラッチ回路の動作について説明す
る。通常の動作時には、スキャンモード信号ＳＭ＝Ｏ，
スキャンクロック５Ｃ１＝Ｏ及び５Ｃ２＝Ｏに設定され
ている。この状態では、セレクタ１ａの出力、即ちＯＲ
回路４ｃの出力はデータ入力ｄｉと等くなる。システム
クロックＣＩ及びＣ２は互いに相補なりロックであり、
システムクロックＣ１＝１にすることにより、マスクラ
ッチ２ａにデータ入力ｄｉの値が取り込まれる。
る。通常の動作時には、スキャンモード信号ＳＭ＝Ｏ，
スキャンクロック５Ｃ１＝Ｏ及び５Ｃ２＝Ｏに設定され
ている。この状態では、セレクタ１ａの出力、即ちＯＲ
回路４ｃの出力はデータ入力ｄｉと等くなる。システム
クロックＣＩ及びＣ２は互いに相補なりロックであり、
システムクロックＣ１＝１にすることにより、マスクラ
ッチ２ａにデータ入力ｄｉの値が取り込まれる。
次いで、システムクロックＣ２−１にすることにより、
スレーブラッチ３ａにデータ入力ｄｉの値が取り込まれ
、データ出力ｄＯＯ値となる。このように通常動作では
、データ入力ｄｉを転送するマスタスレーブラッチとし
て機能する。
スレーブラッチ３ａにデータ入力ｄｉの値が取り込まれ
、データ出力ｄＯＯ値となる。このように通常動作では
、データ入力ｄｉを転送するマスタスレーブラッチとし
て機能する。
次に、スキャン動作時には、スキャンモードＳＭ＝１．
システムクロックＣ１＝０及びＣ２＝０に設定され
る。この状態では、セレクタ１ａの出力は、スキャンデ
ータ入力ｓｉと等しくなり、スキャンクロックＳＣＩ及
びＳＣ２により、スキャンデータ入力ｓｉをデータ出力
ｄｏへ出力する。
システムクロックＣ１＝０及びＣ２＝０に設定され
る。この状態では、セレクタ１ａの出力は、スキャンデ
ータ入力ｓｉと等しくなり、スキャンクロックＳＣＩ及
びＳＣ２により、スキャンデータ入力ｓｉをデータ出力
ｄｏへ出力する。
即ち、スキャン動作時にはスキャンデータ出力Ｓｉのス
キャン入力データを転送するマスタスレーブラッチとし
て機能する。
キャン入力データを転送するマスタスレーブラッチとし
て機能する。
なお、第５図は第４図のスキャンラッチ回路を用いた論
理回路のテスト装置のブロック図である。
理回路のテスト装置のブロック図である。
図において、９ａ〜９ｃはスキャンラッチ回路、１０ａ
、１０ｂは論理回路である。ここで、スキャンラッチ回
路９ａ〜９Ｃは論理回路１０ａ、１０ｂの入力段のラン
チ及び出力段のランチとなる。
、１０ｂは論理回路である。ここで、スキャンラッチ回
路９ａ〜９Ｃは論理回路１０ａ、１０ｂの入力段のラン
チ及び出力段のランチとなる。
このテスト装置の通常モードでは、論理回路ｌＯａ、１
０ｂを同期回路として動作させ、テスト時には、スキャ
ンラッチ回路９３〜９ｃはシフトレジスタとして動作す
る。例えば、論理回路１０ａのテストを行なうときには
、スキャンラッチ回路９ａをシフトレジスタとして入力
データをセットし、１回のみ通常動作をセットする。そ
して、再びシフト動作を行なうことにより、論理回路１
１０ａの出力を外部に出力させている。
０ｂを同期回路として動作させ、テスト時には、スキャ
ンラッチ回路９３〜９ｃはシフトレジスタとして動作す
る。例えば、論理回路１０ａのテストを行なうときには
、スキャンラッチ回路９ａをシフトレジスタとして入力
データをセットし、１回のみ通常動作をセットする。そ
して、再びシフト動作を行なうことにより、論理回路１
１０ａの出力を外部に出力させている。
しかしながら従来のスキャンラッチ回路は、上記のよう
に構成されているため、マスタスレーブラッチの前段に
セレクタｌａを設けなければならなかった。このため、
このセレクタ段で信号の遅延が生じるという欠点があっ
た。
に構成されているため、マスタスレーブラッチの前段に
セレクタｌａを設けなければならなかった。このため、
このセレクタ段で信号の遅延が生じるという欠点があっ
た。
本発明は上記のような欠点を解消するためになされたも
ので、セレクタ段による信号の遅延を無くしたスキャン
ラッチ回路を得ることを目的とする。
ので、セレクタ段による信号の遅延を無くしたスキャン
ラッチ回路を得ることを目的とする。
本発明に係るスキャンラッチ回路は、マスクラッチのセ
ット入力をスキャンモード信号とスキャンシフトクロッ
クとスキャンデータ入力との和の信号とすると共に、マ
スクラッチのリセット入力をスキャンモード信号とスキ
ャンシフトクロックとスキャンデータ入力の反転値との
和の信号としている。
ット入力をスキャンモード信号とスキャンシフトクロッ
クとスキャンデータ入力との和の信号とすると共に、マ
スクラッチのリセット入力をスキャンモード信号とスキ
ャンシフトクロックとスキャンデータ入力の反転値との
和の信号としている。
スキャンデータにおけるセット・リセットの設定を直接
マスタラッチで行なう。
マスタラッチで行なう。
以下、本発明の実施例を図について説明する。
第１図は本発明に係る実施例を示したスキャンラッチ回
路の回路図である。図において、第４図と同一部分には
同一符号を付する。２はセット・リセット付マスタラッ
チ、３はスレーブラッチ、４はＯＲ回路、５ｃ及び５ｄ
はＡＮＤ回路、８はスキャン用マスタラッチ制御部、９
ａ及び９ｂはＮＯＲ回路である。
路の回路図である。図において、第４図と同一部分には
同一符号を付する。２はセット・リセット付マスタラッ
チ、３はスレーブラッチ、４はＯＲ回路、５ｃ及び５ｄ
はＡＮＤ回路、８はスキャン用マスタラッチ制御部、９
ａ及び９ｂはＮＯＲ回路である。
次に、スキャンラッチ回路の動作について説明する。ま
ず、通常の動作時では、ＳＭ＝Ｏ，５Ｃ１＝０，５Ｃ２
＝Ｏに設定される。この状態では、ＡＮＤ回路５ａ及び
５ｂの出力は共にｒＯＪとなるため、ＮＯＲ回路９ａ及
び９ｂはインバータと同様な動作を行なう。従って、ス
キャンラッチ回路は、データ入力ｄｉをシステムクロッ
クｃ１及びＣ２に従ってデータ出力ｄｏへ転送するマス
クスレーブラッチとして機能する。
ず、通常の動作時では、ＳＭ＝Ｏ，５Ｃ１＝０，５Ｃ２
＝Ｏに設定される。この状態では、ＡＮＤ回路５ａ及び
５ｂの出力は共にｒＯＪとなるため、ＮＯＲ回路９ａ及
び９ｂはインバータと同様な動作を行なう。従って、ス
キャンラッチ回路は、データ入力ｄｉをシステムクロッ
クｃ１及びＣ２に従ってデータ出力ｄｏへ転送するマス
クスレーブラッチとして機能する。
次に、スキャン動作時には、ＳＭ＝Ｉ ＣＩ−〇、Ｃ
２＝０に設定される。この状態では、マスクラッチ２は
スキャンクロック５Ｃ１＝１の時にスキャン入力ｓｉと
同じデータ値がセットされる。
２＝０に設定される。この状態では、マスクラッチ２は
スキャンクロック５Ｃ１＝１の時にスキャン入力ｓｉと
同じデータ値がセットされる。
従って、スキャン動作時には、スキャンクロックＳＣＩ
及びＳＣ２を用いてスキャンデータ入力Ｓｉをデータ出
力ｄｏへ転送するマスタスレーブランチとして機能する
。
及びＳＣ２を用いてスキャンデータ入力Ｓｉをデータ出
力ｄｏへ転送するマスタスレーブランチとして機能する
。
即ち、第１図におけるスキャンラッチ回路は、第４図と
全く同一の機能を有するため、第５図におけるスキャン
ラッチとして使用することができる。
全く同一の機能を有するため、第５図におけるスキャン
ラッチとして使用することができる。
このように本実施例におけるスキャンラッチ回路は、ス
キャンデータの設定を直接セット・リセット付マスクラ
ッチで行なうため、セレクタ回路が不要となる。このた
め、従来のスキャンラッチ回路のようにセレクタによる
遅延が生じることがない。
キャンデータの設定を直接セット・リセット付マスクラ
ッチで行なうため、セレクタ回路が不要となる。このた
め、従来のスキャンラッチ回路のようにセレクタによる
遅延が生じることがない。
なお、上記実施例では、スキャン用マスクラッチ制御部
８を３入力ＡＮＤ回路５ｃ及び５ｄとインバータ回路６
ａとにより構成したが、第２図に示す回路図のように、
スキャンモード信号ＳＭとスキャンクロックＳＣ１とを
入力するＡＮＤ回路５ｅを設け、このＡＮＤ回路５ｅの
出力５Ｍ−３Ｃ１を２入力ＡＮＤ回路５ａ：５ｂに接続
された複数のスキャンラッチへ供給してもよい。
８を３入力ＡＮＤ回路５ｃ及び５ｄとインバータ回路６
ａとにより構成したが、第２図に示す回路図のように、
スキャンモード信号ＳＭとスキャンクロックＳＣ１とを
入力するＡＮＤ回路５ｅを設け、このＡＮＤ回路５ｅの
出力５Ｍ−３Ｃ１を２入力ＡＮＤ回路５ａ：５ｂに接続
された複数のスキャンラッチへ供給してもよい。
また、第３図に示す回路図のようにスキャンモード信号
ＳＭを用いず、スキャンクロックＳＣＴのみでスキャン
データを設定させるようにしてもよい。このように構成
することにより、スキャンモード信号を省いて動作させ
ることができる。
ＳＭを用いず、スキャンクロックＳＣＴのみでスキャン
データを設定させるようにしてもよい。このように構成
することにより、スキャンモード信号を省いて動作させ
ることができる。
また、上記実施例では、マスタラッチのセット及びリセ
ットのためにＮＯＲ回路９ａ、９ｂを用い、マスクラッ
チの制御にＡＮＤ回Ｐ５ｃ、５ｄを用いたが、これらの
論理ゲートは特にＮＯＲ回路とＡＮＤ回路とに限られる
わけではなく、例えば、ＮＯＲ回路の代わりにＮＡＮＤ
回路を用い、ＡＮＤ回路の代わりにＮＡＮＤ回路を用い
てもよい。
ットのためにＮＯＲ回路９ａ、９ｂを用い、マスクラッ
チの制御にＡＮＤ回Ｐ５ｃ、５ｄを用いたが、これらの
論理ゲートは特にＮＯＲ回路とＡＮＤ回路とに限られる
わけではなく、例えば、ＮＯＲ回路の代わりにＮＡＮＤ
回路を用い、ＡＮＤ回路の代わりにＮＡＮＤ回路を用い
てもよい。
以上説明のように本発明は、スキャンデータの設定を直
接セット・リセット付マスクラッチで行なうため、セレ
クタ回路が不要となる。このため、従来のスキャンラッ
チ回路のようにセレクタによる遅延が生じることがない
という顕著な効果を有する。
接セット・リセット付マスクラッチで行なうため、セレ
クタ回路が不要となる。このため、従来のスキャンラッ
チ回路のようにセレクタによる遅延が生じることがない
という顕著な効果を有する。
第１図は本発明に係る一実施例を示したスキャンラッチ
回路の回路図、第２図及び第３図は別の実施例を示す回
路図、第４図は従来のスキャンラッチ回路を示す回路図
、第５図は論理回路のテスト装置のブロック図である。 ２・・・マスタラッチ回路、３・・・スレーフラッチ回
路、４・・・ＯＲ回路、５ｃ、５ｄ・・３入力ＡＮＤ回
路、６ａ〜６ｅ・・・インバータ回路、７ａ〜７ｄ・・
・ＮＭＯ３トランジスタ、８・・・スキャン用マスタラ
ッチ制御部。
回路の回路図、第２図及び第３図は別の実施例を示す回
路図、第４図は従来のスキャンラッチ回路を示す回路図
、第５図は論理回路のテスト装置のブロック図である。 ２・・・マスタラッチ回路、３・・・スレーフラッチ回
路、４・・・ＯＲ回路、５ｃ、５ｄ・・３入力ＡＮＤ回
路、６ａ〜６ｅ・・・インバータ回路、７ａ〜７ｄ・・
・ＮＭＯ３トランジスタ、８・・・スキャン用マスタラ
ッチ制御部。
Claims (1)
- 【特許請求の範囲】 マスタラッチとスレーブラッチとを有するスキャンラッ
チ回路において、 セット入力をスキャンモード信号とスキャンシフトクロ
ックとスキャンデータ入力との和の信号とすると共に、
リセット入力をスキャンモード信号とスキャンシフトク
ロックとスキャンデータ入力の反転値との和の信号とし
たマスタラッチを備えたことを特徴とするスキャンラッ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271338A JPH02117205A (ja) | 1988-10-26 | 1988-10-26 | スキヤンラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271338A JPH02117205A (ja) | 1988-10-26 | 1988-10-26 | スキヤンラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02117205A true JPH02117205A (ja) | 1990-05-01 |
Family
ID=17498667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271338A Pending JPH02117205A (ja) | 1988-10-26 | 1988-10-26 | スキヤンラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02117205A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| EP0851581A2 (en) * | 1996-12-30 | 1998-07-01 | Sony Corporation | Flip-flop circuit |
| EP0964521A2 (en) * | 1990-05-11 | 1999-12-15 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
-
1988
- 1988-10-26 JP JP63271338A patent/JPH02117205A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964521A2 (en) * | 1990-05-11 | 1999-12-15 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| EP0964521B1 (en) * | 1990-05-11 | 2005-01-12 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| EP0851581A2 (en) * | 1996-12-30 | 1998-07-01 | Sony Corporation | Flip-flop circuit |
| EP0851581A3 (en) * | 1996-12-30 | 2000-08-09 | Sony Corporation | Flip-flop circuit |
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