JPH03257949A - 遅延回路 - Google Patents
遅延回路Info
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- JPH03257949A JPH03257949A JP2054785A JP5478590A JPH03257949A JP H03257949 A JPH03257949 A JP H03257949A JP 2054785 A JP2054785 A JP 2054785A JP 5478590 A JP5478590 A JP 5478590A JP H03257949 A JPH03257949 A JP H03257949A
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- 230000005540 biological transmission Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000011960 computer-aided design Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 22
- 230000003111 delayed effect Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 101000744152 Naja oxiana Cytotoxin 2 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- G—PHYSICS
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- G11C—STATIC STORES
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に遅延回路に関し、特に、クロック信
号に応答して与えられた信号を高い信頼性をもって遅延
させる遅延回路に関する。
号に応答して与えられた信号を高い信頼性をもって遅延
させる遅延回路に関する。
［従来の技術］
標準セルおよびゲートアレイのようなセミカスタムＬＳ
Ｉのための設計において、コンピュータ・エイディッド
・デザイン（以下ｒｃＡＤＪという）が広く利用されて
いる。たとえば、標準セル方式では、標準的な機能を有
する回路ブロックセルが予め準備され、かつそれらが予
めライブラリ内に登録されている。ＣＡＤシステムでは
、自動配置配線プログラムに従って、必要な回路ブロッ
クセルが自動的に配置および配線される。自動配置配線
プログラムが実行されるとき、回路の占有面積を最小に
するため、配線を配設するための領域が可能な限り有効
に利用される。その結果、般に配線長さが最短になるよ
うに設計されることはほとんどない。
Ｉのための設計において、コンピュータ・エイディッド
・デザイン（以下ｒｃＡＤＪという）が広く利用されて
いる。たとえば、標準セル方式では、標準的な機能を有
する回路ブロックセルが予め準備され、かつそれらが予
めライブラリ内に登録されている。ＣＡＤシステムでは
、自動配置配線プログラムに従って、必要な回路ブロッ
クセルが自動的に配置および配線される。自動配置配線
プログラムが実行されるとき、回路の占有面積を最小に
するため、配線を配設するための領域が可能な限り有効
に利用される。その結果、般に配線長さが最短になるよ
うに設計されることはほとんどない。
他方、近年、半導体集積回路における高速動作が進行す
るにつれ、素子間を接続するための配線により引き起こ
される遅延が無視できなくなっている。このような状況
のもとで、２つ以上のマスタスレーブ型フリップ７０ツ
ブがカスケードされたとき、後述するような問題が発生
している。以下の説明では、マスタスレーブ型フリップ
フロップの例として、遅延型（以下「Ｄ型」という）フ
リップフロップの場合について説明する。
るにつれ、素子間を接続するための配線により引き起こ
される遅延が無視できなくなっている。このような状況
のもとで、２つ以上のマスタスレーブ型フリップ７０ツ
ブがカスケードされたとき、後述するような問題が発生
している。以下の説明では、マスタスレーブ型フリップ
フロップの例として、遅延型（以下「Ｄ型」という）フ
リップフロップの場合について説明する。
第８図は、ゲートアレイの簡単化されたブロック図であ
る。第８図を参照して、このゲートアレイは、外部と信
号を入出力するための入出力用パッド３０と、基本セル
列３１および３２を含む。
る。第８図を参照して、このゲートアレイは、外部と信
号を入出力するための入出力用パッド３０と、基本セル
列３１および３２を含む。
基本セルを用いて５つのＤ型フリップフロップ９１ない
し９５が構成される。これら５つのフリップフロップ９
１ないし９５は、図示されていない配線により互いにカ
スケード接続され、５段を有するシフトレジスタが構成
される。各フリップフロップ間を接続するための配線経
路は、ＣＡＤシステムの中に準備された自動配置配線プ
ログラムを実行することにより決定される。
し９５が構成される。これら５つのフリップフロップ９
１ないし９５は、図示されていない配線により互いにカ
スケード接続され、５段を有するシフトレジスタが構成
される。各フリップフロップ間を接続するための配線経
路は、ＣＡＤシステムの中に準備された自動配置配線プ
ログラムを実行することにより決定される。
第９図は、従来のＤ型フリップフロップの回路図である
。Ｄ型フリップフロップは、いくつかのマスタスレーブ
型フリップフロップの中で、最も簡単な回路構成を有す
る。第９図を参照して、このＤ型フリップフロップは、
マスタラッチを構成するインバータ２および３と、スレ
ーブラッチを構成するインバータ６および７とを含む。
。Ｄ型フリップフロップは、いくつかのマスタスレーブ
型フリップフロップの中で、最も簡単な回路構成を有す
る。第９図を参照して、このＤ型フリップフロップは、
マスタラッチを構成するインバータ２および３と、スレ
ーブラッチを構成するインバータ６および７とを含む。
マスタラッチの入力制御のために、ＰＭＯＳトランジス
夕１が接続される。また、マスタラッチの出力制御のた
めに、ＮＭＯＳトランジスタ４が接続される。トランジ
スタ１および４は、クロック信号ＣＫに応答して動作す
る。このＤ型フリップフロップに入力されたデータＤは
、クロック信号ＣＫの周波数によって規定された遅延を
伴なって、出力データＱとして出力される。
夕１が接続される。また、マスタラッチの出力制御のた
めに、ＮＭＯＳトランジスタ４が接続される。トランジ
スタ１および４は、クロック信号ＣＫに応答して動作す
る。このＤ型フリップフロップに入力されたデータＤは
、クロック信号ＣＫの周波数によって規定された遅延を
伴なって、出力データＱとして出力される。
第１０図は、第９図に示した回路の動作を説明するため
のタイミング図を示す。動作において、クロック信号Ｃ
Ｋの立上がりに応答して、入力データＤがサンプルされ
、かつ、インバータ２および３によって構成されたマス
クラッチ内に保持される。トランジスタ４は高レベルの
クロック信号ＣＫに応答してオンするので、マスタラッ
チ内に保持されたデータ信号がインバータ６および７に
よって構成されたスレーブラッチに与えられる。
のタイミング図を示す。動作において、クロック信号Ｃ
Ｋの立上がりに応答して、入力データＤがサンプルされ
、かつ、インバータ２および３によって構成されたマス
クラッチ内に保持される。トランジスタ４は高レベルの
クロック信号ＣＫに応答してオンするので、マスタラッ
チ内に保持されたデータ信号がインバータ６および７に
よって構成されたスレーブラッチに与えられる。
その結果、スレーブラッチを介して出力データ信号Ｑが
出力される。
出力される。
第１１図は、２つのＤ型フリップフロップかカスケード
された場合の回路接続を示す回路図である。第１２図は
、その動作を説明するためのタイミング図である。第１
２図において注目すべき点は、フリップフロップ９２に
供給されるクロック信号ＣＫ２がフリップフロップ９１
に供給されるクロック信号ＣＫＩよりもクロックスキュ
ーによりΔｔだけ遅延されていることである。この遅延
時間Δｔは、２つのフリップフロップ９１および９２を
前述のＣＡＤシステムにおける自動配置配線プログラム
に従って配置および配線することにより引き起こされ得
る。すなわち、フリップフロップ９２は、フリップフロ
ップ９１よりもより長い配線Ｗを介してクロック信号Ｃ
Ｋを受けるように接続されるので、クロックスキューと
呼ばれる遅延時間Δｔが生じている。
された場合の回路接続を示す回路図である。第１２図は
、その動作を説明するためのタイミング図である。第１
２図において注目すべき点は、フリップフロップ９２に
供給されるクロック信号ＣＫ２がフリップフロップ９１
に供給されるクロック信号ＣＫＩよりもクロックスキュ
ーによりΔｔだけ遅延されていることである。この遅延
時間Δｔは、２つのフリップフロップ９１および９２を
前述のＣＡＤシステムにおける自動配置配線プログラム
に従って配置および配線することにより引き起こされ得
る。すなわち、フリップフロップ９２は、フリップフロ
ップ９１よりもより長い配線Ｗを介してクロック信号Ｃ
Ｋを受けるように接続されるので、クロックスキューと
呼ばれる遅延時間Δｔが生じている。
［発明が解決しようとする課題〕
第１２図に示すように、フリップフロップ９ユは、クロ
ック信号ＣＫＩの立上がりに応答して出力データ信号Ｑ
１を確立する。この例では、高レベルのデータ信号Ｑ１
が出力される。データ信号Ｑ１が立上がったとき、クロ
ック信号ＣＫ２が遅延されているのでクロック信号ＣＫ
２がまだ立上がっていない。その結果、クロック信号Ｃ
Ｋ２が立上がったとき、データ信号Ｑ１がフリップフロ
ップ９２中にサンプルされることになる。このことは、
フリップフロップ９１からのデータ信号Ｑ１がクロック
信号ＣＫ２の同じ立上がりに応答してフリップフロップ
９２からデータ信号Ｑ２として出力されることをもたら
す。すなわち、１つのクロック周期の中でデータＤが２
つのフリップフロップ９１および９２を通り抜けるとい
う「データの通り抜け」が発生していることが指摘され
る。
ック信号ＣＫＩの立上がりに応答して出力データ信号Ｑ
１を確立する。この例では、高レベルのデータ信号Ｑ１
が出力される。データ信号Ｑ１が立上がったとき、クロ
ック信号ＣＫ２が遅延されているのでクロック信号ＣＫ
２がまだ立上がっていない。その結果、クロック信号Ｃ
Ｋ２が立上がったとき、データ信号Ｑ１がフリップフロ
ップ９２中にサンプルされることになる。このことは、
フリップフロップ９１からのデータ信号Ｑ１がクロック
信号ＣＫ２の同じ立上がりに応答してフリップフロップ
９２からデータ信号Ｑ２として出力されることをもたら
す。すなわち、１つのクロック周期の中でデータＤが２
つのフリップフロップ９１および９２を通り抜けるとい
う「データの通り抜け」が発生していることが指摘され
る。
その結果、２つのＤ型フリップフロップ９１および９２
による所望の遅延動作が妨げられており、このことがこ
れらのフリップフロップを含む回路の誤動作の直接的な
原因となっている。
による所望の遅延動作が妨げられており、このことがこ
れらのフリップフロップを含む回路の誤動作の直接的な
原因となっている。
この発明は、上記のような課題を解決するためになされ
たもので、遅延回路において、与えられた信号をクロッ
ク信号に応答して確実に遅延させることを目的とする。
たもので、遅延回路において、与えられた信号をクロッ
ク信号に応答して確実に遅延させることを目的とする。
［課題を解決するための手段］
この発明にかかる遅延回路は、各々がクロック信号に応
答して与えられたデータ信号を保持するためのカスケー
ドされた第１および第２の保持手段と、第１の保持手段
に供給されたクロック信号を第２の保持手段に遅延を伴
なって供給する信号線手段と、第２の保持手段の保持に
応答して、第１の保持手段からの保持されたデータ信号
を第２の保持手段に伝送する伝送手段とを含む。
答して与えられたデータ信号を保持するためのカスケー
ドされた第１および第２の保持手段と、第１の保持手段
に供給されたクロック信号を第２の保持手段に遅延を伴
なって供給する信号線手段と、第２の保持手段の保持に
応答して、第１の保持手段からの保持されたデータ信号
を第２の保持手段に伝送する伝送手段とを含む。
［作用］
この発明における遅延回路では、伝送手段が第２の保持
手段の保持に応答して第１の保持手段によって保持され
たデータ信号を第２の保持手段に与えるので、各第１お
よび第２の保持手段に供給されるクロック信号のタイミ
ングがずれてもデータ信号の通り抜けが防がれる。
手段の保持に応答して第１の保持手段によって保持され
たデータ信号を第２の保持手段に与えるので、各第１お
よび第２の保持手段に供給されるクロック信号のタイミ
ングがずれてもデータ信号の通り抜けが防がれる。
［発明の実施例］
第２図は、この発明の一実施例において使用される改善
されたＤ型フリップフロップを示す回路図である。第２
図に示したＤ型フリップフロップは、第９図に示した従
来のフリップフロップと比較すると、トランジスタ４と
スレーブラッチとの間にＮＭＯ５）ランジスタ５が新た
に設けられている。トランジスタ５は、出力データ信号
Ｑを受けるように接続された次段の回路における保持を
示す信号ＣＴＩに応答して動作する。
されたＤ型フリップフロップを示す回路図である。第２
図に示したＤ型フリップフロップは、第９図に示した従
来のフリップフロップと比較すると、トランジスタ４と
スレーブラッチとの間にＮＭＯ５）ランジスタ５が新た
に設けられている。トランジスタ５は、出力データ信号
Ｑを受けるように接続された次段の回路における保持を
示す信号ＣＴＩに応答して動作する。
第３図は、第２図に示した回路の動作を説明するための
タイミング図を示す。動作において、トランジスタ１は
クロック信号ＣＫの立上がりに応答してオンするので、
入力データ信号りがインバータ２および３によって構成
されたマスタラッチ内に保持される。トランジスタ４も
クロック信号ＣＫの立上がりに応答してオンする。しか
しながら、トランジスタ４とスレーブラッチとの間にト
ランジスタ５が接続されているので、マスタラッチに保
持されたデータ信号のスレーブラッチへの供与のタイミ
ングは信号ＣＴＩにより制御される。
タイミング図を示す。動作において、トランジスタ１は
クロック信号ＣＫの立上がりに応答してオンするので、
入力データ信号りがインバータ２および３によって構成
されたマスタラッチ内に保持される。トランジスタ４も
クロック信号ＣＫの立上がりに応答してオンする。しか
しながら、トランジスタ４とスレーブラッチとの間にト
ランジスタ５が接続されているので、マスタラッチに保
持されたデータ信号のスレーブラッチへの供与のタイミ
ングは信号ＣＴＩにより制御される。
したがって、マスタラッチに保持されたデータ信号は信
号ＣＴＩの立上がりに応答してトランジスタ４および５
を介してスレーブラッチに与えられる。
号ＣＴＩの立上がりに応答してトランジスタ４および５
を介してスレーブラッチに与えられる。
第１図は、この発明の一実施例を示すカスケードされた
Ｄ型フリップフロップの回路図である。
Ｄ型フリップフロップの回路図である。
第１図を参照して、第２図に示したＤ型フリップフロッ
プと同じ回路構成を有するフリップフロップ１０および
２０がカスケードされる。フリップフロップ１０は、フ
リップフロップ２０を介して伝送されたクロック信号、
すなわち信号ＣＴＯ２を信号ＣＴＩＩとして配線Ｗ３を
介して受けるように接続される。その結果、フリップフ
ロップ１０内のトランジスタ５はフリップフロップ２０
内のマスタラッチ中にデータが保持された後オンするこ
とになる。第１図に示した回路接続は、第４図において
ブロック図として示される。
プと同じ回路構成を有するフリップフロップ１０および
２０がカスケードされる。フリップフロップ１０は、フ
リップフロップ２０を介して伝送されたクロック信号、
すなわち信号ＣＴＯ２を信号ＣＴＩＩとして配線Ｗ３を
介して受けるように接続される。その結果、フリップフ
ロップ１０内のトランジスタ５はフリップフロップ２０
内のマスタラッチ中にデータが保持された後オンするこ
とになる。第１図に示した回路接続は、第４図において
ブロック図として示される。
第５図に示したタイミング図を参照して、次に第１図に
示した回路の動作について説明する。各フリップフロッ
プ１０および２０には第４図に示した配線Ｗを介してク
ロック信号ＣＫが供給されるので、フリップフロップ２
０に供給されるクロック信号ＣＫ２がフリップフロップ
１０に供給されるクロック信号ＣＫＩよりもクロックス
キューによりΔｔだけ遅延されている。しかしながら、
フリップフロップ２０を介して出力される信号ＣＴＯ２
はクロック信号ＣＫ２よりもさらに遅延されている。フ
リップフロップ１０内のトランジスタ５に供給されるク
ロック信号ＣＴ１１は、この信号ＣＴＯ２と少なくとも
同時またはそれより遅延されているので、データ信号Ｑ
１の立上がり、すなわちフリップフロップ１０の出力は
必ずクロック信号ＣＫ２が立上がってから出力される。
示した回路の動作について説明する。各フリップフロッ
プ１０および２０には第４図に示した配線Ｗを介してク
ロック信号ＣＫが供給されるので、フリップフロップ２
０に供給されるクロック信号ＣＫ２がフリップフロップ
１０に供給されるクロック信号ＣＫＩよりもクロックス
キューによりΔｔだけ遅延されている。しかしながら、
フリップフロップ２０を介して出力される信号ＣＴＯ２
はクロック信号ＣＫ２よりもさらに遅延されている。フ
リップフロップ１０内のトランジスタ５に供給されるク
ロック信号ＣＴ１１は、この信号ＣＴＯ２と少なくとも
同時またはそれより遅延されているので、データ信号Ｑ
１の立上がり、すなわちフリップフロップ１０の出力は
必ずクロック信号ＣＫ２が立上がってから出力される。
別置すると、フリップフロップ２０中のマスタラッチ内
へ前のデータＤ２が保持された後、フリップフロップ１
０内のトランジスタ５がオンしデータ信号Ｑ１が出力さ
れる。その結果、１３図の説明において指摘した従来の
回路における「データの通り抜け」現象を確実に防ぐこ
とができることが理解される。
へ前のデータＤ２が保持された後、フリップフロップ１
０内のトランジスタ５がオンしデータ信号Ｑ１が出力さ
れる。その結果、１３図の説明において指摘した従来の
回路における「データの通り抜け」現象を確実に防ぐこ
とができることが理解される。
標準セルにこの発明が適用された場合の実施例が第６図
に見られる。第６図を参照して、Ｄ型フリップフロップ
を構成する標準セル１１ないし１４が配置！Ｗ１．Ｗ２
およびＷ３によりカスケードされる。各配線Ｗ１は各標
準セル１１ないし１４の入出力間を接続する。配線Ｗ２
は各標準セル１１ないし１４にクロック信号を供給する
。各配線Ｗ３は各後段のフリップフロップにおけるマス
タラッチへの保持を示す信号を信号ＣＴＩとして各前段
のフリップフロップに伝送する。
に見られる。第６図を参照して、Ｄ型フリップフロップ
を構成する標準セル１１ないし１４が配置！Ｗ１．Ｗ２
およびＷ３によりカスケードされる。各配線Ｗ１は各標
準セル１１ないし１４の入出力間を接続する。配線Ｗ２
は各標準セル１１ないし１４にクロック信号を供給する
。各配線Ｗ３は各後段のフリップフロップにおけるマス
タラッチへの保持を示す信号を信号ＣＴＩとして各前段
のフリップフロップに伝送する。
上記の説明は、−例としてＤ型フリップフロップにこの
発明が適用された場合について説明した。
発明が適用された場合について説明した。
しかしながら、この発明は一般にカスケ一ドされたマス
タスレーブ型フリップフロップを有する回路に適用でき
ることが指摘される。たとえば、第７図においてこの発
明のＪＫフリップフロップへの適用例が示される。この
ＪＫフリップフロップは、Ｄ型フリップフロップ部８と
、論理ゲート部９とを含む。論理ゲート部９は、ＪＫフ
リップフロップを構成するために必要な論理回路を含む
。
タスレーブ型フリップフロップを有する回路に適用でき
ることが指摘される。たとえば、第７図においてこの発
明のＪＫフリップフロップへの適用例が示される。この
ＪＫフリップフロップは、Ｄ型フリップフロップ部８と
、論理ゲート部９とを含む。論理ゲート部９は、ＪＫフ
リップフロップを構成するために必要な論理回路を含む
。
［発明の効果］
以上のように、この発明によれば、第２の保持手段の保
持に応答して第１の保持手段からの保持されたデータ信
号を第２の保持手段に伝送する伝送手段を設けたので、
与えられたデータ信号をクロック信号に応答して確実に
遅延させることが可能な遅延回路が得られた。
持に応答して第１の保持手段からの保持されたデータ信
号を第２の保持手段に伝送する伝送手段を設けたので、
与えられたデータ信号をクロック信号に応答して確実に
遅延させることが可能な遅延回路が得られた。
第１図は、この発明の一実施例を示すカスケードされた
Ｄ型フリップフロップの回路図である。 第２図は、第１図に示したＤ型フリップフロップの回路
図である。第３図は、第２図に示した回路の動作を説明
するためのタイミング図である。第４図は、第１図に示
した回路のブロック図である。 第５図は、第１図に示した回路の動作を説明するための
タイミング図である。第６図は、この発明が標準セルに
適用された場合の配線ブロック図である。第７図は、こ
の発明がＪＫフリップフロップに適用された場合の実施
例を示す回路図である。 第８図は、ゲートアレイの簡単化されたブロック図であ
る。第９図は、従来のＤ型フリップフロップの回路図で
ある。第１０図は、第９図に示した回路の動作を説明す
るためのタイミング図である。 第１１図は、従来のＤ型フリップフロップがカスケード
された場合の回路接続を示す回路図である。 第１２図は、第１１図に示した回路の動作を説明するた
めのタイミング図である。 図において、１はＰＭＯ８
）ランジスタ、２，３，６．７はインバータ、４，５は
ＮＭＯ８）ランジスタである。
Ｄ型フリップフロップの回路図である。 第２図は、第１図に示したＤ型フリップフロップの回路
図である。第３図は、第２図に示した回路の動作を説明
するためのタイミング図である。第４図は、第１図に示
した回路のブロック図である。 第５図は、第１図に示した回路の動作を説明するための
タイミング図である。第６図は、この発明が標準セルに
適用された場合の配線ブロック図である。第７図は、こ
の発明がＪＫフリップフロップに適用された場合の実施
例を示す回路図である。 第８図は、ゲートアレイの簡単化されたブロック図であ
る。第９図は、従来のＤ型フリップフロップの回路図で
ある。第１０図は、第９図に示した回路の動作を説明す
るためのタイミング図である。 第１１図は、従来のＤ型フリップフロップがカスケード
された場合の回路接続を示す回路図である。 第１２図は、第１１図に示した回路の動作を説明するた
めのタイミング図である。 図において、１はＰＭＯ８
）ランジスタ、２，３，６．７はインバータ、４，５は
ＮＭＯ８）ランジスタである。
Claims (5)
- （１）各々がクロック信号に応答して与えられたデータ
信号を保持するためのカスケードされた第１および第２
の保持手段を含み、 各前記第１および第２の保持手段は、クロック信号に応
答して、与えられたデータ信号を保持し、かつ出力し、 前記第１および第２の保持手段の間に接続され、前記第
１の保持手段に供給されたクロック信号を前記第２の保
持手段に遅延を伴なって供給する信号線手段と、 前記第１および第２の保持手段の間に接続され、前記第
２の保持手段の保持に応答して、前記第１の保持手段か
らの保持されたデータ信号を前記第２の保持手段に伝送
する伝送手段とを含む、遅延回路。 - （２）前記伝送手段は、 前記第１および第２の保持手段の間に接続され、制御入
力を有する第１のスイッチング手段と、前記第２の保持
手段に供給されたクロック信号を前記第１のスイッチン
グ手段の制御入力に与える供与手段とを含み、 前記第１のスイッチング手段は、与えられたクロック信
号に応答して動作する、請求項１に記載の遅延回路。 - （３）前記第１の保持手段は、 データ信号を受けるように接続され、与えられたクロッ
ク信号に応答して動作する第２のスイッチング手段と、 前記第２のスイッチング手段の出力に接続され、前記第
２のスイッチング手段から出力されるデータ信号をラッ
チする第１のラッチ手段とを含み、 前記第１のスイッチング手段は、前記第１のラッチ手段
の出力に接続され、 前記第２の保持手段は、 前記第１のスイッチング手段からの出力信号を受けるよ
うに接続され、前記信号線手段を介して与えられたクロ
ック信号に応答して動作する第３のスイッチング手段と
、 前記第３のスイッチング手段の出力に接続され、前記第
３のスイッチング手段から出力されるデータ信号をラッ
チする第２のラッチ手段とを含む、請求項２に記載の遅
延回路。 - （４）コンピュータ・エイディッド・デザイン（ＣＡＤ
）システムによる自動配線処理を利用して配線設計する
ことができる半導体集積回路装置であって、 各々がクロック信号に応答して与えられたデータ信号を
保持するためのカスケードされた第１および第２の保持
手段を含み、 各前記第１および第２の保持手段は、クロック信号に応
答して、与えられたデータ信号を保持し、かつ出力し、 前記第１および第２の保持手段の間に接続され、前記第
１の保持手段に供給されたクロック信号を前記第２の保
持手段に遅延を伴って供給する信号線手段を含み、 前記信号線手段の配線経路は、前記自動配線処理により
決定され、 前記第１および第２の保持手段の間に接続され、前記第
２の保持手段の保持に応答して、前記第１の保持手段か
らの保持されたデータ信号を前記第２の保持手段に伝送
する伝送手段を含む、半導体集積回路装置。 - （５）前記半導体集積回路装置は、ゲートアレイ装置ま
たは標準セル装置のいずれかを含む、請求項４に記載の
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054785A JPH03257949A (ja) | 1990-03-06 | 1990-03-06 | 遅延回路 |
| EP19910301410 EP0445937A3 (en) | 1990-03-06 | 1991-02-21 | Delay circuit |
| US07/914,053 US5239206A (en) | 1990-03-06 | 1992-07-13 | Synchronous circuit with clock skew compensating function and circuits utilizing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054785A JPH03257949A (ja) | 1990-03-06 | 1990-03-06 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257949A true JPH03257949A (ja) | 1991-11-18 |
Family
ID=12980417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054785A Pending JPH03257949A (ja) | 1990-03-06 | 1990-03-06 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0445937A3 (ja) |
| JP (1) | JPH03257949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5683373A (en) * | 1996-04-22 | 1997-11-04 | Darby; Kamela J. | Sanitary napkin shaped for use with a thong garment |
| CN1307800C (zh) * | 2003-10-09 | 2007-03-28 | 智慧第一公司 | 集成电路时序调试装置及方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2724472B1 (fr) * | 1994-09-14 | 1996-11-15 | Suisse Electronique Microtech | Automate insensible aux delais d'horloge |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163691A (en) * | 1979-06-05 | 1980-12-19 | Sony Corp | Shift register |
| DE3435752A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur zwischenspeicherung digitaler signale |
| JPS6478496A (en) * | 1987-09-19 | 1989-03-23 | Mitsubishi Electric Corp | Shift register |
| JPH0229124A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | スタンダードセル |
-
1990
- 1990-03-06 JP JP2054785A patent/JPH03257949A/ja active Pending
-
1991
- 1991-02-21 EP EP19910301410 patent/EP0445937A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5683373A (en) * | 1996-04-22 | 1997-11-04 | Darby; Kamela J. | Sanitary napkin shaped for use with a thong garment |
| CN1307800C (zh) * | 2003-10-09 | 2007-03-28 | 智慧第一公司 | 集成电路时序调试装置及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0445937A3 (en) | 1991-11-27 |
| EP0445937A2 (en) | 1991-09-11 |
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