JPH0818438A - ゲートアレー構成半導体装置 - Google Patents
ゲートアレー構成半導体装置Info
- Publication number
- JPH0818438A JPH0818438A JP14805094A JP14805094A JPH0818438A JP H0818438 A JPH0818438 A JP H0818438A JP 14805094 A JP14805094 A JP 14805094A JP 14805094 A JP14805094 A JP 14805094A JP H0818438 A JPH0818438 A JP H0818438A
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- JP
- Japan
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- circuit
- semiconductor device
- retiming
- gate array
- signal
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Abstract
(57)【要約】
【目的】クリティカルパスが発生した場合、このクリテ
ィカルパスの発生を実質的に抑制することのできるリタ
イミング回路を有するゲートアレー構成の半導体装置を
提供する。 【構成】各入力信号（５，６，７）を論理回路２で論理
を取った後に選択信号により選択回路４を通してそのま
ま出力信号に出力するかまたは論理を取った後に順序回
路３に入力してタイミングを取った後に選択回路４を通
して出力信号に出力する。 【効果】レイアウト後にクリティカルパスが発生した場
合には、本リタイミング回路のセレクト信号を順序回路
を通して出力する側にレベル設定変更するだけでリタイ
ミングされて回路変更及び再レイアウトすることなくク
リティカルパスの発生が抑えられる。
ィカルパスの発生を実質的に抑制することのできるリタ
イミング回路を有するゲートアレー構成の半導体装置を
提供する。 【構成】各入力信号（５，６，７）を論理回路２で論理
を取った後に選択信号により選択回路４を通してそのま
ま出力信号に出力するかまたは論理を取った後に順序回
路３に入力してタイミングを取った後に選択回路４を通
して出力信号に出力する。 【効果】レイアウト後にクリティカルパスが発生した場
合には、本リタイミング回路のセレクト信号を順序回路
を通して出力する側にレベル設定変更するだけでリタイ
ミングされて回路変更及び再レイアウトすることなくク
リティカルパスの発生が抑えられる。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレー構成半導体
装置に関し、特にリタイミング回路を含む高速動作をす
るゲートアレー構成半導体装置に関する。
装置に関し、特にリタイミング回路を含む高速動作をす
るゲートアレー構成半導体装置に関する。
【０００２】
【従来の技術】従来のゲートアレー構成半導体装置の基
本セルの回路構成の一例を示す図４を参照すると、この
基本セルの回路は、入力信号４５を順序回路部４３（順
序回路部はＦ／Ｆ回路，レジスタ回路，カウンタ回路
透）で受け取り論理演算部４２を数段通った後に順序回
路部４９でタイミングを取り出力信号４０に出力する構
成である。
本セルの回路構成の一例を示す図４を参照すると、この
基本セルの回路は、入力信号４５を順序回路部４３（順
序回路部はＦ／Ｆ回路，レジスタ回路，カウンタ回路
透）で受け取り論理演算部４２を数段通った後に順序回
路部４９でタイミングを取り出力信号４０に出力する構
成である。
【０００３】この基本セルは、高速動作を目的としたゲ
ートアレー構成の半導体装置のクロック信号で制御され
る回路として一般に用いられる回路構成である。
ートアレー構成の半導体装置のクロック信号で制御され
る回路として一般に用いられる回路構成である。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来の回路構成のゲートアレー構成の半導体装置で高速動
作を目的とする場合に、タイミングを考慮して設計して
も、この半導体装置を半導体基板上に平面的にレイアウ
トした後の配線長を十分考慮できないために、信号の経
路でタイミングの逆マージンが起きる場合があった。
来の回路構成のゲートアレー構成の半導体装置で高速動
作を目的とする場合に、タイミングを考慮して設計して
も、この半導体装置を半導体基板上に平面的にレイアウ
トした後の配線長を十分考慮できないために、信号の経
路でタイミングの逆マージンが起きる場合があった。
【０００５】このようにゲート間のパスで信号の受信タ
イミングが非常にクリティカルになるパス（以降単にク
リティカルパスという）４８が発生した場合には、回路
変更を行い回路変更に伴う、レイアウト変更を行う必要
があった。
イミングが非常にクリティカルになるパス（以降単にク
リティカルパスという）４８が発生した場合には、回路
変更を行い回路変更に伴う、レイアウト変更を行う必要
があった。
【０００６】しかも、このレイアウト変更した結果クリ
ティカルパス４８が発生する可能性はまだ残っており、
再度回路変更および回路変更に伴うレイアウト変更を行
わなければならないといった問題点があった。
ティカルパス４８が発生する可能性はまだ残っており、
再度回路変更および回路変更に伴うレイアウト変更を行
わなければならないといった問題点があった。
【０００７】また、回路変更および回路変更に伴うレイ
アウト変更を行うためにＬＳＩ開発期間が延びてしま
い、開発日程が守れない、人件費が増大してしまうとい
った問題もあった。
アウト変更を行うためにＬＳＩ開発期間が延びてしま
い、開発日程が守れない、人件費が増大してしまうとい
った問題もあった。
【０００８】さらに、回路追加変更があることで元の回
路が変わってしまい設計者自身がわかりづらいものにな
ってしまう可能性があり、ハードウェア記述言語などを
使用して論理展開されたものに対し回路追加するのが難
しいといった問題点があった。
路が変わってしまい設計者自身がわかりづらいものにな
ってしまう可能性があり、ハードウェア記述言語などを
使用して論理展開されたものに対し回路追加するのが難
しいといった問題点があった。
【０００９】
【課題を解決するための手段】本発明のゲートアレー構
成半導体装置は、トランジスタ素子の複数個を所定の配
線接続をして所望の論理動作をする基本セルおよび前記
基本セルを複数個含み所望の論理機能動作をするブロッ
クセルならびに前記基本セルおよび前記ブロックセルの
それぞれの出力信号を受け外部信号として出力するまた
は外部信号を受け前記基本セルおよび前記ブロックセル
のそれぞれへ信号伝達する入出力セルのそれぞれを半導
体基板の一主表面上に配列して成るゲートアレー構成半
導体装置において、前記基本セルまたは前記ブロックセ
ルの前記出力信号を外部クロック信号で制御する順序回
路と前記基本セルまたは前記ブロックセルの前記出力信
号と前記順序回路の出力信号とを選択信号により選択す
る選択回路とから成るリタイミング回路を備える構成で
ある。
成半導体装置は、トランジスタ素子の複数個を所定の配
線接続をして所望の論理動作をする基本セルおよび前記
基本セルを複数個含み所望の論理機能動作をするブロッ
クセルならびに前記基本セルおよび前記ブロックセルの
それぞれの出力信号を受け外部信号として出力するまた
は外部信号を受け前記基本セルおよび前記ブロックセル
のそれぞれへ信号伝達する入出力セルのそれぞれを半導
体基板の一主表面上に配列して成るゲートアレー構成半
導体装置において、前記基本セルまたは前記ブロックセ
ルの前記出力信号を外部クロック信号で制御する順序回
路と前記基本セルまたは前記ブロックセルの前記出力信
号と前記順序回路の出力信号とを選択信号により選択す
る選択回路とから成るリタイミング回路を備える構成で
ある。
【００１０】また、本発明のゲートアレー構成半導体装
置の前記トランジスタ素子は相補型絶縁効果トランジス
タで構成される。
置の前記トランジスタ素子は相補型絶縁効果トランジス
タで構成される。
【００１１】さらに、本発明のゲートアレー構成の半導
体装置の前記基本セルは、前記リタイミング回路を機能
構成の最小単位とする構成である。
体装置の前記基本セルは、前記リタイミング回路を機能
構成の最小単位とする構成である。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例のゲートアレー構
成半導体装置のリタイミング回路の回路ブロック図であ
り、図５は図１に示すリタイミング回路のリタイミング
しない時のタイムチャート図である。
成半導体装置のリタイミング回路の回路ブロック図であ
り、図５は図１に示すリタイミング回路のリタイミング
しない時のタイムチャート図である。
【００１４】図１を参照すると、このリタイミング回路
１は、１つまたは２つ以上の入力信号５を入力して論理
演算部２（論理演算部２はＢｕｆｆｅｒ，ＡＮＤ，ＮＡ
ＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ等）に入力し論理演算後
に出力信号として演算出力信号８を出力する。この時
に、選択信号７が演算出力信号８側を選択している時
は、演算出力信号８を選択回路部４で選択して出力信号
１０として出力する構成である。
１は、１つまたは２つ以上の入力信号５を入力して論理
演算部２（論理演算部２はＢｕｆｆｅｒ，ＡＮＤ，ＮＡ
ＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ等）に入力し論理演算後
に出力信号として演算出力信号８を出力する。この時
に、選択信号７が演算出力信号８側を選択している時
は、演算出力信号８を選択回路部４で選択して出力信号
１０として出力する構成である。
【００１５】また、図１に示すリタイミング回路のリタ
イミングした時のタイムチャート図である図６を参照す
ると、このリタイミング回路１は、選択信号７がリタイ
ミング信号９側を選択している時は、演算出力信号８を
順序回路部３に入力してクロック信号６でタイミングを
取った後にリタイミング信号９を出力する。このリタイ
ミング信号９を選択回路部４で選択して出力信号１０と
して出力する。
イミングした時のタイムチャート図である図６を参照す
ると、このリタイミング回路１は、選択信号７がリタイ
ミング信号９側を選択している時は、演算出力信号８を
順序回路部３に入力してクロック信号６でタイミングを
取った後にリタイミング信号９を出力する。このリタイ
ミング信号９を選択回路部４で選択して出力信号１０と
して出力する。
【００１６】図２は図１に示したリタイミング回路１の
構成を使用した回路構成図の一実施例である。図７は図
２に示す回路のリタイミングしない時のタイムチャート
図であり、図８は図２に示す回路のリタイミングした時
のタイムチャート図である。
構成を使用した回路構成図の一実施例である。図７は図
２に示す回路のリタイミングしない時のタイムチャート
図であり、図８は図２に示す回路のリタイミングした時
のタイムチャート図である。
【００１７】この回路は、入力信号２５を入力して順序
回路（２３−１）で受け取り順序回路出力信号２０を出
力し論理演算回路（２４−１）に入力し、論理演算出力
信号２１を出力し、リタイミング回路１に入力しリタイ
ミング回路出力信号２２を出力し論理演算回路（２４−
２）を通った後に順序回路（２３−２）でタイミングを
取った後に出力信号２９を出力する。
回路（２３−１）で受け取り順序回路出力信号２０を出
力し論理演算回路（２４−１）に入力し、論理演算出力
信号２１を出力し、リタイミング回路１に入力しリタイ
ミング回路出力信号２２を出力し論理演算回路（２４−
２）を通った後に順序回路（２３−２）でタイミングを
取った後に出力信号２９を出力する。
【００１８】この回路の接続情報を基にしてこの半導体
装置の配置・配線のレイアウト工程を行う場合、レイア
ウト後のバックアノテーション結果において信号の経路
でタイミングの逆マージンが起きる場合がある。
装置の配置・配線のレイアウト工程を行う場合、レイア
ウト後のバックアノテーション結果において信号の経路
でタイミングの逆マージンが起きる場合がある。
【００１９】このようにゲート間のパスで信号の受信タ
イミングが非常にクリティカルになるクリティカルパス
２８が発生した場合は、選択信号２７のレベルを変更す
るとリタイミング回路１でタイミングを取り直すため
に、タイミングのマージンが増えることによりクリティ
カルパス２８が無くなる。ここで、選択信号２７のレベ
ル設定は半導体装置の外部端子として設けて外部よりレ
ベル設定するかまたは、半導体装置内部でレベル固定素
子に接続して、レベル固定素子によりレベル設定する
（レベル固定素子によりレベル設定した場合にレイアウ
ト後のバックアノテーションでタイミングの逆マージン
が発生した場合は、レベル固定素子のレベル設定を変え
るため配線パターンの修正が必要である）。
イミングが非常にクリティカルになるクリティカルパス
２８が発生した場合は、選択信号２７のレベルを変更す
るとリタイミング回路１でタイミングを取り直すため
に、タイミングのマージンが増えることによりクリティ
カルパス２８が無くなる。ここで、選択信号２７のレベ
ル設定は半導体装置の外部端子として設けて外部よりレ
ベル設定するかまたは、半導体装置内部でレベル固定素
子に接続して、レベル固定素子によりレベル設定する
（レベル固定素子によりレベル設定した場合にレイアウ
ト後のバックアノテーションでタイミングの逆マージン
が発生した場合は、レベル固定素子のレベル設定を変え
るため配線パターンの修正が必要である）。
【００２０】図３は図１に示したリタイミング回路１の
構成を使用した回路構成図の他の実施例である。
構成を使用した回路構成図の他の実施例である。
【００２１】この回路は、入力信号３５の経路Ａと経路
Ｂから入力する場合に、各々の経路が論理演算回路（３
２−１）および（３２−２）のそれぞれとリタイミング
回路１と論理演算回路（３２−３）および（３２−４）
のそれぞれを通った後に順序回路（３３−３）および
（３３−４）のそれぞれでタイミングを取った後に出力
信号３０を出力する。
Ｂから入力する場合に、各々の経路が論理演算回路（３
２−１）および（３２−２）のそれぞれとリタイミング
回路１と論理演算回路（３２−３）および（３２−４）
のそれぞれを通った後に順序回路（３３−３）および
（３３−４）のそれぞれでタイミングを取った後に出力
信号３０を出力する。
【００２２】この回路の接続情報を基にしてこの半導体
装置の配置・配線のレイアウト工程を行う場合、レイア
ウト後のバックアノテーション結果において信号の経路
でタイミングの逆マージンが起きる場合があり、ゲート
間のパスで受信タイミングが非常にクリティカルになる
クリティカルパス３４が発生した場合は、経路Ａにある
リタイミング回路（１−１）の選択信号３７のレベル設
定を変更するだけでは経路によってクロック段数が異な
り後段で論理演算を行うと誤った演算結果になってしま
う。このために経路Ｂにあるリタイミング回路（１−
２）も同時に選択信号３７のレベル設定を変更すること
によりクロック段数は経路Ａおよび経路Ｂで同じになる
ために後段で論理演算を行っても演算結果が誤ることは
ない（入力信号経路は２つに限ることなく経路毎にリタ
イミング回路１を挿入しておく）。
装置の配置・配線のレイアウト工程を行う場合、レイア
ウト後のバックアノテーション結果において信号の経路
でタイミングの逆マージンが起きる場合があり、ゲート
間のパスで受信タイミングが非常にクリティカルになる
クリティカルパス３４が発生した場合は、経路Ａにある
リタイミング回路（１−１）の選択信号３７のレベル設
定を変更するだけでは経路によってクロック段数が異な
り後段で論理演算を行うと誤った演算結果になってしま
う。このために経路Ｂにあるリタイミング回路（１−
２）も同時に選択信号３７のレベル設定を変更すること
によりクロック段数は経路Ａおよび経路Ｂで同じになる
ために後段で論理演算を行っても演算結果が誤ることは
ない（入力信号経路は２つに限ることなく経路毎にリタ
イミング回路１を挿入しておく）。
【００２３】またクリティカルパス３４が発生すること
により選択信号３７でレベル設定を変更することにより
入力信号３５から出力信号３０までのクロック段数が１
段増えてしまうため、入出力クロック段数を変えてはな
らない場合には、順序回路（３３−３）または（３３−
４）の後段にリタイミング回路（１−３）をあらかじめ
選択信号３７によりリタイミングするように設定して置
く。この時にクリティカルパス３４が発生した場合は選
択信号３７のレベル設定を変更することにより反転回路
３８でレベル設定が反転されるためにリタイミングされ
ない。このために入力信号３５から出力信号３０までの
クロック段数は変化しない。
により選択信号３７でレベル設定を変更することにより
入力信号３５から出力信号３０までのクロック段数が１
段増えてしまうため、入出力クロック段数を変えてはな
らない場合には、順序回路（３３−３）または（３３−
４）の後段にリタイミング回路（１−３）をあらかじめ
選択信号３７によりリタイミングするように設定して置
く。この時にクリティカルパス３４が発生した場合は選
択信号３７のレベル設定を変更することにより反転回路
３８でレベル設定が反転されるためにリタイミングされ
ない。このために入力信号３５から出力信号３０までの
クロック段数は変化しない。
【００２４】また、本発明のリタイミング回路を機能構
成の最小単位であるセルとして用意して置くことにより
セル内の配線遅延が小さくでき、ゲートアレー設計時に
本リタイミング回路を適応しやすくなる。
成の最小単位であるセルとして用意して置くことにより
セル内の配線遅延が小さくでき、ゲートアレー設計時に
本リタイミング回路を適応しやすくなる。
【００２５】
【発明の効果】以上説明したように本発明は選択信号の
レベルを変えるだけでクリティカルパスが無くなり、回
路変更および回路変更に伴うレイアウト変更する必要が
無くなるという効果を有する。
レベルを変えるだけでクリティカルパスが無くなり、回
路変更および回路変更に伴うレイアウト変更する必要が
無くなるという効果を有する。
【００２６】また、回路変更および回路変更に伴うレイ
アウト変更する必要が無くなるためにＬＳＩ開発期間を
短縮でき、ＬＳＩ開発期間が当初の予定通りに出来るた
め、人件費等の増大を防ぐことができる効果を有する。
アウト変更する必要が無くなるためにＬＳＩ開発期間を
短縮でき、ＬＳＩ開発期間が当初の予定通りに出来るた
め、人件費等の増大を防ぐことができる効果を有する。
【００２７】スキュー補正用に順序回路部を回路構成内
に収納しているためにレイアウト後に判明したタイミン
グマージンの拡大のための回路変更や回路変更に伴うレ
イアウト変更が無くなる効果を有する。
に収納しているためにレイアウト後に判明したタイミン
グマージンの拡大のための回路変更や回路変更に伴うレ
イアウト変更が無くなる効果を有する。
【図１】本発明の一実施例のゲートアレー構成半導体装
置のリタイミング回路の構成を示すブロック図である。
置のリタイミング回路の構成を示すブロック図である。
【図２】図１に示すリタイミング回路を使用した回路構
成の一例を示すブロック図である。
成の一例を示すブロック図である。
【図３】図１に示すタイミング回路を使用した回路構成
の他の例を示すブロック図である。
の他の例を示すブロック図である。
【図４】従来例のゲートアレー構成の基本セルの一例を
示すブロック図である。
示すブロック図である。
【図５】図１に示す本発明の一実施例のゲートアレー構
成半導体装置のリタイミング回路のリタイミングしない
時のタイムチャートである。
成半導体装置のリタイミング回路のリタイミングしない
時のタイムチャートである。
【図６】図１に示すリタイミング回路のリタイミングす
る時のタイムチャートである。
る時のタイムチャートである。
【図７】図２に示すタイミング回路を使用した回路のリ
タイミングしない時のタイムチャートである。
タイミングしない時のタイムチャートである。
【図８】図２に示すリタイミング回路を使用した回路の
リタイミングする時のタイムチャートである。
リタイミングする時のタイムチャートである。
１，１−１，１−２，１−３ リタイミング回路 ２，２４−１，２４−２，３２−１，３２−２，３２−
３，３２−４，４２，４４，４７ 論理演算回路 ３，２３−１，２３−２，３３−１，３３−２，３３−
３，３３−４，４３，４９ 順序回路 ４ 選択回路 ５，６，７，２５，２６，２７，３５，３６，３７，４
５，４６ 入力信号 ８，２１ 論理演算出力信号 ９，２２ リタイミング信号 １０，２９，３０，４０ 出力信号 ２０ 順序回路出力信号 ２８，３４，４８ クリティカルパス
３，３２−４，４２，４４，４７ 論理演算回路 ３，２３−１，２３−２，３３−１，３３−２，３３−
３，３３−４，４３，４９ 順序回路 ４ 選択回路 ５，６，７，２５，２６，２７，３５，３６，３７，４
５，４６ 入力信号 ８，２１ 論理演算出力信号 ９，２２ リタイミング信号 １０，２９，３０，４０ 出力信号 ２０ 順序回路出力信号 ２８，３４，４８ クリティカルパス
Claims (3)
- 【請求項１】 トランジスタ素子の複数個を所定の配線
接続をして所望の論理動作をする基本セルおよび前記基
本セルを複数個含み所望の論理機能動作をするブロック
セルならびに前記基本セルおよび前記ブロックセルのそ
れぞれの出力信号を受け外部信号として出力するまたは
外部信号を受け前記基本セルおよび前記ブロックセルの
それぞれへ信号伝達する入出力回路セルのそれぞれを半
導体基板の一主表面上に配列して成るゲートアレー構成
半導体装置において、前記基本セルまたは前記ブロック
セルの前記出力信号を外部クロック信号で制御する順序
回路と、前記基本セルまたは前記ブロックセルの前記出
力信号と前記順序回路の出力信号とを選択信号により選
択する選択回路とから成るリタイミング回路を備えるこ
とを特徴とするゲートアレー構成半導体装置。 - 【請求項２】 前記トランジスタ素子は相補型絶縁効果
トランジスタで構成されることを特徴とする請求項１記
載のゲートアレー構成半導体装置。 - 【請求項３】 前記基本セルは、前記リタイミング回路
を機能構成の最小単位とすることを特徴とする請求項１
または２記載のゲートアレー構成半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805094A JPH0818438A (ja) | 1994-06-29 | 1994-06-29 | ゲートアレー構成半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805094A JPH0818438A (ja) | 1994-06-29 | 1994-06-29 | ゲートアレー構成半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818438A true JPH0818438A (ja) | 1996-01-19 |
Family
ID=15444032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805094A Pending JPH0818438A (ja) | 1994-06-29 | 1994-06-29 | ゲートアレー構成半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592051B1 (ko) * | 1997-11-28 | 2006-12-01 | 가부시키가이샤 히타치세이사쿠쇼 | 논리회로와그작성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161820A (ja) * | 1988-09-08 | 1990-06-21 | Kawasaki Steel Corp | プログラマブル入出力回路及びプログラマブル論理素子 |
-
1994
- 1994-06-29 JP JP14805094A patent/JPH0818438A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161820A (ja) * | 1988-09-08 | 1990-06-21 | Kawasaki Steel Corp | プログラマブル入出力回路及びプログラマブル論理素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592051B1 (ko) * | 1997-11-28 | 2006-12-01 | 가부시키가이샤 히타치세이사쿠쇼 | 논리회로와그작성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |