JP4201833B2 - 非同期動作副回路の動作のタイミングを調節する回路 - Google Patents
非同期動作副回路の動作のタイミングを調節する回路 Download PDFInfo
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Description
【０００１】
非同期動作副回路の動作のタイミングを調節する回路 本発明は、チャネルのネットワークと、前記ネットワークの周囲に接続された非同期動作する副回路の動作のタイミングを調節する同期化回路とを具え、各々のチャネルを、連続するハンドシェークを実行する一対の同期化回路間に結合し、各々のハンドシェークにおいて、前記一対の第１および第２の同期化回路が、互いに前記チャネルを経てアテンション信号および承認信号を送信し、前記回路における少なくとも１つの同期化回路を、前記チャネルの第１および第２のものの間に結合すると共に、前記第１チャネルにおける前記アテンション信号の受け取りによって前記第２チャネルにおけるハンドシェークを開始し、前記ハンドシェークの完了に応じて前記第１チャネルにおいて承認信号を発生するように配置し、前記ネットワークにおけるすべての同期化回路を互いに、前記チャネルによって、互いに直接、または他の同期化回路を経て接続し、前記ハンドシェークを、前記副回路に前記ネットワークを通じて伝播できるようにした回路に関係する。
【０００２】
この種の非同期動作回路は、IEEEコンピュータの設計および試験（IEEE design and test of computer）ｖｏｌ．１１（１９９４），Ｎｏ．２の２２ないし３２ページにおけるK.van Berkel,R.Burgess,J.Kessels,M.Roncken,F.SchalijおよびA.Peetersによる”低出力用非同期回路：ＤＣＣエラー補償器（Asynchronous Circuits for Low Power:A DCC Error Corrector）”から既知である（ソリッドステート回路のＩＥＥＥジャーナル、１９９４年１２月、Ｖｏｌ．２９、Ｎｏ．１２の１４２９ないし１４３９ページにおける同じ著者による”ＤＣＣプレイヤ用完全非同期低出力エラー補償器（A Fully Asynchronous Low-Power Error Corrector for DCC Player）”も参照されたい）。
【０００３】
前記ネットワークは、非同期信号処理回路の一部を形成する。前記ネットワークは、前記信号処理回路の種々の副回路の動作のタイミングを調整する。例えば、レジスタを前記同期回路の一部に結合する。このとき前記ネットワークは、前記レジスタの内容を、これらが他の回路によって引き継がれる前に取り替えられないことを保証する。
【０００４】
前記タイミングの調節とは、第１副回路が第１動作を完了した後にのみ、第２副回路が第２動作を始めることができることを意味する。前記第１副回路それ自体は、前記第２副回路が前記第２動作を完了した後にのみ、他の動作を始めることができる。非同期回路において、これは、前記第１および第２副回路間でハンドシェークを交換することによって達成される。このハンドシェークは、前記第１動作が準備できた場合、前記第１副回路によって前記第２副回路に印加されるアテンション信号を含む。前記ハンドシェークは、前記第２動作の完了後、前記第２副回路によって前記第１副回路に印加される承認信号も含む。前記承認信号を受け取った後にのみ、前記第１副回路は、新たなアテンション信号を前記第２副回路に印加することができる。
【０００５】
前記第１副回路の完了は、しばしば、複数の副回路における動作の開始に関する条件となる。前記第２動作の開始は、複数の副回路における動作の完了にも依存するかもしれない。
【０００６】
この場合において、前記タイミングは、前記ネットワークによって調節される。前記同期化回路は、いくつかの副回路によるある副回路からのハンドシェークの完了、または、異なった副回路からのハンドシェークの受け取りを保証する。
【０００７】
例えば、アテンション信号に応じて２つのチャネルの各々において新たなアテンション信号を発生し、承認信号の受け取り後、これらのチャネルの各々において元のアテンション信号の承認を発生する同期化回路が存在する。２つのチャネルにおけるハンドシェークを、このような同期化回路によって連続して強制的に調節することもできる。
【０００８】
前記ハンドシェークの交換を介するチャネルは、前記刊行物に従って４相信号を使用する。この目的のために、２つの導線をチャネルごとに使用する。前記アテンション信号は、第１導線における電位レベルの変化によって開始する。前記承認信号は、第２導線における電位レベルの変化によって開始する。この変化の後、前記第１導線における電位はその元のレベルに戻り、前記承認信号が受け取られたことを表す。最後に、前記第２導線における電位はその元のレベルに戻り、新たなアテンション信号を発生できることを表す。
【０００９】
前記４相ハンドシェークは、ある最短時間を必要とする。すなわち、含まれる前記４つの電位の変化の各々は、ある時間を必要とする。この最短時間は、明らかに、前記ハンドシェークを前記ネットーワークのあちらこちらに伝播しなければならない同期化ユニットのネットワークにおいて蓄積するため、前記回路の臨界特性である。さらに、例えば、異なった集積回路間のハンドシェークがチャネルごとに２つのＩＣピンを必要とするため、２つの導線を必要とする。
【００１０】
特公昭６２−９５６５４号公報から、データ用の多数の導線と制御導線とを経て接続された一対のラッチが既知である。前記ラッチは、前記データ用導線におけるデータが有効である事実と、前記データが、前記制御導線における電位レベルにおける互いに逆の変化としてラッチされている（結果として、前記接続から除去することができる）事実とを示す。
【００１１】
米国特許明細書第５１４２６３２号は、セマフォの制御の下で命令および実行メッセージを交換する多数のクロック制御モジュールを有する回路を開示している。各々のセマフォは、導線における電位レベルにおける互いに逆の変化によって活性化および不活性化される。
【００１２】
本発明の主な目的は、ハンドシェークに必要な最短時間を短縮することである。本発明の他の目的は、チャネル当たりの導線の数を制限することである。
【００１３】
本発明による回路は、前記チャネルの少なくとも第１および第２のものが各々１つの導線を具え、これらの導線の各々において、前記ハンドシェークのアテンション信号および承認信号を前記導線における電位レベルにおける互いに逆の変化によって形成することを特徴とする。したがって、ハンドシェークごとに２つの電位レベル変化のみが必要となり、結果として、前記ハンドシェークは４相ハンドシェークより高速になる。
【００１４】
特公昭６２−９５６５４号公報は、前記逆の電位レベル変化を、有線のＯＲの形態を経由して発生する。したがって前記ラッチの各々は、前記導線および第１電源端子間のそれ自体のスイッチング素子をターンオンすることによって、前記導線を低い電位レベルに引くことができる。
【００１５】
前記アテンション信号より先に、前記第１ラッチのみが、ターンオンされたそれ自体のスイッチング素子を保持する。前記アテンション信号は、このスイッチング素子をターンオフすることによって発生する。前記第２ラッチは、前記導線における電位レベルの上昇を検知し、それに応じて前記データをラッチし、ラッチの完了後、それ自体のスイッチング素子をターンオンすることによって承認信号を発生する。
【００１６】
したがって、前記導線における電位レベルは、前記アテンション信号の前に優勢である値に戻る。これは、前記第１ラッチによって検知され、それに応じてそれ自体のスイッチング素子を再びターンオンする。前記第２ラッチは、前記承認信号後の短い期間、ターンオンされたそれ自体のスイッチング素子を保持し、その後それをターンオフする。したがって、前記回路は初期状態に戻り、次のアテンション信号を発生することができる。
【００１７】
前記第２ラッチがそれ自体のスイッチング素子のターンオフを延期している期間を、少なくとも前記第１ラッチがそれ自体のスイッチング素子をターンオンしたことが確定されるまで長くする。前記第２ラッチがそれ自体のスイッチング素子を早過ぎてターンオフした場合、電位の変化は、前記第１ラッチからのアテンション信号から識別することができない導線において生じる。しかしながら、前記第１ラッチの応答時間は、例えば、処理分布または温度変動によって延長される。前記期間は、少なくとも、最悪の場合においても前記第１ラッチの応答時間に対抗する程度に長くする必要がある。
【００１８】
しかしながら、同時に前記期間は、ハンドシェークに必要な最短時間を長引かせる。したがって、前記最悪の場合の期間より長い期間を選択する必要性は、前記回路の動作周波数が不必要に制限される欠点を有する。
【００１９】
さらに、前記回路は、前記承認信号と次のアテンション信号との間に電流を流しつづける。これは、前記回路のエネルギ消費を増加させる。この欠点は、１ラインハンドシェークによって通信する同期化回路のネットワークが集積回路に含まれる場合、顕著である。本発明のさらに他の目的は、これらの問題を解決することである。
【００２０】
この目的のために、本発明による回路の実施例は、前記チャネルの第１または第２のものが前記第１同期化回路を第２同期化回路に接続し、前記第１および第２同期化回路が前記導線と第１および第２電源端子との間に各々接続されたそれ自体のスイッチング素子を具え、前記第１および第２同期化回路の双方を、前記それ自体のスイッチング素子をターンオンすることによって前記ハンドシェークからのそれ自体の変化を実現し、一度前記それ自体の変化が実現されると、その後再びターンオフすることによって前記ハンドシェークからのそれ自体の変化を実現するように配置したことを特徴とする。
【００２１】
このように、前記アテンション信号および承認信号の双方を、前記導線を電源端子に導電的に接続することによって発生する。前記ハンドシェークは、前記アテンション信号または承認信号後に緩慢に導入される遅延なしに、前記ハンドシェークを実現する素子を直接ターンオフするため、高速である。前記導線と、前記導線が接続される電源端子との間のインピーダンスは、前記スイッチング素子がターンオンする場合より、比較的かなり高く、前記インピーダンスを経た前記導線における電位レベルのさらなる変化は、ほとんどできず、できるとしてもゆっくりである。前記ハンドシェークの周波数が十分に高い場合、このような変化は、もしあるとしても妨害しない。
【００２２】
本発明による回路の他の実施例は、前記第１および第２同期化回路の双方が、前記関係する同期化回路によるそれ自体の変化の完了の検知に応じて前記それ自体のスイッチング素子をターンオフするために、前記導線と、前記関係する同期化回路のそれ自体のスイッチング素子の制御入力部との間に結合されたそれ自体のフィードバック回路を有することを特徴とする。前記フィードバック回路は、前記スイッチング素子が前記変化の完了後できるだけ速くターンオフされることを保証する。このように、前記ハンドシェークの達成可能な最高周波数は上昇する。
【００２３】
本発明による回路の他の実施例は、前記第１同期化回路が、前記導線および第２電源端子間に接続された他のそれ自体のスイッチング素子と、前記導線および前記他のそれ自体のスイッチング素子の制御入力部間に結合された制御手段とを具え、前記制御手段を、前記第２副回路によって実現された変化の検知に応じて前記他のそれ自体のスイッチング素子をターンオンし、逆の変化が実現された場合ターンオフするように配置したことを特徴とする。このように、前記第１同期化回路は、前記第２同期化回路が変化を実現した後、できるかぎりすぐに前記導線における電位レベルの制御を引き継ぐ。これは、前記導線における電位レベルの起こりうるドリフト、または、前記電位レベルの妨害パルスに対してありうる感度を中和する。
【００２４】
本発明による回路の他の実施例は、前記第２副回路によって実現される変化が前記電位レベルを第１電位範囲から第２電位範囲に調節し、これらの範囲を互いにゼロでない中間範囲によって分離し、前記電位レベルが前記第１電位範囲にある場合、前記制御手段が前記他のそれ自体のスイッチング素子をターンオンし、前記電位レベルが前記第２電位範囲に達した場合、前記第２同期化回路のフィードバック回路が前記第２同期化回路のそれ自体のスイッチング素子をターンオフすることを特徴とする。このようにして、前記電位変化によって前記第１同期化回路が前記導線における電位の制御を、前記第２同期化回路が制御を放棄する前に引き継ぐことが保証される。これは、妨害パルスまたはドリフトに対する感度を低下させる。
【００２５】
本発明を、少なくとも３つのチャネルにおけるハンドシェークの相互のタイミングに関して異なった制限を負わせる種々の同期化回路において使用することができる。これは、例えば、− 第３チャネルにおけるハンドシェークを第２チャネルにおけるハンドシェークの完了に応じて開始し、第１チャネルにおける承認信号を前記第２チャネルにおけるハンドシェークの完了に応じて発生する場合の継続と、− 前記第２および第３チャネルにおけるハンドシェークを前記アテンション信号に応じて互いに独立に開始し、前記第１チャネルにおける承認信号を前記第２および第３チャネルにおけるハンドシェークの完了に応じて発生する場合の分岐と、− 前記第２チャネルにおけるハンドシェークを前記第１および第３チャネルにおけるアテンション信号の受け取り後に開始する場合と、承認信号を前記第１および第３において前記第２チャネルにおけるハンドシェークの完了に応じて発生する場合との合併と、− 前記第２チャネルにおけるハンドシェークを前記第１および第３チャネルの一方におけるアテンション信号の受け取り後に開始する場合と、前記第２チャネルにおけるハンドシェークの完了に応じて承認信号を前記アテンション信号を受けた一方のチャネルにおいて発生する場合との混合とに関係する。
【００２６】
本発明を、前記同期化回路の少なくとも１つが、１つの導線を具えるチャネルに結合され、前記１つの導線における電位レベル変化に応じてその度ごとに前記１つの導線における逆の電位レベル変化を発生するように配置されたリピータ回路である回路に使用することもできる。前記リピータ回路は、前記回路のサイクルの完了の後ごとに新たなサイクルを開始する。
【００２７】
本発明による回路の一実施例は、前記ネットワークが非繰り返しであり、前記同期化回路の各々を、アテンション信号を発生することができるすべてのチャネルをアテンション信号の直前のレベルに対応する初期電位レベルに調節するように配置し、前記関係する同期化回路が、前記同期化回路の各々の関係する駆動電力を、前記同期化回路が他の同期化回路による前記チャネルの駆動に係わりなく前記アテンション信号を発生できるチャネルを前記初期電位レベルに調節できるように選択することを特徴とする。このようにして、前記回路それ自体は、それ自体を、他のステップをスイッチオンする必要なく前記ハンドシェークを処理できる初期状態に調節することができる。
【００２８】
本発明のこれらのおよび他の態様は、以下に記載の実施例を参照することによって明らかになるであろう。
【００２９】
同期化回路のネットワーク
図１は、そのタイミングが同期化回路を経て調節される複数の副回路を具える回路の例を示す。この回路は、同期化回路のネットワークの動作を説明する例として役に立ち、このようなネットワークの好適実施例であることを意味するものではない。
【００３０】
前記回路は、多数の副回路１ａ−ｆを具える。前記回路は、第１レジスタ１ａに結合された入力部と、第２レジスタ１ｂに結合された出力部とを具える。前記第２レジスタの出力部をＡＬＵ（Arithmetic logic unit：演算装置）１ｅに結合する。前記回路は、ＡＬＵ１ｅに結合されたメモリ１ｃおよび第３レジスタ１ｄのカスケードも具える。ＡＬＵ１ｅの出力部を第４レジスタ１ｆの入力部に結合する。
【００３１】
前記回路は、副回路１ａ−ｆに結合された同期化回路２ａ−ｆのネットワークも具える。各々の同期化回路２ａ−ｆに関して端子を示す。第１同期化回路２ａを、外部入力部、第１レジスタ１ａおよび第２同期化回路２ｂに結合する。第２同期化回路２ｂを、第２レジスタ１ｂおよび第３同期化回路２ｃに結合する。前記回路は、メモリ１ｃおよび第３レジスタ２ｄと第３同期化回路２ｃとに結合された第４同期化回路２ｄを具える。第３同期化回路２ｃを、第５同期化回路２ｅにも結合する。第５同期化回路２ｅを、第４レジスタ１ｆおよび第６同期化回路２ｆに結合する。
【００３２】
動作中、前記図１の回路は、第５レジスタ１ａにデータをロードし、このデータを第５レジスタ１ａから第２レジスタ１ｂに伝送し、さらにＡＬＵ１ｅに伝送する。さらに前記回路は、データをメモリ１ｃから第３レジスタ１ｄを経てＡＬＵに伝送する。ＡＬＵは前記データを処理し、その結果を第４レジスタ１ｆにロードする。
【００３３】
同期化回路２ａ−ｆのネットワークは、種々の副回路１ａ−ｆの動作のタイミングを、１ラインハンドシェークによって調節し、例えば、レジスタが常に、有効なデータがその入力部に与えられた後にのみロードされることを保証する。この目的のために、種々の同期化回路２ａ−ｆを副回路１ａ−ｆに結合する。
【００３４】
１ラインハンドシェークの場合において、このような同期化回路２ａ−ｆは、例えば、アテンション信号を接続された副回路１ａ−ｆに対して発生する。これらに応じて、副回路１ａ−ｆは、動作を行い、前記動作の完了を承認信号によって同期化回路２ａ−ｆに合図する。さらに前記同期化回路は、それら自体の間で１ラインハンドシェークを交換する。図１の多数の同期化回路２ａ−ｆは、複数の接続部を具える。これらの同期化回路の各々は、前記接続された接続部において実現できる１ラインハンドシェークに、予め決められた時間関係を負わせる。
【００３５】
前記図１における同期化回路を、関連した同期化回路２ａ−ｆによって負わされる時間関係を象徴化するように、各々の記号を印した円によって表す。図１は、以下の形式の同期化ユニットを示す。
【００３６】
分岐
（例えば２ｃ）は、受動接続部におけるアテンション信号の受け取りによって、多数の能動接続部の各々において関連した他のアテンション信号を発生し、すべての能動接続部における承認信号の受け取り後に受動接続部において承認信号を発生する。
【００３７】
合併
（例えば２ａ）は、多数の受動接続部および１つの能動接続部を具え、アテンション信号がすべての受動接続部において受け取られた場合、前記能動接続部においてアテンション信号を発生し、前記能動接続部における承認信号の受け取り後、すべての受動接続部において各々の承認信号を発生する。前記受動接続部および能動接続部の役割および極性を逆にした場合、この”合併”回路は、”分岐”回路と同等である。
【００３８】
シーケンサ
（例えば、２ｂ，２ｄ，２ｅ）は、受動接続部におけるアテンション信号の受け取りによって、第１能動接続部（＊によって示す）においてアテンション信号を発生し、前記第１能動接続部における承認信号の受け取り後、第２能動接続部においてアテンション信号を発生する。前記第２能動接続部における承認信号の受け取り後、前記シーケンサは、受動接続部において承認信号を発生する。
【００３９】
リピータ
（例えば２ｆ）は、（前記第１のものを除き、承認信号の受け取り後ごとに）能動接続部において予め決められた数のアテンション信号を発生する。
【００４０】
１ラインハンドシェークの場合において、同期化回路２ａ−ｆに対する各々の接続部は、信号（例えば、アテンション信号）の送信と、信号（例えば、承認信号）の受信とを行う。同期化回路２ａ−ｆに対する接続部を、”受動接続部”（または入力部）および”能動接続部”（または出力部）として区別する。関連した同期化回路が承認信号およびアテンション信号を発生する接続部（各々、受動接続部および能動接続部）をこのように区別することは、前記から明らかであろう。図１において、前記受動および能動接続部を、再び各々の同期化回路２ａ−ｆに示す白点および黒点によって各々象徴化する。
【００４１】
動作中、第６同期化回路２ｆは、アテンション信号を発生する。この信号を、第５同期化回路２ｅによって受ける。それに応じて、アテンション信号を第３同期化回路２ｃに印加する。ある時間の後、このアテンション信号に承認信号によって答え、有効なデータがＡＬＵ１ｅの出力部において利用可能であることを表す。それに応じて、第５同期化回路２ｅは、アテンション信号を第３レジスタ１ｆに印加する。それに応じて、このレジスタは、前記データをロードし、ローディングが完了すると、承認信号を第５同期化ユニット２ｅに印加する。それに応じて、後者は、承認信号を第６同期化ユニット２ｆに印加し、その後、全体の処理を繰り返す。
【００４２】
他の同期化ユニット２ａ−ｄは、他の調節を与える。例えば、第３同期化ユニット２ｃは、第５同期化回路２ｅからのアテンション信号が、データがＡＬＵ１ｅの双方の入力部において利用可能になった後にのみ承認されることを保証する。前記データは、前記２つの入力部に関して同時に利用可能になる。第１同期化ユニット２ａは、アテンション信号を、外部の受動接続部から受け、第２同期化回路２ｂから受けた場合のみ、第１レジスタ１ａがデータをロードすることを保証する。第１同期化回路２ａは、前記第１レジスタが承認信号によって前記データをロードしたことを示すとすぐ、これらのアテンション信号を承認する。
【００４３】
図１は、可能性のある同期化回路２ａ−ｆの一例を単に示す。例えば、リピータ２ｆは、その順番において、例えば、他の受動接続部におけるアテンション信号によって開始することができ、予め決められた数のハンドシェーク後、前記能動接続部に承認信号を印加することができる。同期化回路の他の例は、ミキサは、多数の受動接続部および１つの能動接続部を具え、アテンション信号を前記受動接続部の１つが受けた場合、前記能動接続部においてアテンション信号を発生し、前記能動接続部における承認信号の受け取り後、前記関連した受動接続部においてのみ承認信号を発生する。
【００４４】
アービタは、複数の受動接続部におけるアテンション信号のどれが優先権を有しているかを（例えば、最初に到達したことによって）決定し、この信号を前記受動接続部に関係する能動接続部に印加し、他の受動接続部におけるアテンション信号を、前記承認信号の受け取り後にのみ伝える。
【００４５】
同期化回路２ａ−ｆの構造の一例を、以下に詳細に説明する。
【００４６】
１ラインハンドシェーク回路
図２ａは、第１回路部分１０および第２回路部分２０を具え、これらの部分を導線１７によって相互接続した回路を示す。第１回路部分１０を、例えば、導線１７を経て１ラインハンドシェークを実行するように配置した副回路とする。代わりに、第１回路部分１０を同期化回路に直列に接続された副回路としてもよく、このとき導線１７を前記同期化回路の能動接続部に接続する。同じことが、第２回路部分２０にも適用できる。回路部分１０、２０を、以下に一般に、副回路と呼ぶ。
【００４７】
第１副回路１０は、チャネルを導線１７および第１電源接続部Ｖｓｓ間に結合したＮＭＯＳトランジスタ１５ａを有するプルダウン回路１５を具える。導線１７を、トランジスタ１５ａのゲートにフィードバック回路１４を経て結合する。
【００４８】
第２副回路２０は、チャネルを導線１７および第２電源接続部Ｖｄｄ間に結合したＰＭＯＳトランジスタ２５ａを有するプルアップ回路２５を具える。導線１７を、トランジスタ２５ａのゲートにフィードバック回路２４を経て結合する。副回路１０、２０の各々は、導線１７に入力部によって結合し、関連した副回路１０、２０のフィードバック回路１４、２４に出力部によって結合した機能部分１１、１２を具える。この機能部分は、例えば、レジスタまたは他の副回路および同期化回路を具える。
【００４９】
動作中、機能部分１１、２１は、原則的に互いに依存しない動作を実行する。
【００５０】
しかしながら、所定の点において、機能部分１１、２１における動作のタイミングの調節が必要になる。その場合において、第２副回路２０の機能部分２１における所定の動作は、第１副回路１０の機能部分１１における他の動作の完了後のみに開始することができる。その順番において、前記第１副回路の機能部分１１は、その後、第２副回路２０の機能部分２１が前記所定の動作を完了した場合のみ、他の動作を実行することができる。
【００５１】
この動作のタイミングの調節は、１ラインハンドシェークによって達成される。前記１ラインハンドシェークは、第１副回路１０から始まるアテンション信号と、第２副回路２０から始まる承認信号とを含む。前記アテンション信号は、第２副回路２０の機能部分２１が前記所定の動作を開始できることを示す。前記承認信号は、第１副回路１０の機能部分１１が前記他の動作を開始できることを示す。
【００５２】
前記アテンション信号および承認信号の双方を、導線１７を経て伝送する。前記アテンション信号を、導線１７からＮＭＯＳトランジスタ１５ａのチャネルを経て第１電源接続部Ｖｓｓへの導電性接続の確立によって発生する。前記承認信号を、導線１７からＰＭＯＳトランジスタ２５ａのチャネルを経て第２電源接続部Ｖｄｄへの導電性接続の確立によって発生する。
【００５３】
これを、図２ｂの参照と共に説明する。図２ｂは、導線１７における電位レベルの時間における変化を示す。初めに、前記電位レベルはハイ３０であり、双方のトランジスタ１５ａ、２５ａはターンオフされている。
【００５４】
その後、第１副回路１０は、電位レベルの変化３１を実現することによって、アテンション信号を発生する。変化３１は、フィードバック回路１４が機能部分１１からの信号に応じてトランジスタ１５ａのチャネルをターンオンする第１瞬時３２において開始する。結果として、導線１７における電位レベルは、プルダウン３４される。フィードバック回路１４は、前記電位レベルが十分にプルダウンされた場合検知し、それに応じて、トランジスタ１５ａを第２瞬時３３においてターンオフする。
【００５５】
変化３１は、第２副回路２０の機能部分２１によって検知され、機能部分２１は、それに応じて、前記アテンション信号を待っていた動作を開始する。この動作が完了すると、第２副回路２０は、電位レベルの変化３５を実現することによって、承認信号を発生する。この変化３５は、第３瞬時３６において開始し、この瞬時において、機能部分２１によって合図されるため、フィードバック回路２４は、トランジスタ２５ａのチャネルをターンオンする。結果として、導線１７における電位レベルは、プルアップ３８される。フィードバック回路２４は、前記電位レベルが十分にプルアップされた場合これを検知し、それに応じて、トランジスタ２５をターンオフする。
【００５６】
このようにして、前記回路は、その初期状態に再び戻り、次のハンドシェークを行うことができる。この状況において、上述した極性（アテンション信号−電位下降、承認信号−電位上昇）は、本発明にとって必須ではないことは明らかであろう。逆の極性が同じ効果を有する。すなわち、これは、副回路１０、２０の役割の交換に相当し、結果として、第２副回路２０によって発生される信号は、アテンション信号としてハンドシェークを開始し、第１副回路１０によって発生される信号は、承認信号としてハンドシェークを終了する。
【００５７】
図３は、２つの副回路４０、５０を具える回路を示す。図３は、図２ａの部品に対応し、対応する参照符によって示す多数の部品を示す。図３の副回路４０は、図２ａに示すものから離れ、導線１７および第２電源接続部Ｖｄｄ間にチャネルが延在するＰＭＯＳトランジスタ４２ａを有するプルアップ回路４２を設けた。入力部を、導線１７と第１副回路４０の機能部分１１とに結合した制御回路４４も設けた。制御回路４４の出力部を、ＰＭＯＳトランジスタ４２ａのゲートに結合した。
【００５８】
図３の副回路５０は、図２ａに示すものから離れ、導線１７および第１電源接続部Ｖｓｓ間にチャネルが延在するＮＭＯＳトランジスタ５２ａを有するプルダウン回路５２を設けた。入力部を、導線１７と第２副回路５０の機能部分２１との間に結合した制御回路５４も設けた。制御回路５４の出力部を、ＮＭＯＳトランジスタ５２ａのゲートに結合する。
【００５９】
追加のトランジスタ４２ａ、５２ａは、各々、承認信号およびアテンション信号後に、前記導線を一定の電位に保持するために働く。第２回副回路における制御回路５４が、前記アテンション信号を構成する導線における電位レベル変化を検知した場合、ＮＭＯＳトランジスタ５２ａをターンオンする。結果として、ＮＭＯＳトランジスタ５２ａは、前記導線における電位レベルを、Ｖｓｓにおいて、またはその付近に保持する。前記承認信号が発生された場合、制御回路５４は、ＮＭＯＳトランジスタ５２ａをターンオフし、その結果、ＰＭＯＳトランジスタ２５ａは、前記電位レベルを、図２ａの参照と共に上述したように、他方の電源電圧Ｖｄｄに引き上げることができる。追加のトランジスタ５２ａを使用する結果として、導線１７は、前記アテンション信号と承認信号との間の時間間隔中、一定の電位レベル３４において保持され、その結果、前記回路は、妨害の影響を受けない。
【００６０】
第１副回路４０における追加のトランジスタ４２ａおよび制御回路４４は、前記承認信号に関係する類似の機能を有する。したがって、導線１７は、承認信号と次のアテンション信号との間、一定の電位レベル３０、３８において保持される。
【００６１】
追加のトランジスタ５２ａを、好適には、変化３１中にすでにターンオンする。これを、フィードバック回路１４および制御回路５４のしきい値レベルを適切に関係して選択することによって達成する。
【００６２】
これを、図４において説明する。図２ｂと同様に、図４は、導線１７における電位レベルの時間における変化を示す。しきい値レベルＴ1、Ｔ2、Ｔ3、Ｔ4も示す。制御回路５４は、導線１７における電位レベルが第１しきい値Ｔ1以下に低下した場合、これを検知し、第２副回路５０におけるＮＭＯＳトランジスタ５２ａをターンオンする。フィードバック回路１４は、導線１７における電位レベルが第２しきい値Ｔ2以下に低下した場合、これを検知し、第１副回路４０におけるＮＭＯＳトランジスタ１５ａをターンオフする。第１しきい値Ｔ1を、第２しきい値Ｔ2より高く形成する。
【００６３】
このようにして、前記アテンション信号に関して、第１副回路４０におけるＮＭＯＳトランジスタ１５ａは、開始瞬時６１においてターンオンする。これは、変化３１を引き起こす。その結果として、導線１７における電位レベルは、第１瞬時６２において第１しきい値Ｔ1に達し、それに応じて、制御回路５４は、第２副回路５０におけるＮＭＯＳトランジスタ５２ａをターンオンする。その結果として、導線１７における電位レベルは、第２瞬時６３において第２しきい値Ｔ2に達し、それに応じて、フィードバック回路１４は、第１副回路４０におけるＮＭＯＳトランジスタ１５ａをターンオフする。第２回路５０からの次の承認信号の開始瞬時６４において、制御回路５４は、第２副回路におけるＮＭＯＳトランジスタ５２ａをターンオフし、第２副回路におけるＰＭＯＳトランジスタ２５ａをターンオンする。
【００６４】
このようにして、アテンション信号の開始瞬時６１からそれを過ぎて、次の承認信号の開始瞬時６４まで、導電性接続が、導線１７および第１電源接続部Ｖｓｓ間に常に存在する。結果として、導線１７における電位レベルは、例えば、容量性クロストークによる妨害の影響を受けない。
【００６５】
前記承認信号に関して、このような効果を、制御回路４４が、導線１７における電位レベルが第３しきい値Ｔ3に達するとすぐに、瞬時６５においてＰＭＯＳトランジスタ４２ａをターンオンして達成する。その結果として、瞬時６６において、前記導線の電位レベルは第４しきい値Ｔ4に達し、フィードバック回路２４は、第２副回路５０におけるＰＭＯＳトランジスタ２５ａをターンオフする。
【００６６】
図２ａおよび４において示す回路（に加えて以下に記述する回路）と、アテンション信号および承認信号を交換する上述した処理とを、バス環境における同期化にも使用することができる。この場合において、例えば、複数の第２回路２０のような回路を、導線１７に並列に接続する。これらの回路の１つのみが、例えば、承認信号を発生し、もし必要なら、アテンション信号後、導線１７における電位レベルを保持する。
【００６７】
さらに、前記並列に接続された第２回路におけるプルアップおよびプルダウン回路の相対的な駆動電力を適切に選択することによって、並列に接続された第２回路２０の各々が前記アテンション信号に応じて導線１７における電位をロウに保持することができる有線論理配置を実現することができる。このようにして、すべての並列に接続された第２回路２０が導線１７をプルアップした場合のみ、前記電位は、承認信号としてハイになる。このようにして、異なった第２回路２０を、全く同一のアテンション信号の承認に使用することができる。最後に承認する第２回路２０は、導線１７における電位が承認としてロウになるときを決定する。同様に、複数の第１回路１０を、導線１７に並列に接続することもできる。前記プルアップおよびプルダウン回路の駆動電力を適切に選択した場合、これらの回路の各々は、導線１７における電位がハイである場合、アテンション信号を発生することができる。
【００６８】
図５は、本発明による回路の他の実施例を示す。この図は、３つのカスケード接続された副回路１０、２０、７０を示し、これらの第１および最後のもの（１０、２０）を、図２ａにおいて示すように構成する。前記カスケードにおける第１および最後の副回路１０、２０を、各々、導線１７および７７（各々、入力導線および出力導線と呼ぶ）を経て、中央副回路７０に結合する。中央副回路７０は、第２電源接続部Ｖｄｄおよび入力導線１７間に結合されたプルアップ回路７２を具える。中央副回路７０は、第１電源接続部Ｖｓｓおよび出力導線７７間に結合されたプルダウン回路７４も具える。中央副回路７０は、レジスタ７６も具える。レジスタ７６のセット入力部を、入力導線１７に結合する。レジスタ７６のリセット入力部を、出力導線７７に結合する。入力導線１７とレジスタ７６の出力部とを、前記プルダウン回路の各々の制御入力部に結合する。出力導線７７と、レジスタ７６の他の出力部とを、前記プルアップ回路の制御入力部に結合する。
【００６９】
動作中、中央副回路７０は、バンドシェークに関するゲートウェイ回路として働く。これは、例えば、その長さのため高い容量性負荷または直列抵抗を構成する導線を経てハンドシェークを伝えるのに有効である。その場合、前記導線の長さ全体に、１つまたはそれ以上の中央副回路７０のような副回路を挿入する。
【００７０】
動作中、レジスタ７６を最初にリセットする。入力導線１７を経たアテンション信号の受け取りによって、前記レジスタがリセットされているならば、プルダウン回路７４は、出力導線７７における電位をプルダウンする。次に、レジスタ７６を、出力導線７７における電位変化によってセットする。出力導線７７を経た承認信号の受け取りによって、レジスタ７６がセットされているならば、プルアップ回路７２は、入力導線１７における電位をプルアップする。次に、レジスタ７６を、入力導線１７における電位変化によってリセットする。
【００７１】
レジスタ７６は、出力導線７７における承認信号の受け取りによって、アテンション信号が導線７７において再びすぐに形成されるのを防止する。レジスタ７６がないときは、前記承認信号の受け取りのすぐ後の入力導線１７における低い電位は、出力導線７７における新たなアテンション信号と混同される恐れがある。
【００７２】
明らかに、副回路７０を、もし望むなら、図２ａおよび３の参照と共に上述した機能を有する、前記入力および出力導線における電位を引き継ぐ制御回路およびトランジスタ（４２，４４，５２，５４）を含むように拡張することもできる。
【００７３】
図６は、図１の合併ユニット２ａの一実施例を示す。この合併ユニットは、第１および第２プルアップ回路９２ａ、ｂと、プルダウン回路９４と、レジスタ９６とを具える同期化回路を構成する。これらの接続部は、大部分は図５の中央副回路７０の接続部に対応し、各々がそれ自体のプルアップ回路９２ａ、ｂを具える入力導線９０ａ、ｂが存在し、これらの２つの導線９０ａ、ｂをプルダウン回路９４に結合し、出力導線９８およびレジスタ９６の出力部を双方のプルアップ回路９２ａ、ｂに結合した。
【００７４】
さらに図６に示す副回路の動作は、図５の副回路７０の動作と共通点がある。
【００７５】
動作中、レジスタ９６を最初にリセットする。次に、プルダウン回路９４は、２つの入力導線９０ａ、ｂにおける電位がロウの場合、アテンション信号を発生する。次に、レジスタ９６を、出力導線９８における電位変化によってセットする。出力導線９８を経た承認信号の受け取りによって、双方のプルアップ回路９２ａ、ｂは、レジスタ９６がセットされているならば、これらが関係する入力導線９０ａ、ｂにおける電位をプルアップする。次に、２つの入力導線９０ａ、ｂにおける電位がハイになっている場合、レジスタ９６はリセットされる。
【００７６】
出力導線９８における承認信号の受け取りのすぐ後の入力導線９０ａ、ｂにおける低い電位は、これらの電位レベルのみを考慮する場合、新たな承認信号と混同される恐れがある。これを、レジスタ９６によって防止する。２つの入力導線９０ａ、ｂにおける電位のプルダウンに応じて、前記レジスタが適切な状態にある場合のみ、アテンション信号をこれらにおいて形成する。
【００７７】
明らかに、もし望むなら、図６の副回路を、図２ａおよび３の参照と共に上述したような、前記入力および出力導線における電位を引き継ぐ、制御回路およびトランジスタ（４２，４４，５２，５４）を含むように拡張することができる。
【００７８】
図６の合併回路は、入力部９０ａ−ｂおよび出力部９８の役割と電源とを交換した場合、前記分岐回路と等しい。図７は、シーケンサの一例を示す。この実施例の構造は、図６の合併回路の構造と大部分同じであり、以下の違いがある。
【００７９】
− 前記電源接続部の役割が逆になっており、したがって、前記”プルアップ”回路は実際にはプルダウン回路であり、逆もまた同じであり、しかしながら、簡単にするために、これらをこれらの以前の呼称で呼ぶ。
【００８０】
− レジスタ９６を、”プルアップ”回路９２ａ、ｂの各々の入力部に接続された複数の出力部を具えるマルチビットレジスタ９６ａに置き換えた。
【００８１】
前記シーケンサの動作は、次の通りである。最初に、前記レジスタは第１状態にある。前記レジスタが第１状態にあり、導線９８における電位がロウになる場合、第１プルアップ回路９２ａは、導線９８においてアテンション信号を発生する。マルチビットレジスタ９６ａを、導線９０ａにおける電位変化によって第２状態に調節する。マルチビットレジスタ９６ａが第２状態にあり、承認信号を導線９０ａを経て受けた場合、第２プルアップ回路９２ａは、導線９０ｂにおいてアテンション信号を発生する。マルチビットレジスタ９６ａを、導線９０ｂにおける電位変化によって第３状態に調節する。マルチビットレジスタ９６ａが第３状態にあり、承認信号を導線９０ｂを経て受けた場合、プルダウン回路９４は、導線９８において承認信号を発生する。次に、マルチビットレジスタ９６ａは、導線９８における電位が前記承認信号によって再びハイになった場合、第１状態に戻る。
【００８２】
前記マルチビットレジスタは、例えば、導線９８における電位が前記承認信号の影響の下で再びハイに成った場合、双方ともリセットされる２つの１ビットレジスタを具えてもよく、各々の１ビットレジスタを、それ自体の導線９０ａ、ｂにおける電位変化によってセットする。このとき、これらの１ビットレジスタの各々の出力部を、各々の”プルアップ”回路９２ａ、ｂの入力部に接続する。
【００８３】
レジスタ９６ａがないときは、前記種々の導線における１ラインハンドシェーク前および後の状況が混同される恐れがある。したがって、レジスタ９６ａは、関連した導線における承認信号の受け取りによってすぐ、全体のシーケンササイクルの完了前に、アテンション信号が導線において形成されるのを防止する。
【００８４】
同期化回路のネットワークを具える回路の動作の前に、すべての同期化回路を、これらがアテンション信号を受けることができる初期状態に調節しなければならない。これを、原則的に、各々が個々の導線および電源接続部Ｖｄｄ間に結合されたチャネルを有する追加のプルアップトランジスタによって達成することができる。これらのトランジスタのゲート電極を相互接続する。初期化時に、前記追加のトランジスタは、制限された期間中にターンオンし、その結果、前記導線は、正しい初期状態、すなわち、高い電位状態に強制される。
【００８５】
しかしながら、多数の状況を仮定して、前記初期化を、追加のトランジスタ無しに行うこともできる。第１の状況は、前記ネットワークが非繰り返しでなければならず、同期化回路の（アテンション信号の送信に関する）能動接続部を、前記ネットワークを経て（アテンション信号の受信に関する）受動接続部に結合することができないことを含む。
【００８６】
他の状況は、すべての同期化回路が、いわゆる、″完了時初期″状態を満たさなければならないことを含む。この状況に従って、前記同期化回路の各々は、アテンション信号を受けることができるすべての接続部が、前記アテンション信号前に優勢な電位レベルである場合、前記初期状態に入るように構成しなければならない。この初期状態において、前記同期化回路は、アテンション信号を送信できるすべての接続部を、前記アテンション信号の直前に優勢な電位レベルに調節しなければならない。
【００８７】
さらに、チャネルを経てアテンション信号を送信する前記同期化回路が関連するチャネルの導線を前記アテンション信号の直前に優勢な電位レベルに制御する場合、このような送信は、関連したチャネルに接続された他の同期化回路によって行われる他の制御より高い優先権を持たなければならない。この状況を、このような導線に接続されたトランジスタの各々の駆動電力を適切に選択することによって満足させることができる。明白に、前記アテンション信号を発生する同期化回路におけるプルアップトランジスタ（または、トランジスタの組み合わせ）の駆動電力を、前記アテンション信号を受ける同期化回路におけるプルダウントランジスタまたはトランジスタの組み合わせの駆動電力よりも強くしなければならない。これを、関連したトランジスタに対する電流利得率を適切に選択することによって実現することができる。
【００８８】
これらの状況を条件として、前記同期化回路のネットワークは、それ自体を初期化する。
【００８９】
４相インタフェースへの結合
図１に示すように、同期化回路２ａ−ｆを副回路１ａ−ｆに結合する。これを、４相インタフェースを経て実現してもよい。４相インタフェースの使用は、副回路１ａ−ｆに特別な速度の必要性を負わせる必要がないという利点を提供し、その使用を、４相インタフェースを有する慣例的な副回路にすることができる。
【００９０】
図８は、４相インタフェースを有する本発明による回路を示す。この図は、導線１７に接続された副回路２１０を示す。副回路２１０において、導線１７を、プルダウン回路２１４を経て第１電源接続部Ｖｓｓに結合する。前記導線を、第１レジスタ２１６のセット入力部にも結合する。副回路２１０は、出力部２１７および入力部２１８を有する４相インタフェースを具える機能部分２１１を具える。前記第１の４相インタフェースの出力部２１７を、プルダウン回路２１４の第１制御入力部と、第１レジスタ２１６のリセット入力部とに結合する。第１レジスタ２１６の出力部を、プルダウン回路２１４の第２制御入力部と、前記第１の４相インタフェースの入力部とに結合する。
【００９１】
図８において示す回路の動作を、図９の参照と共に記述する。図９は、時間の関数としての３つの電位変化であり、上から下に向かって、前記４相インタフェースの出力部２１７における電位変化２４０と、導線１７における電位変化と、前記４相インタフェースの入力部２１８における電位変化２４１とを示す。
【００９２】
初めに、出力部２１７における電位はロウであり、導線１７および入力部２１８における電位はハイであり、これは、第１レジスタ２１６のリセット状態に対応する。次に、前記機能部分は、出力部２１７の電位をハイにすることによってハンドシェークを開始する。前記電位が十分にハイになる瞬時２４２において、プルダウン回路２１４は活性化する。結果として、導線１７における電位は低下し、アテンション信号２３１になる。導線１７における電位がしきい値レベルＴ２に達する瞬時２４３において、第１レジスタ２１６はリセットされる。結果として、前記４相インタフェースの入力部２１８における電位レベルは低下する。
【００９３】
これは、機能部分２１１に、前記４相インタフェースの出力部２１７における電位のロウーハイ変化が処理され、前記機能部分が前記４相インタフェースの出力部２１７における電位を再びプルダウンできることを知らせる。
【００９４】
アテンション信号２３１は、図２ａの参照と共に上述したように、承認信号２３５によって継承される。前記４相インタフェースの入力部２１８における電位レベル２１４における変化は、前記４相インタフェースの出力部２１７における電位のレベル２４０における変化２４６ａ−ｂによって継承される。第１レジスタ２１６は、前記４相インタフェースの出力部における電位がロウの場合、リセットされる。しかしながら、このとき導線１７における電位の”セット”効果は、優先権を有し、すなわち、この電位のレベルが承認信号２３５の状況において再び十分にハイに（例えば、Ｔ２より高く）なる瞬時２４４からのみセットが可能である。前記４相インタフェースの出力部における電位２４０がロウになる瞬時が、承認信号２３５の前（２４６ａ）か後（２４６ｂ）かに応じて、前記４相インタフェースの入力部２１８における電位は、承認信号２３５と共にハイ（２４７ａ）になるか、前記４相インタフェースの出力部２１７における電位のハイ−ロウ変化と共にハイ（２４７ｂ）になる。次に、前記回路は、次のハンドシェークに対する準備ができる。
【００９５】
トランジスタレベル実現化
図１０は、図５の中央副回路７０の一実施例であり、さらに、制御回路４４、４５およびトランジスタ４２ａ、５２ａの機能を提供するものを示す。この実施例は、第１、第２および第３電流枝路８１ａ−ｄ、８２ａ−ｃ、８３ａ−ｄを、各々、第１電源接続部Ｖｄｄおよび第２電源接続部Ｖｓｓ間に具える。
【００９６】
前記第１電流枝路は、２つのＰＭＯＳトランジスタ８１ａ、ｂのチャネルの直列接続と、第１分岐点８１ｄと、ＮＭＯＳトランジスタ８１ｃのチャネルとを、連続して直列に具える。前記第２電流枝路は、ＰＭＯＳトランジスタ８２ａのチャネルと、第２分岐点８２ｃと、ＮＭＯＳトランジスタ８２ｂのチャネルとを、連続して直列に具える。前記第３電流枝路は、ＰＭＯＳトランジスタ８３ａのチャネルと、第３分岐点８３ｄと、２つのＮＭＯＳトランジスタ８３ｂ、ｃのチャネルの直列接続とを、連続して直列に具える。寄生キャパシタンス８５を、前記第２分岐点に接続されるように象徴的に示す。
【００９７】
第１導線１７を、第１分岐点８１ｄに結合する。第１分岐点８１ｄを、第１インバータ８０を経て、前記第２および第３枝路におけるＰＭＯＳトランジスタのゲートと、前記第３枝路における直列に接続されたＮＭＯＳトランジスタの一方（８３ｃ）のゲートとに結合する。前記第３枝路における直列に接続された他方のＮＭＯＳトランジスタ（８３ｂ）のゲートを、第２分岐点８２ｃに結合する。
【００９８】
第２導線７７を、第３分岐点８３ｄに結合する。第３分岐点８３ｄを、第２インバータ８４を経て、前記第１および第２電流枝路におけるＮＭＯＳトランジスタのゲートと、前記第１電流枝路における直列に接続されたＰＭＯＳトランジスタの一方（８１ａ）のゲートとに結合する。前記第１電流枝路における直列に接続された他方のＰＭＯＳトランジスタ（８１ｂ）を、第２分岐点８２ｃに結合する。
【００９９】
動作中、第１電流枝路８１ａ−ｄは、第１導線１７の制御のために働き、第３電流枝路８３ａ−ｄは、第２導線７７の制御のために働く。前記第２電流枝路は、動的なレジスタとして働く。
【０１００】
前記第３電流枝路におけるＮＭＯＳトランジスタ８３ｃは、第２導線７７における電位を前記アテンション信号に応じてプルダウンするために働く。ＰＭＯＳトランジスタ８３ａは、この信号を、前記承認信号後ハイに保持するために働く。ＰＭＯＳトランジスタ８３ａは、前記承認信号が第１導線１７を通過するとすぐ、ターンオンする。第１電流枝路８１ａ−ｄは、第３電流枝路８３ａ−ｄと同様に動作し、第１および第２導線１７、７７と、電源電圧Ｖｄｄ、Ｖｓｓと、前記承認信号およびアテンション信号との役割は逆になる。
【０１０１】
（第２電流枝路８２ａ−ｃによって形成された）前記レジスタを、第２導線７７においてアテンションが発生した場合、ロウ状態に調節し、前記第１導線において承認信号か発生した場合、ハイ状態に調節する。前記第３電流枝路におけるＮＭＯＳトランジスタ８３ｂによって、第１導線１７において前のアテンション信号の承認が通過する前の新たなアテンション信号の発生は妨げられる。
【０１０２】
第１および第２インバータ８０、８４のしきい値電圧は、第１導線１７におけるＴ1と、第２導線７７におけるＴ2とを、各々規定する。これらは、第１導線１７におけるＴ4と、第２導線７７におけるＴ3も規定する。第１インバータ８０のしきい値電圧（Ｔ1＝Ｔ4）を、第２インバータ８４のしきい値電圧（Ｔ2＝Ｔ3）より高くなるように選択する。
【０１０３】
前記種々の同期化回路（合併、分岐等）と図６、９および１０の機能説明を基礎として、前記種々の副回路を、図１０に示す実施例と類似に構成できることは、これらの当業者には明らかであろう。各々の導線に対して、各々の（８１ａ−ｄまたは８３ａ−ｄと類似の）電流枝路が必要であり、必要なレジスタを、１つまたはそれ以上の電流枝路（８２ａ−ｃ）によって実現する。前記電流枝路がこれらの出力部を電源に接続することによる、前記電流枝路および論理状態間の接続は、関連した同期化回路の機能の結果として起こる。
【０１０４】
明らかに、電流枝路８２ａ−ｄによって形成されるような動的レジスタを、静的レジスタ（例えば、フリップフロップ）によって置き換えることができる。
【０１０５】
図１１は、４相インタフェースを有する本発明による副回路の一実施例を示す。この実施例において、前記フィードバック回路の機能だけでなく、前記制御回路の機能も実現する。
【０１０６】
図１１は、第１および第２電流枝路８６ａ−ｄ、８７ａ−ｆを示す。前記第１電流枝路は、電源接続部Ｖｄｄ、Ｖｓｓ間に接続され、第１および第２ＰＭＯＳトランジスタ８６ａ−ｂのチャネルの直列接続と、第１分岐点８６ｂと、第１ＮＭＯＳトランジスタ８６ｃのチャネルとを、連続して直列に具える。前記第２電流枝路は、第３ＰＭＯＳトランジスタ８７ａのチャネルと、第４および第５ＰＭＯＳトランジスタ８７ｂ−ｃのチャネルの並列接続と、第２分岐点８７ｆと、第２および第３ＮＭＯＳトランジスタ８７ｄ−ｅのチャネルの直列接続とを、連続して直列に具える。
【０１０７】
前記４相インタフェースの出力部２１７を、第２および第４ＰＭＯＳトランジスタ８６ｂ、８７ｂのゲートと、第３ＮＭＯＳトランジスタ８７ｅのゲートとに結合する。前記４相インタフェースの入力部２１８を、第１分岐点８６ｄと、第３ＮＭＯＳトランジスタ８７ｄのゲートとに結合する。第２分岐点８７ｆを、導線１７に接続すると共に、インバータ８８を経て、第１および第３ＰＭＯＳトランジスタ８６ａ、８７ａのゲートと、第３ＮＭＯＳトランジスタ８６ｃのゲートとに結合する。インバータ８８は、しきい値電圧Ｔ２を有する。
【０１０８】
動作中、図１１の回路の作用は、図９の参照と共に上述したようなものであり、加えて、ＰＭＯＳトランジスタ８７ａ−ｄは、導線１７における電位を、承認信号２３５の受け取り後、新たなアテンション信号を受けるまで、ハイに保つために働く。動作中、第１電流枝路８６ａ−ｄは、動的レジスタ（レジスタ２１６参照）として働く。第１ＮＭＯＳトランジスタ８６ｃは、このレジスタをセットするために働く。第２ＰＭＯＳトランジスタは、このレジスタをリセットするために働く。第３ＮＭＯＳトランジスタ８７ｅは、アテンション信号２３１を発生するために働く。第２ＮＭＯＳトランジスタ８７ｄは、導線１７および電源接続部Ｖｓｓ間の接続部を、前記導線における電位が十分に低い場合、ターンオフするために働く。
【０１０９】
図１２は、図１のリピータ２ｆの一実施例を示す。この実施例は、ハンドシェークに対して能動な接続部２１６を具える。能動接続部１２６を、ハイおよびロウしきい値を各々有する第１および第２インバータ１２０ａ、ｂの入力部に結合する。この回路は、電源接続部Ｖｄｄ、Ｖｓｓ間に接続された、ＰＭＯＳトランジスタ１２２ａおよびＮＭＯＳトランジスタ１２２ｂのチャネルの直列接続を含む第１電流枝路１２２ａ−ｂを具える。第１および第２インバータ１２０ａ、ｂの出力部を、この電流枝路における、ＰＭＯＳトランジスタ１２２ａおよびＮＭＯＳトランジスタ１２２ｂのゲートに各々結合する。
【０１１０】
前記回路は、電源接続部Ｖｄｄ、Ｖｓｓ間に接続された、連続的に、第１ＰＭＯＳトランジスタ１２４ａ、第２ＰＭＯＳトランジスタ１２４ｂ、第１ＮＭＯＳトランジスタ１２４ｃおよび第２ＮＭＯＳトランジスタ１２４ｄのチャネルの直列接続を含む第２電流枝路１２４ａ−ｄも具える。第２インバータ１２０ｂの出力部を、第１ＰＭＯＳトランジスタ１２４ａのゲートに結合する。前記第１電流枝路におけるトランジスタ１２２ａ、ｂの分岐点を、第２ＰＭＯＳトランジスタ１２４ｂおよび第１ＮＭＯＳトランジスタ１２４ｃのゲートに結合する。動作中、前記第２電流枝路の第２ＮＭＯＳトランジスタ１２４ｄは、イネーブルトランジスタとして働く。このトランジスタがターンオンした場合、図１２に示す回路は、能動接続部１２６における電位をプルダウンすることによってアテンション信号を発生する。能動接続部１２６における信号がロウであるため、前記第２電流枝路における第１ＰＭＯＳトランジスタ１２４ａおよび第１ＮＭＯＳトランジスタ１２４ｃは、ターンオンしない。したがって、能動接続部１２は、承認信号を受けることができ、それによって、前記能動接続部における電位は、再びハイになる。
【０１１１】
能動接続部１２６における電位が、前記承認信号に応じて第２インバータ１２０ｂのしきい値を越えるとすぐ、前記第２電流枝路における第１ＰＭＯＳトランジスタ１２４ａは、ターンオンする。この電位が、依然として第１インバータ１２０ａのしきい値より低いならば、さらに、前記第２電流枝路の第２ＰＭＯＳトランジスタ１２４ｂがターンオンする。結果として、能動接続部１２６における電位は、さらにプルアップされる。能動接続部２１６における電位が前記第１インバータのしきい値を越えた場合、第２ＰＭＯＳトランジスタ１２４ｂはターンオフし、第１ＮＭＯＳトランジスタ１２４ｃはターンオンする。結果として、能動接続部１２６における電位は、再びプルアップされ、新たなアテンション信号を形成する。
【０１１２】
前記第２電流枝路における第２ＮＭＯＳトランジスタ１２４ｄがターンオンする間、図１２に示す回路は、１ラインハンドシェークの無制限な列を実行する。
【０１１３】
第２ＮＭＯＳトランジスタ１２４ｄは、例えば、イネーブル信号として働き、または代わりに、予め決められた数のハンドシェークが計数された後、ターンオフすることもできる。さらに、第２トランジスタ１２４ｄを、他のハンドシェーク回路に含め、入力されるアテンション信号を受け、前記ハンドシェークの無制限な列の発生を開始し、前記入力されるアテンション信号を承認するようにすることもできる。
【図面の簡単な説明】
【０１１４】
【図１】そのタイミングが同期化回路を経て調節される複数の副回路を具える回路の一例を示す図である。
【図２ａ】導線によって相互接続された第１および第２回路部分を具える回路を示す図である。
【図２ｂ】前記導線における電位レベルの時間における変化を示す図である。
【図３】２つの副回路を具える回路を示す図である。
【図４】前記導線における電位レベルの時間における変化を示す図である。
【図５】本発明による回路の他の実施例を示す図である。
【図６】合併ユニットの実施例を示す図である。
【図７】シーケンサの実施例を示す図である。
【図８】４相インタフェースを具える回路を示す図である。
【図９】時間の関数としての４相インタフェースにおける３つの電位変化を示す図である。
【図１０】図５の中央副回路の実施例を示す図である。
【図１１】４相インタフェースを有する副回路の実施例を示す図である。
【図１２】リピータの実施例を示す図である。
非同期動作副回路の動作のタイミングを調節する回路 本発明は、チャネルのネットワークと、前記ネットワークの周囲に接続された非同期動作する副回路の動作のタイミングを調節する同期化回路とを具え、各々のチャネルを、連続するハンドシェークを実行する一対の同期化回路間に結合し、各々のハンドシェークにおいて、前記一対の第１および第２の同期化回路が、互いに前記チャネルを経てアテンション信号および承認信号を送信し、前記回路における少なくとも１つの同期化回路を、前記チャネルの第１および第２のものの間に結合すると共に、前記第１チャネルにおける前記アテンション信号の受け取りによって前記第２チャネルにおけるハンドシェークを開始し、前記ハンドシェークの完了に応じて前記第１チャネルにおいて承認信号を発生するように配置し、前記ネットワークにおけるすべての同期化回路を互いに、前記チャネルによって、互いに直接、または他の同期化回路を経て接続し、前記ハンドシェークを、前記副回路に前記ネットワークを通じて伝播できるようにした回路に関係する。
【０００２】
この種の非同期動作回路は、IEEEコンピュータの設計および試験（IEEE design and test of computer）ｖｏｌ．１１（１９９４），Ｎｏ．２の２２ないし３２ページにおけるK.van Berkel,R.Burgess,J.Kessels,M.Roncken,F.SchalijおよびA.Peetersによる”低出力用非同期回路：ＤＣＣエラー補償器（Asynchronous Circuits for Low Power:A DCC Error Corrector）”から既知である（ソリッドステート回路のＩＥＥＥジャーナル、１９９４年１２月、Ｖｏｌ．２９、Ｎｏ．１２の１４２９ないし１４３９ページにおける同じ著者による”ＤＣＣプレイヤ用完全非同期低出力エラー補償器（A Fully Asynchronous Low-Power Error Corrector for DCC Player）”も参照されたい）。
【０００３】
前記ネットワークは、非同期信号処理回路の一部を形成する。前記ネットワークは、前記信号処理回路の種々の副回路の動作のタイミングを調整する。例えば、レジスタを前記同期回路の一部に結合する。このとき前記ネットワークは、前記レジスタの内容を、これらが他の回路によって引き継がれる前に取り替えられないことを保証する。
【０００４】
前記タイミングの調節とは、第１副回路が第１動作を完了した後にのみ、第２副回路が第２動作を始めることができることを意味する。前記第１副回路それ自体は、前記第２副回路が前記第２動作を完了した後にのみ、他の動作を始めることができる。非同期回路において、これは、前記第１および第２副回路間でハンドシェークを交換することによって達成される。このハンドシェークは、前記第１動作が準備できた場合、前記第１副回路によって前記第２副回路に印加されるアテンション信号を含む。前記ハンドシェークは、前記第２動作の完了後、前記第２副回路によって前記第１副回路に印加される承認信号も含む。前記承認信号を受け取った後にのみ、前記第１副回路は、新たなアテンション信号を前記第２副回路に印加することができる。
【０００５】
前記第１副回路の完了は、しばしば、複数の副回路における動作の開始に関する条件となる。前記第２動作の開始は、複数の副回路における動作の完了にも依存するかもしれない。
【０００６】
この場合において、前記タイミングは、前記ネットワークによって調節される。前記同期化回路は、いくつかの副回路によるある副回路からのハンドシェークの完了、または、異なった副回路からのハンドシェークの受け取りを保証する。
【０００７】
例えば、アテンション信号に応じて２つのチャネルの各々において新たなアテンション信号を発生し、承認信号の受け取り後、これらのチャネルの各々において元のアテンション信号の承認を発生する同期化回路が存在する。２つのチャネルにおけるハンドシェークを、このような同期化回路によって連続して強制的に調節することもできる。
【０００８】
前記ハンドシェークの交換を介するチャネルは、前記刊行物に従って４相信号を使用する。この目的のために、２つの導線をチャネルごとに使用する。前記アテンション信号は、第１導線における電位レベルの変化によって開始する。前記承認信号は、第２導線における電位レベルの変化によって開始する。この変化の後、前記第１導線における電位はその元のレベルに戻り、前記承認信号が受け取られたことを表す。最後に、前記第２導線における電位はその元のレベルに戻り、新たなアテンション信号を発生できることを表す。
【０００９】
前記４相ハンドシェークは、ある最短時間を必要とする。すなわち、含まれる前記４つの電位の変化の各々は、ある時間を必要とする。この最短時間は、明らかに、前記ハンドシェークを前記ネットーワークのあちらこちらに伝播しなければならない同期化ユニットのネットワークにおいて蓄積するため、前記回路の臨界特性である。さらに、例えば、異なった集積回路間のハンドシェークがチャネルごとに２つのＩＣピンを必要とするため、２つの導線を必要とする。
【００１０】
特公昭６２−９５６５４号公報から、データ用の多数の導線と制御導線とを経て接続された一対のラッチが既知である。前記ラッチは、前記データ用導線におけるデータが有効である事実と、前記データが、前記制御導線における電位レベルにおける互いに逆の変化としてラッチされている（結果として、前記接続から除去することができる）事実とを示す。
【００１１】
米国特許明細書第５１４２６３２号は、セマフォの制御の下で命令および実行メッセージを交換する多数のクロック制御モジュールを有する回路を開示している。各々のセマフォは、導線における電位レベルにおける互いに逆の変化によって活性化および不活性化される。
【００１２】
本発明の主な目的は、ハンドシェークに必要な最短時間を短縮することである。本発明の他の目的は、チャネル当たりの導線の数を制限することである。
【００１３】
本発明による回路は、前記チャネルの少なくとも第１および第２のものが各々１つの導線を具え、これらの導線の各々において、前記ハンドシェークのアテンション信号および承認信号を前記導線における電位レベルにおける互いに逆の変化によって形成することを特徴とする。したがって、ハンドシェークごとに２つの電位レベル変化のみが必要となり、結果として、前記ハンドシェークは４相ハンドシェークより高速になる。
【００１４】
特公昭６２−９５６５４号公報は、前記逆の電位レベル変化を、有線のＯＲの形態を経由して発生する。したがって前記ラッチの各々は、前記導線および第１電源端子間のそれ自体のスイッチング素子をターンオンすることによって、前記導線を低い電位レベルに引くことができる。
【００１５】
前記アテンション信号より先に、前記第１ラッチのみが、ターンオンされたそれ自体のスイッチング素子を保持する。前記アテンション信号は、このスイッチング素子をターンオフすることによって発生する。前記第２ラッチは、前記導線における電位レベルの上昇を検知し、それに応じて前記データをラッチし、ラッチの完了後、それ自体のスイッチング素子をターンオンすることによって承認信号を発生する。
【００１６】
したがって、前記導線における電位レベルは、前記アテンション信号の前に優勢である値に戻る。これは、前記第１ラッチによって検知され、それに応じてそれ自体のスイッチング素子を再びターンオンする。前記第２ラッチは、前記承認信号後の短い期間、ターンオンされたそれ自体のスイッチング素子を保持し、その後それをターンオフする。したがって、前記回路は初期状態に戻り、次のアテンション信号を発生することができる。
【００１７】
前記第２ラッチがそれ自体のスイッチング素子のターンオフを延期している期間を、少なくとも前記第１ラッチがそれ自体のスイッチング素子をターンオンしたことが確定されるまで長くする。前記第２ラッチがそれ自体のスイッチング素子を早過ぎてターンオフした場合、電位の変化は、前記第１ラッチからのアテンション信号から識別することができない導線において生じる。しかしながら、前記第１ラッチの応答時間は、例えば、処理分布または温度変動によって延長される。前記期間は、少なくとも、最悪の場合においても前記第１ラッチの応答時間に対抗する程度に長くする必要がある。
【００１８】
しかしながら、同時に前記期間は、ハンドシェークに必要な最短時間を長引かせる。したがって、前記最悪の場合の期間より長い期間を選択する必要性は、前記回路の動作周波数が不必要に制限される欠点を有する。
【００１９】
さらに、前記回路は、前記承認信号と次のアテンション信号との間に電流を流しつづける。これは、前記回路のエネルギ消費を増加させる。この欠点は、１ラインハンドシェークによって通信する同期化回路のネットワークが集積回路に含まれる場合、顕著である。本発明のさらに他の目的は、これらの問題を解決することである。
【００２０】
この目的のために、本発明による回路の実施例は、前記チャネルの第１または第２のものが前記第１同期化回路を第２同期化回路に接続し、前記第１および第２同期化回路が前記導線と第１および第２電源端子との間に各々接続されたそれ自体のスイッチング素子を具え、前記第１および第２同期化回路の双方を、前記それ自体のスイッチング素子をターンオンすることによって前記ハンドシェークからのそれ自体の変化を実現し、一度前記それ自体の変化が実現されると、その後再びターンオフすることによって前記ハンドシェークからのそれ自体の変化を実現するように配置したことを特徴とする。
【００２１】
このように、前記アテンション信号および承認信号の双方を、前記導線を電源端子に導電的に接続することによって発生する。前記ハンドシェークは、前記アテンション信号または承認信号後に緩慢に導入される遅延なしに、前記ハンドシェークを実現する素子を直接ターンオフするため、高速である。前記導線と、前記導線が接続される電源端子との間のインピーダンスは、前記スイッチング素子がターンオンする場合より、比較的かなり高く、前記インピーダンスを経た前記導線における電位レベルのさらなる変化は、ほとんどできず、できるとしてもゆっくりである。前記ハンドシェークの周波数が十分に高い場合、このような変化は、もしあるとしても妨害しない。
【００２２】
本発明による回路の他の実施例は、前記第１および第２同期化回路の双方が、前記関係する同期化回路によるそれ自体の変化の完了の検知に応じて前記それ自体のスイッチング素子をターンオフするために、前記導線と、前記関係する同期化回路のそれ自体のスイッチング素子の制御入力部との間に結合されたそれ自体のフィードバック回路を有することを特徴とする。前記フィードバック回路は、前記スイッチング素子が前記変化の完了後できるだけ速くターンオフされることを保証する。このように、前記ハンドシェークの達成可能な最高周波数は上昇する。
【００２３】
本発明による回路の他の実施例は、前記第１同期化回路が、前記導線および第２電源端子間に接続された他のそれ自体のスイッチング素子と、前記導線および前記他のそれ自体のスイッチング素子の制御入力部間に結合された制御手段とを具え、前記制御手段を、前記第２副回路によって実現された変化の検知に応じて前記他のそれ自体のスイッチング素子をターンオンし、逆の変化が実現された場合ターンオフするように配置したことを特徴とする。このように、前記第１同期化回路は、前記第２同期化回路が変化を実現した後、できるかぎりすぐに前記導線における電位レベルの制御を引き継ぐ。これは、前記導線における電位レベルの起こりうるドリフト、または、前記電位レベルの妨害パルスに対してありうる感度を中和する。
【００２４】
本発明による回路の他の実施例は、前記第２副回路によって実現される変化が前記電位レベルを第１電位範囲から第２電位範囲に調節し、これらの範囲を互いにゼロでない中間範囲によって分離し、前記電位レベルが前記第１電位範囲にある場合、前記制御手段が前記他のそれ自体のスイッチング素子をターンオンし、前記電位レベルが前記第２電位範囲に達した場合、前記第２同期化回路のフィードバック回路が前記第２同期化回路のそれ自体のスイッチング素子をターンオフすることを特徴とする。このようにして、前記電位変化によって前記第１同期化回路が前記導線における電位の制御を、前記第２同期化回路が制御を放棄する前に引き継ぐことが保証される。これは、妨害パルスまたはドリフトに対する感度を低下させる。
【００２５】
本発明を、少なくとも３つのチャネルにおけるハンドシェークの相互のタイミングに関して異なった制限を負わせる種々の同期化回路において使用することができる。これは、例えば、− 第３チャネルにおけるハンドシェークを第２チャネルにおけるハンドシェークの完了に応じて開始し、第１チャネルにおける承認信号を前記第２チャネルにおけるハンドシェークの完了に応じて発生する場合の継続と、− 前記第２および第３チャネルにおけるハンドシェークを前記アテンション信号に応じて互いに独立に開始し、前記第１チャネルにおける承認信号を前記第２および第３チャネルにおけるハンドシェークの完了に応じて発生する場合の分岐と、− 前記第２チャネルにおけるハンドシェークを前記第１および第３チャネルにおけるアテンション信号の受け取り後に開始する場合と、承認信号を前記第１および第３において前記第２チャネルにおけるハンドシェークの完了に応じて発生する場合との合併と、− 前記第２チャネルにおけるハンドシェークを前記第１および第３チャネルの一方におけるアテンション信号の受け取り後に開始する場合と、前記第２チャネルにおけるハンドシェークの完了に応じて承認信号を前記アテンション信号を受けた一方のチャネルにおいて発生する場合との混合とに関係する。
【００２６】
本発明を、前記同期化回路の少なくとも１つが、１つの導線を具えるチャネルに結合され、前記１つの導線における電位レベル変化に応じてその度ごとに前記１つの導線における逆の電位レベル変化を発生するように配置されたリピータ回路である回路に使用することもできる。前記リピータ回路は、前記回路のサイクルの完了の後ごとに新たなサイクルを開始する。
【００２７】
本発明による回路の一実施例は、前記ネットワークが非繰り返しであり、前記同期化回路の各々を、アテンション信号を発生することができるすべてのチャネルをアテンション信号の直前のレベルに対応する初期電位レベルに調節するように配置し、前記関係する同期化回路が、前記同期化回路の各々の関係する駆動電力を、前記同期化回路が他の同期化回路による前記チャネルの駆動に係わりなく前記アテンション信号を発生できるチャネルを前記初期電位レベルに調節できるように選択することを特徴とする。このようにして、前記回路それ自体は、それ自体を、他のステップをスイッチオンする必要なく前記ハンドシェークを処理できる初期状態に調節することができる。
【００２８】
本発明のこれらのおよび他の態様は、以下に記載の実施例を参照することによって明らかになるであろう。
【００２９】
同期化回路のネットワーク
図１は、そのタイミングが同期化回路を経て調節される複数の副回路を具える回路の例を示す。この回路は、同期化回路のネットワークの動作を説明する例として役に立ち、このようなネットワークの好適実施例であることを意味するものではない。
【００３０】
前記回路は、多数の副回路１ａ−ｆを具える。前記回路は、第１レジスタ１ａに結合された入力部と、第２レジスタ１ｂに結合された出力部とを具える。前記第２レジスタの出力部をＡＬＵ（Arithmetic logic unit：演算装置）１ｅに結合する。前記回路は、ＡＬＵ１ｅに結合されたメモリ１ｃおよび第３レジスタ１ｄのカスケードも具える。ＡＬＵ１ｅの出力部を第４レジスタ１ｆの入力部に結合する。
【００３１】
前記回路は、副回路１ａ−ｆに結合された同期化回路２ａ−ｆのネットワークも具える。各々の同期化回路２ａ−ｆに関して端子を示す。第１同期化回路２ａを、外部入力部、第１レジスタ１ａおよび第２同期化回路２ｂに結合する。第２同期化回路２ｂを、第２レジスタ１ｂおよび第３同期化回路２ｃに結合する。前記回路は、メモリ１ｃおよび第３レジスタ２ｄと第３同期化回路２ｃとに結合された第４同期化回路２ｄを具える。第３同期化回路２ｃを、第５同期化回路２ｅにも結合する。第５同期化回路２ｅを、第４レジスタ１ｆおよび第６同期化回路２ｆに結合する。
【００３２】
動作中、前記図１の回路は、第５レジスタ１ａにデータをロードし、このデータを第５レジスタ１ａから第２レジスタ１ｂに伝送し、さらにＡＬＵ１ｅに伝送する。さらに前記回路は、データをメモリ１ｃから第３レジスタ１ｄを経てＡＬＵに伝送する。ＡＬＵは前記データを処理し、その結果を第４レジスタ１ｆにロードする。
【００３３】
同期化回路２ａ−ｆのネットワークは、種々の副回路１ａ−ｆの動作のタイミングを、１ラインハンドシェークによって調節し、例えば、レジスタが常に、有効なデータがその入力部に与えられた後にのみロードされることを保証する。この目的のために、種々の同期化回路２ａ−ｆを副回路１ａ−ｆに結合する。
【００３４】
１ラインハンドシェークの場合において、このような同期化回路２ａ−ｆは、例えば、アテンション信号を接続された副回路１ａ−ｆに対して発生する。これらに応じて、副回路１ａ−ｆは、動作を行い、前記動作の完了を承認信号によって同期化回路２ａ−ｆに合図する。さらに前記同期化回路は、それら自体の間で１ラインハンドシェークを交換する。図１の多数の同期化回路２ａ−ｆは、複数の接続部を具える。これらの同期化回路の各々は、前記接続された接続部において実現できる１ラインハンドシェークに、予め決められた時間関係を負わせる。
【００３５】
前記図１における同期化回路を、関連した同期化回路２ａ−ｆによって負わされる時間関係を象徴化するように、各々の記号を印した円によって表す。図１は、以下の形式の同期化ユニットを示す。
【００３６】
分岐
（例えば２ｃ）は、受動接続部におけるアテンション信号の受け取りによって、多数の能動接続部の各々において関連した他のアテンション信号を発生し、すべての能動接続部における承認信号の受け取り後に受動接続部において承認信号を発生する。
【００３７】
合併
（例えば２ａ）は、多数の受動接続部および１つの能動接続部を具え、アテンション信号がすべての受動接続部において受け取られた場合、前記能動接続部においてアテンション信号を発生し、前記能動接続部における承認信号の受け取り後、すべての受動接続部において各々の承認信号を発生する。前記受動接続部および能動接続部の役割および極性を逆にした場合、この”合併”回路は、”分岐”回路と同等である。
【００３８】
シーケンサ
（例えば、２ｂ，２ｄ，２ｅ）は、受動接続部におけるアテンション信号の受け取りによって、第１能動接続部（＊によって示す）においてアテンション信号を発生し、前記第１能動接続部における承認信号の受け取り後、第２能動接続部においてアテンション信号を発生する。前記第２能動接続部における承認信号の受け取り後、前記シーケンサは、受動接続部において承認信号を発生する。
【００３９】
リピータ
（例えば２ｆ）は、（前記第１のものを除き、承認信号の受け取り後ごとに）能動接続部において予め決められた数のアテンション信号を発生する。
【００４０】
１ラインハンドシェークの場合において、同期化回路２ａ−ｆに対する各々の接続部は、信号（例えば、アテンション信号）の送信と、信号（例えば、承認信号）の受信とを行う。同期化回路２ａ−ｆに対する接続部を、”受動接続部”（または入力部）および”能動接続部”（または出力部）として区別する。関連した同期化回路が承認信号およびアテンション信号を発生する接続部（各々、受動接続部および能動接続部）をこのように区別することは、前記から明らかであろう。図１において、前記受動および能動接続部を、再び各々の同期化回路２ａ−ｆに示す白点および黒点によって各々象徴化する。
【００４１】
動作中、第６同期化回路２ｆは、アテンション信号を発生する。この信号を、第５同期化回路２ｅによって受ける。それに応じて、アテンション信号を第３同期化回路２ｃに印加する。ある時間の後、このアテンション信号に承認信号によって答え、有効なデータがＡＬＵ１ｅの出力部において利用可能であることを表す。それに応じて、第５同期化回路２ｅは、アテンション信号を第３レジスタ１ｆに印加する。それに応じて、このレジスタは、前記データをロードし、ローディングが完了すると、承認信号を第５同期化ユニット２ｅに印加する。それに応じて、後者は、承認信号を第６同期化ユニット２ｆに印加し、その後、全体の処理を繰り返す。
【００４２】
他の同期化ユニット２ａ−ｄは、他の調節を与える。例えば、第３同期化ユニット２ｃは、第５同期化回路２ｅからのアテンション信号が、データがＡＬＵ１ｅの双方の入力部において利用可能になった後にのみ承認されることを保証する。前記データは、前記２つの入力部に関して同時に利用可能になる。第１同期化ユニット２ａは、アテンション信号を、外部の受動接続部から受け、第２同期化回路２ｂから受けた場合のみ、第１レジスタ１ａがデータをロードすることを保証する。第１同期化回路２ａは、前記第１レジスタが承認信号によって前記データをロードしたことを示すとすぐ、これらのアテンション信号を承認する。
【００４３】
図１は、可能性のある同期化回路２ａ−ｆの一例を単に示す。例えば、リピータ２ｆは、その順番において、例えば、他の受動接続部におけるアテンション信号によって開始することができ、予め決められた数のハンドシェーク後、前記能動接続部に承認信号を印加することができる。同期化回路の他の例は、ミキサは、多数の受動接続部および１つの能動接続部を具え、アテンション信号を前記受動接続部の１つが受けた場合、前記能動接続部においてアテンション信号を発生し、前記能動接続部における承認信号の受け取り後、前記関連した受動接続部においてのみ承認信号を発生する。
【００４４】
アービタは、複数の受動接続部におけるアテンション信号のどれが優先権を有しているかを（例えば、最初に到達したことによって）決定し、この信号を前記受動接続部に関係する能動接続部に印加し、他の受動接続部におけるアテンション信号を、前記承認信号の受け取り後にのみ伝える。
【００４５】
同期化回路２ａ−ｆの構造の一例を、以下に詳細に説明する。
【００４６】
１ラインハンドシェーク回路
図２ａは、第１回路部分１０および第２回路部分２０を具え、これらの部分を導線１７によって相互接続した回路を示す。第１回路部分１０を、例えば、導線１７を経て１ラインハンドシェークを実行するように配置した副回路とする。代わりに、第１回路部分１０を同期化回路に直列に接続された副回路としてもよく、このとき導線１７を前記同期化回路の能動接続部に接続する。同じことが、第２回路部分２０にも適用できる。回路部分１０、２０を、以下に一般に、副回路と呼ぶ。
【００４７】
第１副回路１０は、チャネルを導線１７および第１電源接続部Ｖｓｓ間に結合したＮＭＯＳトランジスタ１５ａを有するプルダウン回路１５を具える。導線１７を、トランジスタ１５ａのゲートにフィードバック回路１４を経て結合する。
【００４８】
第２副回路２０は、チャネルを導線１７および第２電源接続部Ｖｄｄ間に結合したＰＭＯＳトランジスタ２５ａを有するプルアップ回路２５を具える。導線１７を、トランジスタ２５ａのゲートにフィードバック回路２４を経て結合する。副回路１０、２０の各々は、導線１７に入力部によって結合し、関連した副回路１０、２０のフィードバック回路１４、２４に出力部によって結合した機能部分１１、１２を具える。この機能部分は、例えば、レジスタまたは他の副回路および同期化回路を具える。
【００４９】
動作中、機能部分１１、２１は、原則的に互いに依存しない動作を実行する。
【００５０】
しかしながら、所定の点において、機能部分１１、２１における動作のタイミングの調節が必要になる。その場合において、第２副回路２０の機能部分２１における所定の動作は、第１副回路１０の機能部分１１における他の動作の完了後のみに開始することができる。その順番において、前記第１副回路の機能部分１１は、その後、第２副回路２０の機能部分２１が前記所定の動作を完了した場合のみ、他の動作を実行することができる。
【００５１】
この動作のタイミングの調節は、１ラインハンドシェークによって達成される。前記１ラインハンドシェークは、第１副回路１０から始まるアテンション信号と、第２副回路２０から始まる承認信号とを含む。前記アテンション信号は、第２副回路２０の機能部分２１が前記所定の動作を開始できることを示す。前記承認信号は、第１副回路１０の機能部分１１が前記他の動作を開始できることを示す。
【００５２】
前記アテンション信号および承認信号の双方を、導線１７を経て伝送する。前記アテンション信号を、導線１７からＮＭＯＳトランジスタ１５ａのチャネルを経て第１電源接続部Ｖｓｓへの導電性接続の確立によって発生する。前記承認信号を、導線１７からＰＭＯＳトランジスタ２５ａのチャネルを経て第２電源接続部Ｖｄｄへの導電性接続の確立によって発生する。
【００５３】
これを、図２ｂの参照と共に説明する。図２ｂは、導線１７における電位レベルの時間における変化を示す。初めに、前記電位レベルはハイ３０であり、双方のトランジスタ１５ａ、２５ａはターンオフされている。
【００５４】
その後、第１副回路１０は、電位レベルの変化３１を実現することによって、アテンション信号を発生する。変化３１は、フィードバック回路１４が機能部分１１からの信号に応じてトランジスタ１５ａのチャネルをターンオンする第１瞬時３２において開始する。結果として、導線１７における電位レベルは、プルダウン３４される。フィードバック回路１４は、前記電位レベルが十分にプルダウンされた場合検知し、それに応じて、トランジスタ１５ａを第２瞬時３３においてターンオフする。
【００５５】
変化３１は、第２副回路２０の機能部分２１によって検知され、機能部分２１は、それに応じて、前記アテンション信号を待っていた動作を開始する。この動作が完了すると、第２副回路２０は、電位レベルの変化３５を実現することによって、承認信号を発生する。この変化３５は、第３瞬時３６において開始し、この瞬時において、機能部分２１によって合図されるため、フィードバック回路２４は、トランジスタ２５ａのチャネルをターンオンする。結果として、導線１７における電位レベルは、プルアップ３８される。フィードバック回路２４は、前記電位レベルが十分にプルアップされた場合これを検知し、それに応じて、トランジスタ２５をターンオフする。
【００５６】
このようにして、前記回路は、その初期状態に再び戻り、次のハンドシェークを行うことができる。この状況において、上述した極性（アテンション信号−電位下降、承認信号−電位上昇）は、本発明にとって必須ではないことは明らかであろう。逆の極性が同じ効果を有する。すなわち、これは、副回路１０、２０の役割の交換に相当し、結果として、第２副回路２０によって発生される信号は、アテンション信号としてハンドシェークを開始し、第１副回路１０によって発生される信号は、承認信号としてハンドシェークを終了する。
【００５７】
図３は、２つの副回路４０、５０を具える回路を示す。図３は、図２ａの部品に対応し、対応する参照符によって示す多数の部品を示す。図３の副回路４０は、図２ａに示すものから離れ、導線１７および第２電源接続部Ｖｄｄ間にチャネルが延在するＰＭＯＳトランジスタ４２ａを有するプルアップ回路４２を設けた。入力部を、導線１７と第１副回路４０の機能部分１１とに結合した制御回路４４も設けた。制御回路４４の出力部を、ＰＭＯＳトランジスタ４２ａのゲートに結合した。
【００５８】
図３の副回路５０は、図２ａに示すものから離れ、導線１７および第１電源接続部Ｖｓｓ間にチャネルが延在するＮＭＯＳトランジスタ５２ａを有するプルダウン回路５２を設けた。入力部を、導線１７と第２副回路５０の機能部分２１との間に結合した制御回路５４も設けた。制御回路５４の出力部を、ＮＭＯＳトランジスタ５２ａのゲートに結合する。
【００５９】
追加のトランジスタ４２ａ、５２ａは、各々、承認信号およびアテンション信号後に、前記導線を一定の電位に保持するために働く。第２回副回路における制御回路５４が、前記アテンション信号を構成する導線における電位レベル変化を検知した場合、ＮＭＯＳトランジスタ５２ａをターンオンする。結果として、ＮＭＯＳトランジスタ５２ａは、前記導線における電位レベルを、Ｖｓｓにおいて、またはその付近に保持する。前記承認信号が発生された場合、制御回路５４は、ＮＭＯＳトランジスタ５２ａをターンオフし、その結果、ＰＭＯＳトランジスタ２５ａは、前記電位レベルを、図２ａの参照と共に上述したように、他方の電源電圧Ｖｄｄに引き上げることができる。追加のトランジスタ５２ａを使用する結果として、導線１７は、前記アテンション信号と承認信号との間の時間間隔中、一定の電位レベル３４において保持され、その結果、前記回路は、妨害の影響を受けない。
【００６０】
第１副回路４０における追加のトランジスタ４２ａおよび制御回路４４は、前記承認信号に関係する類似の機能を有する。したがって、導線１７は、承認信号と次のアテンション信号との間、一定の電位レベル３０、３８において保持される。
【００６１】
追加のトランジスタ５２ａを、好適には、変化３１中にすでにターンオンする。これを、フィードバック回路１４および制御回路５４のしきい値レベルを適切に関係して選択することによって達成する。
【００６２】
これを、図４において説明する。図２ｂと同様に、図４は、導線１７における電位レベルの時間における変化を示す。しきい値レベルＴ1、Ｔ2、Ｔ3、Ｔ4も示す。制御回路５４は、導線１７における電位レベルが第１しきい値Ｔ1以下に低下した場合、これを検知し、第２副回路５０におけるＮＭＯＳトランジスタ５２ａをターンオンする。フィードバック回路１４は、導線１７における電位レベルが第２しきい値Ｔ2以下に低下した場合、これを検知し、第１副回路４０におけるＮＭＯＳトランジスタ１５ａをターンオフする。第１しきい値Ｔ1を、第２しきい値Ｔ2より高く形成する。
【００６３】
このようにして、前記アテンション信号に関して、第１副回路４０におけるＮＭＯＳトランジスタ１５ａは、開始瞬時６１においてターンオンする。これは、変化３１を引き起こす。その結果として、導線１７における電位レベルは、第１瞬時６２において第１しきい値Ｔ1に達し、それに応じて、制御回路５４は、第２副回路５０におけるＮＭＯＳトランジスタ５２ａをターンオンする。その結果として、導線１７における電位レベルは、第２瞬時６３において第２しきい値Ｔ2に達し、それに応じて、フィードバック回路１４は、第１副回路４０におけるＮＭＯＳトランジスタ１５ａをターンオフする。第２回路５０からの次の承認信号の開始瞬時６４において、制御回路５４は、第２副回路におけるＮＭＯＳトランジスタ５２ａをターンオフし、第２副回路におけるＰＭＯＳトランジスタ２５ａをターンオンする。
【００６４】
このようにして、アテンション信号の開始瞬時６１からそれを過ぎて、次の承認信号の開始瞬時６４まで、導電性接続が、導線１７および第１電源接続部Ｖｓｓ間に常に存在する。結果として、導線１７における電位レベルは、例えば、容量性クロストークによる妨害の影響を受けない。
【００６５】
前記承認信号に関して、このような効果を、制御回路４４が、導線１７における電位レベルが第３しきい値Ｔ3に達するとすぐに、瞬時６５においてＰＭＯＳトランジスタ４２ａをターンオンして達成する。その結果として、瞬時６６において、前記導線の電位レベルは第４しきい値Ｔ4に達し、フィードバック回路２４は、第２副回路５０におけるＰＭＯＳトランジスタ２５ａをターンオフする。
【００６６】
図２ａおよび４において示す回路（に加えて以下に記述する回路）と、アテンション信号および承認信号を交換する上述した処理とを、バス環境における同期化にも使用することができる。この場合において、例えば、複数の第２回路２０のような回路を、導線１７に並列に接続する。これらの回路の１つのみが、例えば、承認信号を発生し、もし必要なら、アテンション信号後、導線１７における電位レベルを保持する。
【００６７】
さらに、前記並列に接続された第２回路におけるプルアップおよびプルダウン回路の相対的な駆動電力を適切に選択することによって、並列に接続された第２回路２０の各々が前記アテンション信号に応じて導線１７における電位をロウに保持することができる有線論理配置を実現することができる。このようにして、すべての並列に接続された第２回路２０が導線１７をプルアップした場合のみ、前記電位は、承認信号としてハイになる。このようにして、異なった第２回路２０を、全く同一のアテンション信号の承認に使用することができる。最後に承認する第２回路２０は、導線１７における電位が承認としてロウになるときを決定する。同様に、複数の第１回路１０を、導線１７に並列に接続することもできる。前記プルアップおよびプルダウン回路の駆動電力を適切に選択した場合、これらの回路の各々は、導線１７における電位がハイである場合、アテンション信号を発生することができる。
【００６８】
図５は、本発明による回路の他の実施例を示す。この図は、３つのカスケード接続された副回路１０、２０、７０を示し、これらの第１および最後のもの（１０、２０）を、図２ａにおいて示すように構成する。前記カスケードにおける第１および最後の副回路１０、２０を、各々、導線１７および７７（各々、入力導線および出力導線と呼ぶ）を経て、中央副回路７０に結合する。中央副回路７０は、第２電源接続部Ｖｄｄおよび入力導線１７間に結合されたプルアップ回路７２を具える。中央副回路７０は、第１電源接続部Ｖｓｓおよび出力導線７７間に結合されたプルダウン回路７４も具える。中央副回路７０は、レジスタ７６も具える。レジスタ７６のセット入力部を、入力導線１７に結合する。レジスタ７６のリセット入力部を、出力導線７７に結合する。入力導線１７とレジスタ７６の出力部とを、前記プルダウン回路の各々の制御入力部に結合する。出力導線７７と、レジスタ７６の他の出力部とを、前記プルアップ回路の制御入力部に結合する。
【００６９】
動作中、中央副回路７０は、バンドシェークに関するゲートウェイ回路として働く。これは、例えば、その長さのため高い容量性負荷または直列抵抗を構成する導線を経てハンドシェークを伝えるのに有効である。その場合、前記導線の長さ全体に、１つまたはそれ以上の中央副回路７０のような副回路を挿入する。
【００７０】
動作中、レジスタ７６を最初にリセットする。入力導線１７を経たアテンション信号の受け取りによって、前記レジスタがリセットされているならば、プルダウン回路７４は、出力導線７７における電位をプルダウンする。次に、レジスタ７６を、出力導線７７における電位変化によってセットする。出力導線７７を経た承認信号の受け取りによって、レジスタ７６がセットされているならば、プルアップ回路７２は、入力導線１７における電位をプルアップする。次に、レジスタ７６を、入力導線１７における電位変化によってリセットする。
【００７１】
レジスタ７６は、出力導線７７における承認信号の受け取りによって、アテンション信号が導線７７において再びすぐに形成されるのを防止する。レジスタ７６がないときは、前記承認信号の受け取りのすぐ後の入力導線１７における低い電位は、出力導線７７における新たなアテンション信号と混同される恐れがある。
【００７２】
明らかに、副回路７０を、もし望むなら、図２ａおよび３の参照と共に上述した機能を有する、前記入力および出力導線における電位を引き継ぐ制御回路およびトランジスタ（４２，４４，５２，５４）を含むように拡張することもできる。
【００７３】
図６は、図１の合併ユニット２ａの一実施例を示す。この合併ユニットは、第１および第２プルアップ回路９２ａ、ｂと、プルダウン回路９４と、レジスタ９６とを具える同期化回路を構成する。これらの接続部は、大部分は図５の中央副回路７０の接続部に対応し、各々がそれ自体のプルアップ回路９２ａ、ｂを具える入力導線９０ａ、ｂが存在し、これらの２つの導線９０ａ、ｂをプルダウン回路９４に結合し、出力導線９８およびレジスタ９６の出力部を双方のプルアップ回路９２ａ、ｂに結合した。
【００７４】
さらに図６に示す副回路の動作は、図５の副回路７０の動作と共通点がある。
【００７５】
動作中、レジスタ９６を最初にリセットする。次に、プルダウン回路９４は、２つの入力導線９０ａ、ｂにおける電位がロウの場合、アテンション信号を発生する。次に、レジスタ９６を、出力導線９８における電位変化によってセットする。出力導線９８を経た承認信号の受け取りによって、双方のプルアップ回路９２ａ、ｂは、レジスタ９６がセットされているならば、これらが関係する入力導線９０ａ、ｂにおける電位をプルアップする。次に、２つの入力導線９０ａ、ｂにおける電位がハイになっている場合、レジスタ９６はリセットされる。
【００７６】
出力導線９８における承認信号の受け取りのすぐ後の入力導線９０ａ、ｂにおける低い電位は、これらの電位レベルのみを考慮する場合、新たな承認信号と混同される恐れがある。これを、レジスタ９６によって防止する。２つの入力導線９０ａ、ｂにおける電位のプルダウンに応じて、前記レジスタが適切な状態にある場合のみ、アテンション信号をこれらにおいて形成する。
【００７７】
明らかに、もし望むなら、図６の副回路を、図２ａおよび３の参照と共に上述したような、前記入力および出力導線における電位を引き継ぐ、制御回路およびトランジスタ（４２，４４，５２，５４）を含むように拡張することができる。
【００７８】
図６の合併回路は、入力部９０ａ−ｂおよび出力部９８の役割と電源とを交換した場合、前記分岐回路と等しい。図７は、シーケンサの一例を示す。この実施例の構造は、図６の合併回路の構造と大部分同じであり、以下の違いがある。
【００７９】
− 前記電源接続部の役割が逆になっており、したがって、前記”プルアップ”回路は実際にはプルダウン回路であり、逆もまた同じであり、しかしながら、簡単にするために、これらをこれらの以前の呼称で呼ぶ。
【００８０】
− レジスタ９６を、”プルアップ”回路９２ａ、ｂの各々の入力部に接続された複数の出力部を具えるマルチビットレジスタ９６ａに置き換えた。
【００８１】
前記シーケンサの動作は、次の通りである。最初に、前記レジスタは第１状態にある。前記レジスタが第１状態にあり、導線９８における電位がロウになる場合、第１プルアップ回路９２ａは、導線９８においてアテンション信号を発生する。マルチビットレジスタ９６ａを、導線９０ａにおける電位変化によって第２状態に調節する。マルチビットレジスタ９６ａが第２状態にあり、承認信号を導線９０ａを経て受けた場合、第２プルアップ回路９２ａは、導線９０ｂにおいてアテンション信号を発生する。マルチビットレジスタ９６ａを、導線９０ｂにおける電位変化によって第３状態に調節する。マルチビットレジスタ９６ａが第３状態にあり、承認信号を導線９０ｂを経て受けた場合、プルダウン回路９４は、導線９８において承認信号を発生する。次に、マルチビットレジスタ９６ａは、導線９８における電位が前記承認信号によって再びハイになった場合、第１状態に戻る。
【００８２】
前記マルチビットレジスタは、例えば、導線９８における電位が前記承認信号の影響の下で再びハイに成った場合、双方ともリセットされる２つの１ビットレジスタを具えてもよく、各々の１ビットレジスタを、それ自体の導線９０ａ、ｂにおける電位変化によってセットする。このとき、これらの１ビットレジスタの各々の出力部を、各々の”プルアップ”回路９２ａ、ｂの入力部に接続する。
【００８３】
レジスタ９６ａがないときは、前記種々の導線における１ラインハンドシェーク前および後の状況が混同される恐れがある。したがって、レジスタ９６ａは、関連した導線における承認信号の受け取りによってすぐ、全体のシーケンササイクルの完了前に、アテンション信号が導線において形成されるのを防止する。
【００８４】
同期化回路のネットワークを具える回路の動作の前に、すべての同期化回路を、これらがアテンション信号を受けることができる初期状態に調節しなければならない。これを、原則的に、各々が個々の導線および電源接続部Ｖｄｄ間に結合されたチャネルを有する追加のプルアップトランジスタによって達成することができる。これらのトランジスタのゲート電極を相互接続する。初期化時に、前記追加のトランジスタは、制限された期間中にターンオンし、その結果、前記導線は、正しい初期状態、すなわち、高い電位状態に強制される。
【００８５】
しかしながら、多数の状況を仮定して、前記初期化を、追加のトランジスタ無しに行うこともできる。第１の状況は、前記ネットワークが非繰り返しでなければならず、同期化回路の（アテンション信号の送信に関する）能動接続部を、前記ネットワークを経て（アテンション信号の受信に関する）受動接続部に結合することができないことを含む。
【００８６】
他の状況は、すべての同期化回路が、いわゆる、″完了時初期″状態を満たさなければならないことを含む。この状況に従って、前記同期化回路の各々は、アテンション信号を受けることができるすべての接続部が、前記アテンション信号前に優勢な電位レベルである場合、前記初期状態に入るように構成しなければならない。この初期状態において、前記同期化回路は、アテンション信号を送信できるすべての接続部を、前記アテンション信号の直前に優勢な電位レベルに調節しなければならない。
【００８７】
さらに、チャネルを経てアテンション信号を送信する前記同期化回路が関連するチャネルの導線を前記アテンション信号の直前に優勢な電位レベルに制御する場合、このような送信は、関連したチャネルに接続された他の同期化回路によって行われる他の制御より高い優先権を持たなければならない。この状況を、このような導線に接続されたトランジスタの各々の駆動電力を適切に選択することによって満足させることができる。明白に、前記アテンション信号を発生する同期化回路におけるプルアップトランジスタ（または、トランジスタの組み合わせ）の駆動電力を、前記アテンション信号を受ける同期化回路におけるプルダウントランジスタまたはトランジスタの組み合わせの駆動電力よりも強くしなければならない。これを、関連したトランジスタに対する電流利得率を適切に選択することによって実現することができる。
【００８８】
これらの状況を条件として、前記同期化回路のネットワークは、それ自体を初期化する。
【００８９】
４相インタフェースへの結合
図１に示すように、同期化回路２ａ−ｆを副回路１ａ−ｆに結合する。これを、４相インタフェースを経て実現してもよい。４相インタフェースの使用は、副回路１ａ−ｆに特別な速度の必要性を負わせる必要がないという利点を提供し、その使用を、４相インタフェースを有する慣例的な副回路にすることができる。
【００９０】
図８は、４相インタフェースを有する本発明による回路を示す。この図は、導線１７に接続された副回路２１０を示す。副回路２１０において、導線１７を、プルダウン回路２１４を経て第１電源接続部Ｖｓｓに結合する。前記導線を、第１レジスタ２１６のセット入力部にも結合する。副回路２１０は、出力部２１７および入力部２１８を有する４相インタフェースを具える機能部分２１１を具える。前記第１の４相インタフェースの出力部２１７を、プルダウン回路２１４の第１制御入力部と、第１レジスタ２１６のリセット入力部とに結合する。第１レジスタ２１６の出力部を、プルダウン回路２１４の第２制御入力部と、前記第１の４相インタフェースの入力部とに結合する。
【００９１】
図８において示す回路の動作を、図９の参照と共に記述する。図９は、時間の関数としての３つの電位変化であり、上から下に向かって、前記４相インタフェースの出力部２１７における電位変化２４０と、導線１７における電位変化と、前記４相インタフェースの入力部２１８における電位変化２４１とを示す。
【００９２】
初めに、出力部２１７における電位はロウであり、導線１７および入力部２１８における電位はハイであり、これは、第１レジスタ２１６のリセット状態に対応する。次に、前記機能部分は、出力部２１７の電位をハイにすることによってハンドシェークを開始する。前記電位が十分にハイになる瞬時２４２において、プルダウン回路２１４は活性化する。結果として、導線１７における電位は低下し、アテンション信号２３１になる。導線１７における電位がしきい値レベルＴ２に達する瞬時２４３において、第１レジスタ２１６はリセットされる。結果として、前記４相インタフェースの入力部２１８における電位レベルは低下する。
【００９３】
これは、機能部分２１１に、前記４相インタフェースの出力部２１７における電位のロウーハイ変化が処理され、前記機能部分が前記４相インタフェースの出力部２１７における電位を再びプルダウンできることを知らせる。
【００９４】
アテンション信号２３１は、図２ａの参照と共に上述したように、承認信号２３５によって継承される。前記４相インタフェースの入力部２１８における電位レベル２１４における変化は、前記４相インタフェースの出力部２１７における電位のレベル２４０における変化２４６ａ−ｂによって継承される。第１レジスタ２１６は、前記４相インタフェースの出力部における電位がロウの場合、リセットされる。しかしながら、このとき導線１７における電位の”セット”効果は、優先権を有し、すなわち、この電位のレベルが承認信号２３５の状況において再び十分にハイに（例えば、Ｔ２より高く）なる瞬時２４４からのみセットが可能である。前記４相インタフェースの出力部における電位２４０がロウになる瞬時が、承認信号２３５の前（２４６ａ）か後（２４６ｂ）かに応じて、前記４相インタフェースの入力部２１８における電位は、承認信号２３５と共にハイ（２４７ａ）になるか、前記４相インタフェースの出力部２１７における電位のハイ−ロウ変化と共にハイ（２４７ｂ）になる。次に、前記回路は、次のハンドシェークに対する準備ができる。
【００９５】
トランジスタレベル実現化
図１０は、図５の中央副回路７０の一実施例であり、さらに、制御回路４４、４５およびトランジスタ４２ａ、５２ａの機能を提供するものを示す。この実施例は、第１、第２および第３電流枝路８１ａ−ｄ、８２ａ−ｃ、８３ａ−ｄを、各々、第１電源接続部Ｖｄｄおよび第２電源接続部Ｖｓｓ間に具える。
【００９６】
前記第１電流枝路は、２つのＰＭＯＳトランジスタ８１ａ、ｂのチャネルの直列接続と、第１分岐点８１ｄと、ＮＭＯＳトランジスタ８１ｃのチャネルとを、連続して直列に具える。前記第２電流枝路は、ＰＭＯＳトランジスタ８２ａのチャネルと、第２分岐点８２ｃと、ＮＭＯＳトランジスタ８２ｂのチャネルとを、連続して直列に具える。前記第３電流枝路は、ＰＭＯＳトランジスタ８３ａのチャネルと、第３分岐点８３ｄと、２つのＮＭＯＳトランジスタ８３ｂ、ｃのチャネルの直列接続とを、連続して直列に具える。寄生キャパシタンス８５を、前記第２分岐点に接続されるように象徴的に示す。
【００９７】
第１導線１７を、第１分岐点８１ｄに結合する。第１分岐点８１ｄを、第１インバータ８０を経て、前記第２および第３枝路におけるＰＭＯＳトランジスタのゲートと、前記第３枝路における直列に接続されたＮＭＯＳトランジスタの一方（８３ｃ）のゲートとに結合する。前記第３枝路における直列に接続された他方のＮＭＯＳトランジスタ（８３ｂ）のゲートを、第２分岐点８２ｃに結合する。
【００９８】
第２導線７７を、第３分岐点８３ｄに結合する。第３分岐点８３ｄを、第２インバータ８４を経て、前記第１および第２電流枝路におけるＮＭＯＳトランジスタのゲートと、前記第１電流枝路における直列に接続されたＰＭＯＳトランジスタの一方（８１ａ）のゲートとに結合する。前記第１電流枝路における直列に接続された他方のＰＭＯＳトランジスタ（８１ｂ）を、第２分岐点８２ｃに結合する。
【００９９】
動作中、第１電流枝路８１ａ−ｄは、第１導線１７の制御のために働き、第３電流枝路８３ａ−ｄは、第２導線７７の制御のために働く。前記第２電流枝路は、動的なレジスタとして働く。
【０１００】
前記第３電流枝路におけるＮＭＯＳトランジスタ８３ｃは、第２導線７７における電位を前記アテンション信号に応じてプルダウンするために働く。ＰＭＯＳトランジスタ８３ａは、この信号を、前記承認信号後ハイに保持するために働く。ＰＭＯＳトランジスタ８３ａは、前記承認信号が第１導線１７を通過するとすぐ、ターンオンする。第１電流枝路８１ａ−ｄは、第３電流枝路８３ａ−ｄと同様に動作し、第１および第２導線１７、７７と、電源電圧Ｖｄｄ、Ｖｓｓと、前記承認信号およびアテンション信号との役割は逆になる。
【０１０１】
（第２電流枝路８２ａ−ｃによって形成された）前記レジスタを、第２導線７７においてアテンションが発生した場合、ロウ状態に調節し、前記第１導線において承認信号か発生した場合、ハイ状態に調節する。前記第３電流枝路におけるＮＭＯＳトランジスタ８３ｂによって、第１導線１７において前のアテンション信号の承認が通過する前の新たなアテンション信号の発生は妨げられる。
【０１０２】
第１および第２インバータ８０、８４のしきい値電圧は、第１導線１７におけるＴ1と、第２導線７７におけるＴ2とを、各々規定する。これらは、第１導線１７におけるＴ4と、第２導線７７におけるＴ3も規定する。第１インバータ８０のしきい値電圧（Ｔ1＝Ｔ4）を、第２インバータ８４のしきい値電圧（Ｔ2＝Ｔ3）より高くなるように選択する。
【０１０３】
前記種々の同期化回路（合併、分岐等）と図６、９および１０の機能説明を基礎として、前記種々の副回路を、図１０に示す実施例と類似に構成できることは、これらの当業者には明らかであろう。各々の導線に対して、各々の（８１ａ−ｄまたは８３ａ−ｄと類似の）電流枝路が必要であり、必要なレジスタを、１つまたはそれ以上の電流枝路（８２ａ−ｃ）によって実現する。前記電流枝路がこれらの出力部を電源に接続することによる、前記電流枝路および論理状態間の接続は、関連した同期化回路の機能の結果として起こる。
【０１０４】
明らかに、電流枝路８２ａ−ｄによって形成されるような動的レジスタを、静的レジスタ（例えば、フリップフロップ）によって置き換えることができる。
【０１０５】
図１１は、４相インタフェースを有する本発明による副回路の一実施例を示す。この実施例において、前記フィードバック回路の機能だけでなく、前記制御回路の機能も実現する。
【０１０６】
図１１は、第１および第２電流枝路８６ａ−ｄ、８７ａ−ｆを示す。前記第１電流枝路は、電源接続部Ｖｄｄ、Ｖｓｓ間に接続され、第１および第２ＰＭＯＳトランジスタ８６ａ−ｂのチャネルの直列接続と、第１分岐点８６ｂと、第１ＮＭＯＳトランジスタ８６ｃのチャネルとを、連続して直列に具える。前記第２電流枝路は、第３ＰＭＯＳトランジスタ８７ａのチャネルと、第４および第５ＰＭＯＳトランジスタ８７ｂ−ｃのチャネルの並列接続と、第２分岐点８７ｆと、第２および第３ＮＭＯＳトランジスタ８７ｄ−ｅのチャネルの直列接続とを、連続して直列に具える。
【０１０７】
前記４相インタフェースの出力部２１７を、第２および第４ＰＭＯＳトランジスタ８６ｂ、８７ｂのゲートと、第３ＮＭＯＳトランジスタ８７ｅのゲートとに結合する。前記４相インタフェースの入力部２１８を、第１分岐点８６ｄと、第３ＮＭＯＳトランジスタ８７ｄのゲートとに結合する。第２分岐点８７ｆを、導線１７に接続すると共に、インバータ８８を経て、第１および第３ＰＭＯＳトランジスタ８６ａ、８７ａのゲートと、第３ＮＭＯＳトランジスタ８６ｃのゲートとに結合する。インバータ８８は、しきい値電圧Ｔ２を有する。
【０１０８】
動作中、図１１の回路の作用は、図９の参照と共に上述したようなものであり、加えて、ＰＭＯＳトランジスタ８７ａ−ｄは、導線１７における電位を、承認信号２３５の受け取り後、新たなアテンション信号を受けるまで、ハイに保つために働く。動作中、第１電流枝路８６ａ−ｄは、動的レジスタ（レジスタ２１６参照）として働く。第１ＮＭＯＳトランジスタ８６ｃは、このレジスタをセットするために働く。第２ＰＭＯＳトランジスタは、このレジスタをリセットするために働く。第３ＮＭＯＳトランジスタ８７ｅは、アテンション信号２３１を発生するために働く。第２ＮＭＯＳトランジスタ８７ｄは、導線１７および電源接続部Ｖｓｓ間の接続部を、前記導線における電位が十分に低い場合、ターンオフするために働く。
【０１０９】
図１２は、図１のリピータ２ｆの一実施例を示す。この実施例は、ハンドシェークに対して能動な接続部２１６を具える。能動接続部１２６を、ハイおよびロウしきい値を各々有する第１および第２インバータ１２０ａ、ｂの入力部に結合する。この回路は、電源接続部Ｖｄｄ、Ｖｓｓ間に接続された、ＰＭＯＳトランジスタ１２２ａおよびＮＭＯＳトランジスタ１２２ｂのチャネルの直列接続を含む第１電流枝路１２２ａ−ｂを具える。第１および第２インバータ１２０ａ、ｂの出力部を、この電流枝路における、ＰＭＯＳトランジスタ１２２ａおよびＮＭＯＳトランジスタ１２２ｂのゲートに各々結合する。
【０１１０】
前記回路は、電源接続部Ｖｄｄ、Ｖｓｓ間に接続された、連続的に、第１ＰＭＯＳトランジスタ１２４ａ、第２ＰＭＯＳトランジスタ１２４ｂ、第１ＮＭＯＳトランジスタ１２４ｃおよび第２ＮＭＯＳトランジスタ１２４ｄのチャネルの直列接続を含む第２電流枝路１２４ａ−ｄも具える。第２インバータ１２０ｂの出力部を、第１ＰＭＯＳトランジスタ１２４ａのゲートに結合する。前記第１電流枝路におけるトランジスタ１２２ａ、ｂの分岐点を、第２ＰＭＯＳトランジスタ１２４ｂおよび第１ＮＭＯＳトランジスタ１２４ｃのゲートに結合する。動作中、前記第２電流枝路の第２ＮＭＯＳトランジスタ１２４ｄは、イネーブルトランジスタとして働く。このトランジスタがターンオンした場合、図１２に示す回路は、能動接続部１２６における電位をプルダウンすることによってアテンション信号を発生する。能動接続部１２６における信号がロウであるため、前記第２電流枝路における第１ＰＭＯＳトランジスタ１２４ａおよび第１ＮＭＯＳトランジスタ１２４ｃは、ターンオンしない。したがって、能動接続部１２は、承認信号を受けることができ、それによって、前記能動接続部における電位は、再びハイになる。
【０１１１】
能動接続部１２６における電位が、前記承認信号に応じて第２インバータ１２０ｂのしきい値を越えるとすぐ、前記第２電流枝路における第１ＰＭＯＳトランジスタ１２４ａは、ターンオンする。この電位が、依然として第１インバータ１２０ａのしきい値より低いならば、さらに、前記第２電流枝路の第２ＰＭＯＳトランジスタ１２４ｂがターンオンする。結果として、能動接続部１２６における電位は、さらにプルアップされる。能動接続部２１６における電位が前記第１インバータのしきい値を越えた場合、第２ＰＭＯＳトランジスタ１２４ｂはターンオフし、第１ＮＭＯＳトランジスタ１２４ｃはターンオンする。結果として、能動接続部１２６における電位は、再びプルアップされ、新たなアテンション信号を形成する。
【０１１２】
前記第２電流枝路における第２ＮＭＯＳトランジスタ１２４ｄがターンオンする間、図１２に示す回路は、１ラインハンドシェークの無制限な列を実行する。
【０１１３】
第２ＮＭＯＳトランジスタ１２４ｄは、例えば、イネーブル信号として働き、または代わりに、予め決められた数のハンドシェークが計数された後、ターンオフすることもできる。さらに、第２トランジスタ１２４ｄを、他のハンドシェーク回路に含め、入力されるアテンション信号を受け、前記ハンドシェークの無制限な列の発生を開始し、前記入力されるアテンション信号を承認するようにすることもできる。
【図面の簡単な説明】
【０１１４】
【図１】そのタイミングが同期化回路を経て調節される複数の副回路を具える回路の一例を示す図である。
【図２ａ】導線によって相互接続された第１および第２回路部分を具える回路を示す図である。
【図２ｂ】前記導線における電位レベルの時間における変化を示す図である。
【図３】２つの副回路を具える回路を示す図である。
【図４】前記導線における電位レベルの時間における変化を示す図である。
【図５】本発明による回路の他の実施例を示す図である。
【図６】合併ユニットの実施例を示す図である。
【図７】シーケンサの実施例を示す図である。
【図８】４相インタフェースを具える回路を示す図である。
【図９】時間の関数としての４相インタフェースにおける３つの電位変化を示す図である。
【図１０】図５の中央副回路の実施例を示す図である。
【図１１】４相インタフェースを有する副回路の実施例を示す図である。
【図１２】リピータの実施例を示す図である。
Claims (10)
- チャネルのネットワークと、前記ネットワークの周囲に接続された非同期動作する副回路の動作のタイミングを調節する同期化回路とを具え、各々のチャネルを、連続するハンドシェークを実行する一対の同期化回路間に結合し、各々のハンドシェークにおいて、前記一対の第１および第２の同期化回路が、互いに前記チャネルを経てアテンション信号および承認信号を送信し、前記回路における少なくとも１つの同期化回路を、前記チャネルの第１および第２のものの間に結合すると共に、前記第１チャネルにおける前記アテンション信号の受け取りによって前記第２チャネルにおけるハンドシェークを開始し、前記ハンドシェークの完了に応じて前記第１チャネルにおいて承認信号を発生するように配置し、前記ネットワークにおけるすべての同期化回路を互いに、前記チャネルによって、互いに直接、または他の同期化回路を経て接続し、前記ハンドシェークを、前記副回路に前記ネットワークを通じて伝播できるようにした回路において、前記チャネルの少なくとも第１および第２のものが各々１つの導線を具え、これらの導線の各々において、前記ハンドシェークのアテンション信号および承認信号を前記導線における電位レベルにおける互いに逆の変化によって形成するようにし、
前記同期化回路が、
多数の能動接続部の各々において関連した他のアテンション信号を発生し、すべての能動接続部における承認信号の受け取り後に受動接続部において承認信号を発生する分岐回路、
アテンション信号がすべての受動接続部において受け取られた場合、能動接続部においてアテンション信号を発生し、該能動接続部における承認信号の受け取り後、すべての受動接続部において各々の承認信号を発生する合併回路、
受動接続部におけるアテンション信号の受け取りによって、第１能動接続部においてアテンション信号を発生し、該第１能動接続部における承認信号の受け取り後、第２能動接続部においてアテンション信号を発生するシーケンサ回路、及び
能動接続部において予め決められた数のアテンション信号を発生するリピータ回路のうちの少なくとも１つの同期化ユニットからなり、
前記ネットワークは、各同期化ユニット間の１ラインのハンドシェークと、各同期化ユニットと前記副回路との間の１ラインのハンドシェークとからなることを特徴とする回路。 - 請求項１に記載の回路において、少なくとも１つの前記同期化回路を以下に第１同期化回路と呼び、前記チャネルの第１または第２のものが前記第１同期化回路を第２同期化回路に接続し、前記第１および第２同期化回路が前記導線と第１および第２電源端子との間に各々接続されたそれ自体のスイッチング素子を具え、前記第１および第２同期化回路の双方を、前記それ自体のスイッチング素子をターンオンすることによって前記ハンドシェークからのそれ自体の変化を実現し、一度前記それ自体の変化が実現されると、その後再びターンオフすることによって前記ハンドシェークからのそれ自体の変化を実現するように配置したことを特徴とする回路。
- 請求項２に記載の回路において、前記第１および第２同期化回路の双方が、前記関係する同期化回路によるそれ自体の変化の完了の検知に応じて前記それ自体のスイッチング素子をターンオフするために、前記導線と、前記関係する同期化回路のそれ自体のスイッチング素子の制御入力部との間に結合されたそれ自体のフィードバック回路を有することを特徴とする回路。
- 請求項２または３に記載の回路において、前記第１同期化回路が、前記導線および第２電源端子間に接続された他のそれ自体のスイッチング素子と、前記導線および前記他のそれ自体のスイッチング素子の制御入力部間に結合された制御手段とを具え、前記制御手段を、前記第２副回路によって実現された変化の検知に応じて前記他のそれ自体のスイッチング素子をターンオンし、逆の変化が実現された場合ターンオフするように配置したことを特徴とする回路。
- 請求項４に記載の回路において、前記第２副回路によって実現される変化が前記電位レベルを第１電位範囲から第２電位範囲に調節し、これらの範囲を互いにゼロでない中間範囲によって分離し、前記電位レベルが前記第１電位範囲にある場合、前記制御手段が前記他のそれ自体のスイッチング素子をターンオンし、前記電位レベルが前記第２電位範囲に達した場合、前記第２同期化回路のフィードバック回路が前記第２同期化回路のそれ自体のスイッチング素子をターンオフすることを特徴とする回路。
- 請求項１ないし５のいずれか１つに記載の回路において、前記第１同期化回路を第３チャネルに接続すると共に前記第３チャネルを経て他のハンドシェークを行うように配置し、前記第１チャネル、第２チャネルおよび第３チャネルを経るハンドシェークを、
− 第３チャネルにおけるハンドシェークを第２チャネルにおけるハンドシェークの完了に応じて開始し、第１チャネルにおける承認信号を前記第２チャネルにおけるハンドシェークの完了に応じて発生する場合の継続と、
− 前記第２および第３チャネルにおけるハンドシェークを前記アテンション信号に応じて互いに独立に開始し、前記第１チャネルにおける承認信号を前記第２および第３チャネルにおけるハンドシェークの完了に応じて発生する場合の分岐と、
− 前記第２チャネルにおけるハンドシェークを前記第１および第３チャネルにおけるアテンション信号の受け取り後に開始する場合と、承認信号を前記第１および第３において前記第２チャネルにおけるハンドシェークの完了に応じて発生する場合との合併と、
− 前記第２チャネルにおけるハンドシェークを前記第１および第３チャネルの一方におけるアテンション信号の受け取り後に開始する場合と、前記第２チャネルにおけるハンドシェークの完了に応じて承認信号を前記アテンション信号を受けた一方のチャネルにおいて発生する場合との混合とのいずれか１つに従って調節することを特徴とする回路。 - 請求項１ないし５のいずれか１つに記載の回路において、前記同期化回路の少なくとも１つを、１つの導線を具えるチャネルに結合されたリピータ回路とすると共に、前記１つの導線における電位レベル変化に応じるたびに、前記１つの導線において逆の電位レベル変化を発生するように配置したことを特徴とする回路。
- 請求項１ないし５のいずれか１つに記載の回路において、前記第１同期化回路を、第３および第４チャネルに結合されたアービタ回路とすると共に、前記第３チャネルにおけるアテンション信号に応じて前記第４チャネルにおけるハンドシェークを実行し、前記第３チャネルにおけるハンドシェークの完了に応じて前記第３チャネルにおいて承認信号を発生するように配置し、前記アービタ回路が、前記第４および第２チャネルにおける各々のハンドシェークの開始を、前記第２および第４チャネルの各々におけるまだ完了していないハンドシェークの完了後まで遅延することを特徴とする回路。
- 請求項１ないし８のいずれか１つに記載の回路において、前記ネットワークが非繰り返しであり、前記同期化回路の各々を、アテンション信号を発生することができるすべてのチャネルをアテンション信号の直前のレベルに対応する初期電位レベルに調節するように配置し、前記関係する同期化回路が、前記同期化回路の各々の関係する駆動電力を、前記同期化回路が他の同期化回路による前記チャネルの駆動に係わりなく前記アテンション信号を発生できるチャネルを前記初期電位レベルに調節できるように選択することを特徴とする回路。
- 請求項１ないし９のいずれか１つに記載の回路において、前記第１および第２副回路に加えて前記導線を具える１つの集積回路において集積したことを特徴とする回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95201717 | 1995-06-23 | ||
| AT95201717.6 | 1995-06-23 | ||
| PCT/IB1996/000512 WO1997001140A1 (en) | 1995-06-23 | 1996-05-28 | A circuit for coordinating the timing of operations of asynchronously operating sub-circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10504924A JPH10504924A (ja) | 1998-05-12 |
| JP4201833B2 true JP4201833B2 (ja) | 2008-12-24 |
Family
ID=8220413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50369497A Expired - Lifetime JP4201833B2 (ja) | 1995-06-23 | 1996-05-28 | 非同期動作副回路の動作のタイミングを調節する回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5903570A (ja) |
| EP (1) | EP0786112B1 (ja) |
| JP (1) | JP4201833B2 (ja) |
| KR (1) | KR100389770B1 (ja) |
| DE (1) | DE69617188T2 (ja) |
| WO (1) | WO1997001140A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3773617B2 (ja) * | 1997-02-28 | 2006-05-10 | 沖電気工業株式会社 | クロック信号供給装置 |
| AU2002347870A1 (en) * | 2001-10-11 | 2003-04-22 | California Institute Of Technology | Method and system for compiling circuit designs |
| US9633157B2 (en) | 2011-08-03 | 2017-04-25 | Cornell University | Energy-efficient pipeline circuit templates for high-performance asynchronous circuits |
| KR101957881B1 (ko) * | 2014-10-31 | 2019-03-13 | 아이디 퀀티크 에스.에이. | 양자 키 분배 시스템에서 양자데이터 시작점을 동기화하는 방법 및 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092492A (en) * | 1976-11-24 | 1978-05-30 | Honeywell Information Systems Inc. | Clockless serial data transfer |
| US4379327A (en) * | 1980-07-21 | 1983-04-05 | Motorola, Inc. | Universal interface circuit for synchronous and asynchronous buses |
| JPS6295654A (ja) * | 1985-10-21 | 1987-05-02 | Nec Corp | 非同期デ−タ伝送方式 |
| US5276807A (en) * | 1987-04-13 | 1994-01-04 | Emulex Corporation | Bus interface synchronization circuitry for reducing time between successive data transmission in a system using an asynchronous handshaking |
| US5070443A (en) * | 1989-09-11 | 1991-12-03 | Sun Microsystems, Inc. | Apparatus for write handshake in high-speed asynchronous bus interface |
| JP2968369B2 (ja) * | 1991-04-15 | 1999-10-25 | 富士通株式会社 | 複数チャンネルの同期制御方法 |
-
1996
- 1996-05-28 JP JP50369497A patent/JP4201833B2/ja not_active Expired - Lifetime
- 1996-05-28 KR KR1019970701407A patent/KR100389770B1/ko not_active IP Right Cessation
- 1996-05-28 DE DE69617188T patent/DE69617188T2/de not_active Expired - Lifetime
- 1996-05-28 WO PCT/IB1996/000512 patent/WO1997001140A1/en active IP Right Grant
- 1996-05-28 EP EP96913691A patent/EP0786112B1/en not_active Expired - Lifetime
- 1996-06-20 US US08/673,783 patent/US5903570A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69617188D1 (de) | 2002-01-03 |
| US5903570A (en) | 1999-05-11 |
| JPH10504924A (ja) | 1998-05-12 |
| WO1997001140A1 (en) | 1997-01-09 |
| EP0786112A1 (en) | 1997-07-30 |
| EP0786112B1 (en) | 2001-11-21 |
| KR100389770B1 (ko) | 2004-03-24 |
| DE69617188T2 (de) | 2002-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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| RD02 | Notification of acceptance of power of attorney |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081008 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131017 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
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