JPS61269412A - D型ラツチ半導体集積回路 - Google Patents
D型ラツチ半導体集積回路Info
- Publication number
- JPS61269412A JPS61269412A JP60110662A JP11066285A JPS61269412A JP S61269412 A JPS61269412 A JP S61269412A JP 60110662 A JP60110662 A JP 60110662A JP 11066285 A JP11066285 A JP 11066285A JP S61269412 A JPS61269412 A JP S61269412A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- level
- input
- transfer gate
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル回路一般に広く適用可能fLIJ
型ラッチ回路に係り、特にO−MQS集積回路上にD型
ラッチ回路を構成する場合に、静的な電力消費を最小と
しつつ、使用素子数の削減を図ったものに関する。
型ラッチ回路に係り、特にO−MQS集積回路上にD型
ラッチ回路を構成する場合に、静的な電力消費を最小と
しつつ、使用素子数の削減を図ったものに関する。
本発明の概要は、データの書き込みを単一のMOS )
ランジスタで制御し、データの保持をする為、高抵抗の
抵抗素子を使い、正帰還のフィードバックをかけ、デー
タの書き込みを容易とするL初段の47 ハークの論理
スレツショルドレ・ベルをトランスファゲートに合わせ
て調整することと、帰還抵抗値を太きくして帰遣量を小
さくしていることを特徴とする。
ランジスタで制御し、データの保持をする為、高抵抗の
抵抗素子を使い、正帰還のフィードバックをかけ、デー
タの書き込みを容易とするL初段の47 ハークの論理
スレツショルドレ・ベルをトランスファゲートに合わせ
て調整することと、帰還抵抗値を太きくして帰遣量を小
さくしていることを特徴とする。
従来、D型ラッチ回路としては第1図に示すものが良く
知られている。
知られている。
第1図に於て、第1のトランスフアゲ−)TGlと第1
のインバータ、第2のインバータエ2が従続的に接続さ
れ、第2のインバータエ2の出力が第2のトランスフア
ゲ−)TG2を介して第1のインバータの入力に接続さ
れ、第1のトランスファ’l−トTG1と第2のトラン
スファゲートに逆相のコントロール信号を供給し、デー
タの読み込み、データの保持を行っている。この場合、
トランスファゲートは、一対のP−チャンネルMOSト
ランジスタとN−チャンネルMOS)ランジスタが並列
接続された構成をし、それぞれのゲートには逆相の信号
が供給され、一対のP−チャンネルMOS)ランジスタ
とN−チャンネルMOS)ランジスタが同時に”オン”
又は゛オフ”される。
のインバータ、第2のインバータエ2が従続的に接続さ
れ、第2のインバータエ2の出力が第2のトランスフア
ゲ−)TG2を介して第1のインバータの入力に接続さ
れ、第1のトランスファ’l−トTG1と第2のトラン
スファゲートに逆相のコントロール信号を供給し、デー
タの読み込み、データの保持を行っている。この場合、
トランスファゲートは、一対のP−チャンネルMOSト
ランジスタとN−チャンネルMOS)ランジスタが並列
接続された構成をし、それぞれのゲートには逆相の信号
が供給され、一対のP−チャンネルMOS)ランジスタ
とN−チャンネルMOS)ランジスタが同時に”オン”
又は゛オフ”される。
つまり、かかるD型ラッチ回路にあっては、第1のトラ
ンス7アゲートTG1が“オン”し、第2のトランスフ
ァゲートT G 2751 ”オフ”し、データを読み
込む。次に、第1のトランスフアゲ−)TGl−41”
オフ”し、第2のトランスフアゲ−) T G 275
!”オン”し、第1のインバータエ1と第2のインバー
タエ2と第2のトランスフアゲ−)TG2が従続的かつ
帰還的に接続され、データを保持する。
ンス7アゲートTG1が“オン”し、第2のトランスフ
ァゲートT G 2751 ”オフ”し、データを読み
込む。次に、第1のトランスフアゲ−)TGl−41”
オフ”し、第2のトランスフアゲ−) T G 275
!”オン”し、第1のインバータエ1と第2のインバー
タエ2と第2のトランスフアゲ−)TG2が従続的かつ
帰還的に接続され、データを保持する。
しかしながら、このような従来のD型ラッチ回路は必要
とする使用ゲート素子が10個となって多いため、Dビ
ット×m段のマ1. IJラックス状データラッチ回路
や、単一ゾリコン基板上に多くのD型ラッチ回路を集積
しようとする場合、全体として使用するゲート数が多く
なってし凍つという問題点を有していた。
とする使用ゲート素子が10個となって多いため、Dビ
ット×m段のマ1. IJラックス状データラッチ回路
や、単一ゾリコン基板上に多くのD型ラッチ回路を集積
しようとする場合、全体として使用するゲート数が多く
なってし凍つという問題点を有していた。
〔問題を解決17ようとする手段〕
本発明では、従来例である第1図の第1のトランスファ
ゲートを単一のMOSトランジスタに、第2のトランス
ファゲートを高抵抗の抵抗素子に置き換えている。集積
回路において高抵抗素子を実現することは、一般の4ト
ランジスタスタfツクRAM(ランダムアクセスメモリ
)等に見られる様に、容易である。
ゲートを単一のMOSトランジスタに、第2のトランス
ファゲートを高抵抗の抵抗素子に置き換えている。集積
回路において高抵抗素子を実現することは、一般の4ト
ランジスタスタfツクRAM(ランダムアクセスメモリ
)等に見られる様に、容易である。
すなわち、この発明では、データの書き込みを側斜する
単一のMOS)ランジスタを介してデータを書き込み、
従続接続された2段のインバータにデータ妙3出力され
る。データを保持する時は、高抵抗のフィードバックで
データを保持する。
単一のMOS)ランジスタを介してデータを書き込み、
従続接続された2段のインバータにデータ妙3出力され
る。データを保持する時は、高抵抗のフィードバックで
データを保持する。
以下図面を参照してこの発明の一実施例につき説明する
。
。
すなわち第2図はこの発明に用いるD型ラッチ回路を示
すものである。図中、TGllは、単一のN−チャンネ
ルMOS)ランジスタであり、一端が入力D11に接続
され、他端が第1のインバータエ11の入力に接続され
ている。また、TGllのゲートはクロックOKに接続
され、TGllの“オン”、“オフ”を制御する。また
、第1のインバータエ11と第2のインバータ112は
従続接続されており、第2のインバータエ12の出力は
、高抵抗R11を介して第1のインバータエ11の入力
に接続されている。
すものである。図中、TGllは、単一のN−チャンネ
ルMOS)ランジスタであり、一端が入力D11に接続
され、他端が第1のインバータエ11の入力に接続され
ている。また、TGllのゲートはクロックOKに接続
され、TGllの“オン”、“オフ”を制御する。また
、第1のインバータエ11と第2のインバータ112は
従続接続されており、第2のインバータエ12の出力は
、高抵抗R11を介して第1のインバータエ11の入力
に接続されている。
ここで、D11人力がL”の場合、トランスフアゲ−)
TGllを介してデータを書き込むとき第1のインバー
タの人力は充分レベルが下るが、逆にD11人力が”H
”の時、トランスフアゲ−)TGllを介してデータを
書き込むとき、第1のインバータの入力”P′に充分達
しない場合がある。従って第1のインバータ111の論
理スレッショルドレベルをTTLレベル並ミIC下ケタ
設計をする必要がある。また、トランスファゲートTG
11の等価ON抵抗に比べ、帰還用の高抵抗F+11の
抵抗値を充分高くすることにより、データの書き込み時
のフィードバックの影響を無視することかできる。
TGllを介してデータを書き込むとき第1のインバー
タの人力は充分レベルが下るが、逆にD11人力が”H
”の時、トランスフアゲ−)TGllを介してデータを
書き込むとき、第1のインバータの入力”P′に充分達
しない場合がある。従って第1のインバータ111の論
理スレッショルドレベルをTTLレベル並ミIC下ケタ
設計をする必要がある。また、トランスファゲートTG
11の等価ON抵抗に比べ、帰還用の高抵抗F+11の
抵抗値を充分高くすることにより、データの書き込み時
のフィードバックの影響を無視することかできる。
而して、以上の構成において、入力’[)751“H”
のとき、クロックOKをH″として、トランスファゲー
トTG11を介して第1のインバータの入力に”L″を
書き込む。この時、第1のインバータエ11は”L″を
出力し、従って第2のインバータエ12は”L″を出力
する。第2のインバータエ12の出力゛R”は帰還抵抗
F11を介して第1のインバータの入力に”B′″を帰
還する。
のとき、クロックOKをH″として、トランスファゲー
トTG11を介して第1のインバータの入力に”L″を
書き込む。この時、第1のインバータエ11は”L″を
出力し、従って第2のインバータエ12は”L″を出力
する。第2のインバータエ12の出力゛R”は帰還抵抗
F11を介して第1のインバータの入力に”B′″を帰
還する。
次にクロックOKを”L”にするとトランスファゲート
TG11は”オフ”し、フィードバック抵抗R11を介
して、書き込まれたデータを保持する。
TG11は”オフ”し、フィードバック抵抗R11を介
して、書き込まれたデータを保持する。
また人力りが“L”の時、クロックOKをH′としてト
ランスフアゲ−)TGllを介して第1のインバータエ
11の入力に”L”を書き込む。
ランスフアゲ−)TGllを介して第1のインバータエ
11の入力に”L”を書き込む。
この時、第1のイノバータエ11は”H”を出力し従っ
て第2のインバータエ12は”L”を出力する。第2の
インバータIi2の出力“L”は帰還抵抗R11を介し
て第1のインバータエ11の入力にL”を帰還する。次
にクロックOKを”L”にするとトランスフアゲ−)T
Gllはオフし、帰還抵抗R11を介して書き込壕れた
データを保持する。第3図に本発明に係る他の実施例を
示す。
て第2のインバータエ12は”L”を出力する。第2の
インバータIi2の出力“L”は帰還抵抗R11を介し
て第1のインバータエ11の入力にL”を帰還する。次
にクロックOKを”L”にするとトランスフアゲ−)T
Gllはオフし、帰還抵抗R11を介して書き込壕れた
データを保持する。第3図に本発明に係る他の実施例を
示す。
すなわち、以上のよりなりラッチ回路は5個のMOS
トランジスタと高抵抗の帰還抵抗から構成される為、従
来の10個のMOS )ランジスタにより構成されるD
型ラッチ回路より5個のMOSトランジスタを削減する
ことができる。
トランジスタと高抵抗の帰還抵抗から構成される為、従
来の10個のMOS )ランジスタにより構成されるD
型ラッチ回路より5個のMOSトランジスタを削減する
ことができる。
また、同様の理由から、単一のシリコン基板上にD型フ
リップフロップ回路を構成する場合、従来回路に比べ約
40%の面積を削減することか可能であり、高集積化に
犬きく役立つ。
リップフロップ回路を構成する場合、従来回路に比べ約
40%の面積を削減することか可能であり、高集積化に
犬きく役立つ。
第1図は従来のD型ラッチ回路を示す構成図。
第2図は本発明に係するD型ラッチ回路の一実施例を示
す図。 第6図は本発明に係る他の実施例を示す図。 TGll・・・トランスフ了ゲート エ11〜工12・・・インバータ Fll・・・帰還用高抵抗素子 以 上
す図。 第6図は本発明に係る他の実施例を示す図。 TGll・・・トランスフ了ゲート エ11〜工12・・・インバータ Fll・・・帰還用高抵抗素子 以 上
Claims (1)
- C−MOS集積回路に於て、単一のMOSトランジス
タで構成されるトランスファゲートと第1のインバータ
と第2のインバータが従続的に接続され、前記第2のイ
ンバータの出力が充分抵抗値の大きい抵抗素子を介して
前記第1のインバータの入力に接続され、前記トランス
ファゲートの一端からデータを入力し、このトランスフ
ァゲートのコントロール端子を制御することにより、デ
ータの読み込み、データの保持をスタチックに行うよう
に構成したD型ラッチ半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60110662A JPS61269412A (ja) | 1985-05-23 | 1985-05-23 | D型ラツチ半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60110662A JPS61269412A (ja) | 1985-05-23 | 1985-05-23 | D型ラツチ半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61269412A true JPS61269412A (ja) | 1986-11-28 |
Family
ID=14541299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60110662A Pending JPS61269412A (ja) | 1985-05-23 | 1985-05-23 | D型ラツチ半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61269412A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2628878A1 (fr) * | 1988-03-18 | 1989-09-22 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
WO1997049183A1 (de) * | 1996-06-19 | 1997-12-24 | Siemens Aktiengesellschaft | Synchrones schaltwerk mit transparent schaltbaren signalspeichern |
WO2013002229A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置 |
-
1985
- 1985-05-23 JP JP60110662A patent/JPS61269412A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2628878A1 (fr) * | 1988-03-18 | 1989-09-22 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
WO1997049183A1 (de) * | 1996-06-19 | 1997-12-24 | Siemens Aktiengesellschaft | Synchrones schaltwerk mit transparent schaltbaren signalspeichern |
WO2013002229A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3974366A (en) | Integrated, programmable logic arrangement | |
EP1445775B1 (en) | Shift register | |
JPS61224520A (ja) | 構成を変更可能な論理要素 | |
JPS60114029A (ja) | 差動論理回路 | |
JPS587931A (ja) | Pla装置 | |
JPH02226589A (ja) | 半導体記憶装置 | |
JPH10290147A (ja) | 遅延量可変回路 | |
JPS61269412A (ja) | D型ラツチ半導体集積回路 | |
US3588527A (en) | Shift register using complementary induced channel field effect semiconductor devices | |
US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
JP3038757B2 (ja) | シフトレジスタ回路 | |
JPS6022431B2 (ja) | ダイナミック型シフトレジスタ | |
US3832578A (en) | Static flip-flop circuit | |
JP4201833B2 (ja) | 非同期動作副回路の動作のタイミングを調節する回路 | |
US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
JPH07221605A (ja) | ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路 | |
JPH02246098A (ja) | 半導体回路 | |
JPS614979A (ja) | 半導体集積回路装置 | |
JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
JPH0681146B2 (ja) | デ−タバス回路 | |
JP2586541B2 (ja) | カウンタのテスト回路 | |
JPS5853087A (ja) | レジスタの読出制御方式 | |
JPH061638B2 (ja) | シフトレジスタ | |
JPS6153814A (ja) | ラツチ回路 | |
JPS6352398A (ja) | 半導体記憶装置 |