JPH10290147A - 遅延量可変回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の遅延量を微細に可変し、遅延され
た遅延信号を出力する遅延量可変回路を提供する。 【解決手段】 本発明の遅延量可変回路は、それぞれ異
なった構造寸法を有し並列に接続された複数のＰチャネ
ルトランジスタと、それぞれ異なった構造寸法を有し並
列に接続された複数のｎチャネルトランジスタとを備
え、Ｐチャネルトランジスタの各ソースを電源に接続
し、各ドレインを出力端子に接続し、各ゲートを各制御
信号入力端子に接続し、ｎチャネルトランジスタの各ソ
ースを接地し、各ドレインを出力端子に接続し、各ゲー
トを各制御信号入力端子に接続し、複数のＰチャネル及
びｎチャネルトランジスタのゲートには同一の入力信号
または互いに反転した固定電圧のいずれかを対にして印
加することによって、入力信号の遅延量を制御し、遅延
された遅延信号を出力端子に出力するように構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延量およびパルス
幅を可変できる遅延量可変回路に関するものである。

【０００２】

【従来の技術】動作周波数の上昇によって、集積回路に
おけるクロックに対してデータを読み出すために設定さ
れるデータセットアップタイムやホールドタイムの規格
は厳しくなってきている（たとえば、２００ＭＨｚにお
いて、セットアップタイム２．５ｎｓ、ホールドタイム
０．５ｎｓが要求される）ここで、セットアップタイム
とは、フリップフロップにおいて、入力データを読み取
るためにクロックとの関係で設定される時間であり、ク
ロックの立ち上がりより前にデータが存在しなければな
らない時間であり、ホールドタイムとは、クロックの立
ち上がりより後にデータが存在しなければならない時間
である。この範囲内にデータが存在しない場合は入力デ
ータは正しく読み取られない。この規格を満足するため
に、従来は、フリップフロップのデータ入力端子に遅延
バッファを挿入することによってデータセットアップタ
イムやホールドタイムを調整していた。

【０００３】図２４は特開昭６３−９２２０号公報に開
示された従来の遅延量可変回路を示す図である。図２４
において、４１は電源端子、４２はデータが入力する入
力端子、４３は遅延されたデータが出力される出力端
子、４４〜４７はデータ遅延量を制御するための信号が
入力する制御端子、４８は４つが並列に接続されたＰチ
ャネルＭＯＳトランジスタ、４９は４つが並列に接続さ
れたＮチャネルＭＯＳトランジスタ、５０，５１は制御
端子４４〜４７から入力された制御信号をデコードする
デコーダ、５２，５３はデコーダ５０，５１でデコード
された出力信号に基づいてＰチャネルＭＯＳトランジス
タ４８およびＮチャネルＭＯＳトランジスタ４９のゲー
トを制御するための電圧を供給するセレクタ回路であ
る。

【０００４】図２４の動作を以下に説明する。制御端子
４４〜４７に入力した制御信号はデコードされ、任意の
個数のＰチャネルＭＯＳトランジスタ４８またはＮチャ
ネルＭＯＳトランジスタ４９をオンオフして並列動作さ
せる。並列に動作するトランジスタの数が多ければ遅延
量が小さくなり、並列に動作するトランジスタの数が少
なければ遅延量が大きくなる。このように、並列に接続
されるトランジスタの動作数を制御信号によってコント
ロールすることによって、遅延量を可変にすることがで
きた。それによって、所望セットアップタイムやホール
ドタイムを得ていた。

【０００５】また、図２５は従来の一般的なパルス幅可
変回路を示す図である。図２５において、３１はデータ
入力端子、３７はデータ出力端子である。３２から３５
は単位遅延素子であり、３６は入力端子３１からのデー
タ信号と遅延素子３１〜３５によって遅延された信号と
入力端子からのデータ信号との論理和を演算するＡＮＤ
回路である。図２６はデータ信号が遅延される様子を描
いたタイミングチャートである。ＩＮ，Ａ，Ｂ，Ｃ，
Ｄ，ＯＵＴは各々図２５における各対応点の信号の波形
を示す。図２６から理解できるように、入力端子３１に
入力しデータ信号（ａ）は各遅延素子で順次遅延され、
ＡＮＤ回路３６で遅延素子３５の出力（Ｄ点の波形）と
データ入力端子３１の入力信号（ＩＮの波形）とが論理
和演算され、図２６の（ｆ）に示すような波形が得られ
る。このＯＵＴ波形（図２６（ｆ））は入力波形（図２
６（ａ））からτ時間遅れて出力されていることが分か
る。このように、図２５の回路はパルス幅可変回路とし
て使用できる。

【０００６】

【発明が解決しようとする課題】しかしながら、図２４
に示す従来例の遅延量可変回路では遅延量を可変にする
ことはできるが、各ＰチャネルＭＯＳトランジスタ４８
およびＮチャネルＭＯＳトランジスタ４９のゲート幅が
一定であるために、単位トランジスタで決まる所定の遅
延量以下での細かな遅延制御ができないという問題点が
あった。このために、所望されるセットアップタイムお
よびホールドタイムの微細な調整をすることが困難であ
った。

【０００７】また図２６に示すパルス幅可変回路におい
ては、このようなパルス幅可変回路は単位遅延素子で決
まる所定の遅延量以下での細かな遅延制御ができないと
いう問題点があった。本発明はこのような問題点を解決
するために考えられたものである。

【０００８】本発明の目的は、入力信号の遅延量を微細
に可変し、遅延された遅延信号を出力端子に出力するよ
うに構成される遅延量可変回路を提供することにある。

【０００９】さらに、本発明の目的は、動作周波数の上
昇によるセットアップタイムやホールドタイムの厳しい
規格にも対応できる遅延量可変回路を提供することにあ
る。

【００１０】

【課題を解決するための手段】本発明の第１の遅延量可
変回路は、ソース電極、ドレイン電極およびゲート電極
を有し、それぞれ異なった構造寸法を有し並列に接続さ
れた複数のＰチャネルのトランジスタと、ソース電極、
ドレイン電極およびゲート電極を有し、それぞれ異なっ
た構造寸法を有し並列に接続された複数のＮチャネルの
トランジスタと、制御信号が入力する複数の制御信号入
力端子と、遅延信号を出力する出力端子とを備え、Ｐチ
ャネルのトランジスタの各ソース電極を電源に接続し、
その各ドレイン電極を出力端子に接続し、各ゲート電極
を各制御信号入力端子に接続し、Ｎチャネルのトランジ
スタの各ソース電極をグラウンドに接続し、その各ドレ
イン電極を出力端子に接続し、各ゲート電極を各制御信
号入力端子に接続し、複数のＰチャネルのトランジスタ
の各ゲート電極と複数のＮチャネルのトランジスタのゲ
ート電極には同一の入力信号または互いに反転した固定
電圧のいずれかを対にして印加することによって、入力
信号の遅延量を制御し、遅延された遅延信号を出力端子
に出力するように構成される。

【００１１】本発明の第２の遅延量可変回路は、第１の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子および第１の入力
端子および第２の入力端子を有する複数の第２の論理素
子から構成される選択回路と、入力信号が入力する信号
入力端子とを備え、信号入力端子は複数の第１の論理素
子の各第２の入力端子および複数の第２の論理素子の各
第２の入力端子に接続され、複数の制御信号入力端子は
対応する複数の第１の論理素子の各第１の入力端子およ
び第２の論理素子の第１の各入力端子に接続され、複数
の第１の論理素子の各出力端子は対応するＰチャネルの
トランジスタの各ゲートに接続され、複数の第２の論理
素子の各出力端子は対応するＮチャネルのトランジスタ
の各ゲートに接続され、制御信号入力端子に所定の制御
値を与えることによって、信号入力端子に入力する入力
信号の遅延量を制御し、遅延された遅延信号を出力端子
に出力するように構成される。

【００１２】本発明の第３の遅延量可変回路は、第１の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子および第１の入力
端子および第２の入力端子を有する複数の第２の論理素
子から構成される選択回路と、第１の入力端子および第
２の入力端子を有する記憶素子を複数含む記憶回路と、
入力信号が入力する信号入力端子と、制御信号を記憶素
子に記憶させるための書き込み信号が入力する書き込み
信号入力端子とを備え、信号入力端子は選択回路中の複
数の第１の論理素子の各第２の入力端子および複数の第
２の論理素子の各第２の入力端子に接続され、書き込み
信号入力端子は記憶回路中の複数の記憶素子の各第２の
入力端子に接続され、複数の制御信号入力端子は記憶回
路中の対応する複数の記憶素子の各第１の入力端子に接
続され、記憶回路中の各記憶素子の出力端子は選択回路
中の対応する複数の第１の論理素子の各第１の入力端子
および第２の論理素子の第１の各入力端子に接続され、
選択回路中の複数の第１の論理素子の各出力端子は対応
するＰチャネルのトランジスタの各ゲートに接続され、
選択回路中の複数の第２の論理素子の各出力端子は対応
するＮチャネルのトランジスタの各ゲートに接続され、
書き込み信号入力端子に加えられる信号により記憶素子
に所定の制御値を書き込むことによって、信号入力端子
に入力する入力信号の遅延量を制御し、遅延された遅延
信号を出力端子に出力するように構成される。

【００１３】本発明の第４の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のＰチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するＮチャ
ネルのトランジスタとを備え、Ｐチャネルのトランジス
タの各ソース電極を電源に接続し、その各ドレイン電極
を出力端子に接続し、各ゲート電極を各制御信号入力端
子に接続し、Ｎチャネルのトランジスタのソース電極を
グラウンドに接続し、そのドレイン電極を出力端子に接
続し、ゲート電極を制御信号入力端子に接続し、複数の
Ｐチャネルのトランジスタの各ゲート電極には入力信号
または固定電圧のいずれかを印加し、Ｎチャネルのトラ
ンジスタのゲート電極には入力信号を印加することによ
って、入力信号の遅延量を制御し、遅延された遅延信号
を出力端子に出力するように構成される。

【００１４】本発明の第５の遅延量可変回路は、第４の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
信号入力端子は複数の第１の論理素子の各第２の入力端
子に接続され、複数の制御信号入力端子は対応する複数
の第１の論理素子の各第１の入力端子に接続され、複数
の第１の論理素子の各出力端子は対応するＰチャネルの
トランジスタの各ゲートに接続され、入力信号端子に入
力信号を与え、制御信号入力端子に所定の制御値を与え
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を出力端子に出力す
るように構成される。

【００１５】本発明の第６の遅延量可変回路は、第４の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子から構成される選
択回路と、第１の入力端子および第２の入力端子を有す
る記憶素子を複数含む記憶回路と、入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、信号入力端子は選択回路中の複数の第１の論理素子
の各第２の入力端子に接続され、書き込み信号入力端子
は記憶回路中の複数の記憶素子の各第２の入力端子に接
続され、複数の制御信号入力端子は記憶回路中の対応す
る複数の記憶素子の各第１の入力端子に接続され、記憶
回路中の各記憶素子の出力端子は選択回路中の対応する
複数の第１の論理素子の各第１の入力端子の各入力端子
に接続され、選択回路中の複数の第１の論理素子の各出
力端子は対応するＰチャネルのトランジスタの各ゲート
に接続され、書き込み信号入力端子に加えられる信号に
より記憶素子に所定の制御値を書き込むことによって、
信号入力端子に入力する入力信号の遅延量を制御し、遅
延された遅延信号を出力端子に出力するように構成され
る。

【００１６】本発明の第７の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のＮチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するＰチャ
ネルのトランジスタとを備え、Ｎチャネルのトランジス
タの各ソース電極をグラウンドに接続し、その各ドレイ
ン電極を出力端子に接続し、各ゲート電極を各制御信号
入力端子に接続し、Ｐチャネルのトランジスタのソース
電極を電源に接続し、そのドレイン電極を出力端子に接
続し、ゲート電極を制御信号入力端子に接続し、複数の
Ｎチャネルのトランジスタの各ゲート電極には入力信号
または固定電圧のいずれかを印加し、Ｐチャネルのトラ
ンジスタのゲート電極には入力信号を印加することによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を出力端子に出力するように構
成される。

【００１７】本発明の第８の遅延量可変回路は、第７の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第２の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
信号入力端子は複数の第２の論理素子の各第２の入力端
子に接続され、複数の制御信号入力端子は対応する複数
の第２の論理素子の各第１の入力端子に接続され、複数
の第２の論理素子の各出力端子は対応するＮチャネルの
トランジスタの各ゲートに接続され、入力信号端子に入
力信号を与え、制御信号入力端子に所定の制御値を与え
ることによって、信号入力端子に入力する入力信号の遅
延量を制御し、遅延された遅延信号を出力端子に出力す
るように構成される。

【００１８】本発明の第９の遅延量可変回路は、第７の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第２の論理素子から構成される選
択回路と、第１の入力端子および第２の入力端子を有す
る記憶素子を複数含む記憶回路と、入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、信号入力端子は選択回路中の複数の第２の論理素子
の各第２の入力端子に接続され、書き込み信号入力端子
は記憶回路中の複数の記憶素子の各第２の入力端子に接
続され、複数の制御信号入力端子は記憶回路中の対応す
る複数の記憶素子の各第１の入力端子に接続され、記憶
回路中の各記憶素子の出力端子は選択回路中の対応する
複数の第２の論理素子の各第１の入力端子の各入力端子
に接続され、選択回路中の複数の第２の論理素子の各出
力端子は対応するＮチャネルのトランジスタの各ゲート
に接続され、書き込み信号入力端子に加えられる信号に
より記憶素子に所定の制御値を書き込むことによって、
信号入力端子に入力する入力信号の遅延量を制御し、遅
延された遅延信号を出力端子に出力するように構成され
る。

【００１９】本発明の第１０の遅延量可変回路は、第１
の発明において、Ｐチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅Ｗ１は、Ｗ１＝ｍ：ｍײ：
ｍ×２²：ｍ×２³・・・ｍ×２ⁱ（ここで、ｉは正整数）の
関係にあるように構成される。

【００２０】本発明の第１１の遅延量可変回路は、第１
の発明において、Ｎチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅Ｗ２は、Ｗ２＝ｎ：ｎ×２：
ｎ×２²：ｎ×２³・・・ｎ×２ⁱ（ここで、ｉは正整数）の
関係にあるように構成される。

【００２１】本発明の第１２の遅延量可変回路は、第１
の発明において、Ｐチャネルの複数のトランジスタおよ
びＮチャネルの複数のトランジスタの異なった構造寸法
は一定の線幅の複数のゲート電極を設けることによって
実現し、その複数の異なるゲート電極の比Ｎは、Ｎ＝
１：２：２²：２³・・・２ⁱ（ここで、ｉは正整数）の関係
にあるように構成される。

【００２２】本発明の第１３の信号読み出し回路は、第
１〜９の発明における遅延量可変回路の出力をＤフリッ
プフロップ回路のＤ端子に接続し、Ｄフリップフロップ
回路のＴ端子をクロック入力端子に接続し、遅延量可変
回路の遅延量を制御することによって、Ｔ端子に入力さ
れるクロック信号によって、遅延量可変回路の出力を誤
りなく読み出すように構成される。

【００２３】

【発明の実施の形態】

実施の形態１．図１は実施の形態１の遅延量可変回路の
基本的な構成例を示す図である。図１の遅延量可変回路
はゲート幅の異なる複数の並列接続されたＰチャネルＭ
ＯＳトランジスタ１〜４とゲート幅の異なる複数の並列
接続されたＮチャネルＭＯＳトランジスタ１１〜１４か
ら構成される。ＰチャネルＭＯＳトランジスタ１〜４は
それぞれゲート幅Ｗがｍ、２ｍ、４ｍ、８ｍ（ｍは定
数）で構成され、その各ゲートは入力端子１０１〜１０
４に、ドレインは出力端子１３５に、ソースは電源ＶＤ
Ｄ１３１に接続される。またＮチャネルＭＯＳトランジ
スタ１１〜１４はそれぞれゲート幅Ｗがｎ、２ｎ、４
ｎ、８ｎ（ｎは定数）で構成され、その各ゲートは入力
端子１１１〜１１４に、ドレインは出力端子１３５に、
ソースは接地１３２に接続される。

【００２４】図２および図３はＰチャネルＭＯＳトラン
ジスタ１〜４およびＮチャネルＭＯＳトランジスタ１１
〜１４の構造の概略を示す図である。図２および図３に
おいて、２０はゲート電極、２１はドレイン・ソース間
のチャネルを示す。Ｄはドレイン、Ｓはソース、Ｇはゲ
ートを意味し、丸印に使用されるときは各端子を表わ
す。図２において、（ａ）はＰチャネルＭＯＳトランジ
スタ１またはＮチャネルＭＯＳトランジスタ１１の構造
を示し、（ｂ）はＰチャネルＭＯＳトランジスタ２また
はＮチャネルＭＯＳトランジスタ１２の構造を示し、
（ｃ）はＰチャネルＭＯＳトランジスタ３またはＮチャ
ネルＭＯＳトランジスタ１３の構造を示し、（ｄ）はＰ
チャネルＭＯＳトランジスタ４またはＮチャネルＭＯＳ
トランジスタ１４の構造を示す。本発明の特徴は遅延量
が大きい（ａ）から遅延量の小さい（ｄ）までの遅延量
の異なるトランジスタを複数個並列に接続することによ
って、一番遅延量の小さなトランジスタの遅延量を小さ
く設定しておくことによって、微細な遅延量から大きな
遅延量までディスクリートな遅延量を得ることができ
る。

【００２５】トランジスタの遅延量はゲートの線幅Ｌお
よびゲート幅Ｗに依存する。ゲートの線幅Ｌを小さくす
ると、遅延量は小さくなり、またゲート幅Ｗを大きくす
ると遅延量は小さくなる。一方、ゲートの線幅Ｌを大き
くすると、遅延量は大きくなり、またゲート幅Ｗを小さ
くすると遅延量は大きくなる。なお、ゲートの線幅Ｌは
ＬＳＩの製造工程で決まる線幅であるので任意な値を選
ぶことはできない。このようなトランジスタの性質を利
用して、図２（ａ）〜図２（ｄ）に示すような複数のト
ランジスタを形成する。図２（ａ）は、最小単位のゲー
トの線幅Ｌおよびゲート幅Ｗを有する第１のトランジス
タであり、図２（ｂ）は、ゲート線幅Ｌが第１のトラン
ジスタと同じでゲートの幅Ｗを２倍にして遅延量を図２
（ａ）のほぼ１／２倍にした第２のトランジスタであ
り、図２（ｃ）は、ゲート線幅Ｌが第１のトランジスタ
と同じでゲートの幅Ｗを４倍にして遅延量を図２（ａ）
のほぼ１／４倍にした第３のトランジスタであり、図２
（ｄ）は、ゲート線幅Ｌが第１のトランジスタと同じで
ゲートの幅Ｗを８倍にして遅延量を図２（ａ）のほぼ１
／８倍にした第４のトランジスタである。

【００２６】図２（ａ）〜図２（ｄ）のトランジスタの
ゲートの線幅Ｌは２ｎの関係にあり、遅延量は、それぞ
れ、１／２０（＝１），１／２１（＝１／２），１／２
２（＝１／４），１／２３（＝１／８）の関係にある。
したがって、これらのトランジスタをそれぞれ図１の１
〜４および１１〜１４を用いて、制御信号ＰＧ１〜ＰＧ
４およびＮＧ１〜ＮＧ４を組み合わせることによって１
５通りの遅延量の組み合わせができる。ここで、制御信
号ＰＧ１〜ＰＧ４およびＮＧ１〜ＮＧ４はデータ信号Ｄ
ＡＴＡまたは論理「Ｈ」または論理「Ｌ」の電圧であ
る。

【００２７】図３においては、図２と同様に、ゲートの
幅Ｗを大きく取りたいときにゲート線を複数並列に接続
することによって実質的に大きなゲート幅Ｗを得ること
ができる。

【００２８】次に、図１の遅延量可変回路の動作につい
て説明する。図４は図１に示す本発明の遅延量可変回路
の動作を示すタイミングチャートである。図４におい
て、（ａ）は、入力端子１０１〜１０４および入力端子
１１１〜１１４に全て「０→１→０」、すなわち論理
「Ｌ」→論理「Ｈ」→論理「Ｌ」の入力信号（制御信号
ＰＧ１〜ＰＧ４、ＮＧ１〜ＮＧ４）が入力された場合を
示す図である。制御信号ＰＧ１〜ＰＧ４、ＮＧ１〜ＮＧ
４が「０→１」、すなわち論理「Ｌ」→論理「Ｈ」にな
るとき、ＰチャネルＭＯＳトランジスタ１〜４は全てオ
フになり、一方、ＮチャネルＭＯＳトランジスタ１１〜
１４はオンになる。ＮチャネルＭＯＳトランジスタ１１
〜１４がオンになると、出力端子１３５の出力信号は論
理「Ｈ」→論理「Ｌ」になる。この時、ＮチャネルＭＯ
Ｓトランジスタ１１〜１４は全て並列に接続されるの
で、図２に示す場合は、ゲートの幅Ｗの総和はＷ＋２Ｗ
＋４Ｗ＋８Ｗ＝１５Ｗで最も広くなり、したがって最も
遅延量の小さな状態となる。すなわちパルスの立ち下が
りでｔ１の遅延量を有する。一方、制御信号ＰＧ１〜Ｐ
Ｇ４、ＮＧ１〜ＮＧ４が「１→０」、すなわち論理
「Ｈ」→論理「Ｌ」になるときに、ＮチャネルＭＯＳト
ランジスタ１１〜１４は全てオフになると共にＰチャネ
ルＭＯＳトランジスタ１〜４は全てオンとなる。したが
って、出力端子１３５の出力波形は論理「Ｈ」になる。
この時は、ＰチャネルＭＯＳトランジスタ１〜４が全て
並列に接続され、ゲートの幅Ｗの総和はＷ＋２Ｗ＋４Ｗ
＋８Ｗ＝１５Ｗで最も広くなり、したがって最も遅延量
の小さな状態となる。すなわちパルスの立ち上がりでｔ
２の遅延量を有する。このように、入力信号と「０→１
→０」と変化すると、出力端子１３５の出力信号は立ち
上がりでｔ１の遅延量を有し、立ち上がりでｔ２の遅延
量を有する「１→０→１」の波形が得られる。なお、立
ち上がりの遅延量ｔ１と立ち下がりの遅延量ｔ２が同一
の場合もある。

【００２９】図４（ｂ）は、入力端子１０２〜１０４お
よび入力端子１１２〜１１４に入力データ信号が入力さ
れ、制御信号ＰＧ１に論理「Ｈ」、ＮＧ１１に論理
「Ｌ」が入力され、ＰチャネルＭＯＳトランジスタ１お
よびＮチャネルＭＯＳトランジスタ１１が常時オフの場
合の遅延特性を示す図である。入力データ信号が「０→
１」に変化すると、ＰチャネルＭＯＳトランジスタ２〜
４はオフとなり、ＮチャネルＭＯＳトランジスタ１２〜
１４はオンとなる。したがって、このときには、出力端
子１３５の出力波形は論理「Ｈ」→論理「Ｌ」となる。
この時のＮチャネルＭＯＳトランジスタ１２〜１４のゲ
ート幅Ｗの総和は２Ｗ＋４Ｗ＋８Ｗ＝１４Ｗとなり、図
４（ａ）よりもゲート幅がＷだけ小さくなっているの
で、図４（ａ）遅延量よりも△ｔ１だけ遅延量が大きく
なっている。したがって、出力端子１３５には入力信号
に対して立ち下がり遅延量ｔ１＋ｔ△１を有する反転波
形が出力される。

【００３０】次に、入力データ信号が「１→０」に変化
すると、ＮチャネルＭＯＳトランジスタ１２〜１４はオ
フとなり、ＰチャネルＭＯＳトランジスタ２〜４はオン
となる。したがって、このときには、出力端子１３５の
出力波形は論理「Ｌ」→論理「Ｈ」となる。この時のＰ
チャネルＭＯＳトランジスタ２〜４のゲート幅Ｗの総和
は２Ｗ＋４Ｗ＋８Ｗ＝１４Ｗとなり、図４（ａ）よりも
ゲート幅がＷだけ小さくなっているので、図４（ａ）遅
延量よりも△ｔ２だけ遅延量が大きくなっている。した
がって、出力端子１３５には入力信号に対して立ち上が
り遅延量ｔ２＋ｔ△２を有する出力波形が出力される。
なお、遅延量△ｔ１と△ｔ２が同じ場合もある。

【００３１】図４（ｃ）は、入力端子１０１，１０３，
１０４および入力端子１１１，１１３，１１４に入力デ
ータ信号が入力され、入力端子１０２に論理「Ｈ」、入
力端子１１２に論理「Ｌ」が入力され、ＰチャネルＭＯ
Ｓトランジスタ２およびＮチャネルＭＯＳトランジスタ
１２が常時オフの場合の遅延特性を示す図である。入力
データ信号が「０→１」に変化すると、ＰチャネルＭＯ
Ｓトランジスタ１，３，４はオフとなり、ＮチャネルＭ
ＯＳトランジスタ１１，１３，１４はオンとなる。した
がって、このときには、出力端子１３５の出力波形は論
理「Ｈ」→論理「Ｌ」となる。この時のゲート幅Ｗの総
和はＷ＋４Ｗ＋８Ｗ＝１３Ｗとなり、図４（ａ）よりも
ゲート幅が２Ｗだけ小さくなっているので、図４（ａ）
の遅延量よりも２△ｔ１だけ遅延量が大きくなってい
る。したがって、出力端子１３５には入力信号に対して
立ち上がり遅延量ｔ１＋２△ｔ１を有する出力波形が出
力される。

【００３２】次に、入力データ信号が「１→０」に変化
すると、ＰチャネルＭＯＳトランジスタ１，３，４はオ
ンとなり、ＮチャネルＭＯＳトランジスタ１１，１３，
１４はオフとなる。したがって、このときには、出力端
子１３５の出力波形は論理「Ｌ」→論理「Ｈ」となる。
この時のＰチャネルＭＯＳトランジスタ１，３，４のゲ
ート幅Ｗの総和はＷ＋４Ｗ＋８Ｗ＝１３Ｗとなり、図４
（ａ）よりもゲート幅が２Ｗだけ小さくなっているの
で、図４（ａ）遅延量よりも２△ｔ２だけ遅延量が大き
くなっている。したがって、出力端子１３５には入力信
号に対して立ち上がり遅延量ｔ２＋２△ｔ２を有する出
力波形が出力される。

【００３３】同様に、図（ｄ）は、入力端子１０１およ
び入力端子１１１に入力データ信号が入力され、入力端
子１０２〜１０４に論理「Ｈ」、入力端子１１２〜１１
４に論理「Ｌ」が入力され、ＰチャネルＭＯＳトランジ
スタ２〜４およびＮチャネルＭＯＳトランジスタ１２〜
１４が常時オフの場合の遅延特性を示す図である。入力
データ信号が「０→１」に変化すると、ＰチャネルＭＯ
Ｓトランジスタ１はオフとなり、ＮチャネルＭＯＳトラ
ンジスタ１１はオンとなる。したがって、このときに
は、出力端子１３５の出力波形は論理「Ｈ」→論理
「Ｌ」となる。この時のゲート幅Ｗの総和はＷとなり、
図４（ａ）よりもゲート幅が１４Ｗだけ小さくなってい
るので、図４（ａ）の遅延量よりも１４△ｔ１だけ遅延
量が大きくなっている。したがって、出力端子１３５に
は出力端子１３５には入力信号に対して立ち上がり遅延
量ｔ１＋１４△ｔ１を有する出力波形が出力される。

【００３４】次に、入力データ信号が「１→０」に変化
すると、ＰチャネルＭＯＳトランジスタ１はオンとな
り、ＮチャネルＭＯＳトランジスタ１１はオフとなる。
したがって、このときには、出力端子１３５の出力波形
は論理「Ｌ」→論理「Ｈ」となる。この時のＰチャネル
ＭＯＳトランジスタ１のゲート幅Ｗの総和はＷとなり、
図４（ａ）よりもゲート幅が１４Ｗだけ小さくなってい
るので、図４（ａ）遅延量よりも１４△ｔ２だけ遅延量
が大きくなっている。したがって、出力端子１３５には
入力信号に対して立ち上がり遅延量ｔ２＋１４△ｔ２を
有する出力波形が出力される。

【００３５】このようにゲート幅Ｗを当たり△ｔ１およ
び△ｔ２の遅延量を可変できる。この△ｔ１および△ｔ
２を小さく設定することにより、従来の遅延量可変回路
の問題点であった遅延の可変量を所定の遅延量以下にで
きないという問題点が解決できる。また、動作周波数の
上昇によるセットアップタイムやホールドタイムの厳し
い規格にも対応できる。なお本回路の説明では、Ｐチャ
ネルＭＯＳトランジスタの段数を４段、Ｎチャネルトラ
ンジスタの段数を４段としたが、４段以外でも同様の効
果が得られることは明らかである。

【００３６】実施の形態２．次に、本発明は実施の形態
２の遅延量可変回路について説明する。図５は図１の遅
延量可変回路１００をフリップフロップ１３４の遅延バ
ッファとして使用した例である。図５において、遅延量
可変回路１００の出力Ｓ１００は出力端子１３５を介し
てフリップフロップ１３４のデータ入力端子Ｄに入力さ
れる。フリップフロップ１３４のクロック入力端子Ｔに
はクロック信号（ＣＬＫ）が入力される。遅延量可変回
路１００には図１と同様に制御信号ＰＧ１〜ＰＧ４およ
びＮＧ１〜ＮＧ４が入力される。ここで、制御信号ＰＧ
１〜ＰＧ４はデータ信号ＤＡＴＡまたは論理「Ｈ」また
は論理「Ｌ」の電圧である。

【００３７】図６は図５の各部における信号波形を示す
図である。図６（ａ）はクロック入力端子Ｔに入力され
るクロック信号ＣＬＫの波形を示す図であり、一例とし
て、たとえば、クロック周波数が２００ＭＨｚの場合の
クロック波形を示す。図６（ｂ）は、フリップフロップ
１３４のデータ入力端子Ｄに入力する正常なデータであ
り、図６（ｃ）は、フリップフロップ１３４のデータ入
力端子Ｄに入力する異常なデータを示す。ここで正常と
はフリップフロップ１３４に入力するクロックＣＬＫに
よってデータ入力信号が正常に出力端子Ｑから出力され
る場合の入力データをいい、異常とはフリップフロップ
１３４に入力するＣＬＫによってデータ入力信号が正常
に出力端子Ｑから出力されない場合の入力データをい
う。たとえば、フリップフロップ１３４におけるセット
アップタイムおよびホールドタイムがそれぞれ２．０ｎ
ｓおよび０．５ｎｓと規定されている場合を例に取って
説明する。

【００３８】図６（ｂ）のような波形がフリップフロッ
プ１３４のデータ入力端子Ｄに入力したときには、セッ
トアップタイムが２．５ｎｓ、ホールドタイムが２．５
ｎｓであるので、フリップフロップ１３４は入力データ
を正確に誤りなく読み取ることができる。一方、図６
（ｃ）のような波形がフリップフロップ１３４のデータ
入力端子Ｄに入力したときには、セットアップタイムが
２．５ｎｓ、ホールドタイムが０ｎｓであるので、フリ
ップフロップ１３４は入力データを正確に誤りなく読み
取ることができない。したがって、このように、フリッ
プフロップ１３４が読み取ることができない場合には、
フリップフロップ１３４のデータ入力端子Ｄの前に遅延
量可変回路１００をおいて入力データ信号を遅延させる
ことによって、図６（ｃ）に示すような異常な入力デー
タ信号を正常に読み取るようにすることができる。この
場合、入力データ信号の波形によって遅延量可変回路１
００で遅延させる遅延量が異なるので、遅延量可変回路
１００の遅延量は微細に調整できることが必要である。

【００３９】たとえば、図６（ｃ）のような入力データ
信号をフリップフロップ１３４で正しく読み取るために
は、遅延量可変回路１００における遅延量を０．５ｎｓ
にすれば、図６（ｄ）に示すように、フリップフロップ
１３４のデータ入力端子Ｄにおけるセットアップタイム
が２．０ｎｓとなり、ホールドタイムは０．５ｎｓとな
る。このように、図６（ｃ）のような異常なデータで
も、遅延量可変回路１００を用いて異常なデータを遅延
させ、フリップフロップ１３４のデータ入力端子Ｄにお
いてセットアップタイムとホールドタイムが規格内に入
るように修正することによって、図６（ｃ）のような異
常なデータでも正しく読み取ることができる。

【００４０】図７は図５の各部における信号波形を示す
図である。図７の制御信号ＰＧ１〜ＰＧ４およびＮＧ１
〜ＮＧ４および出力信号Ｓ１００は図１に対応するタイ
ミングチャートである図４と同じであるので詳細な説明
は省略する。図７においては、遅延量可変回路１００か
らの出力信号Ｓ１００とクロック信号ＣＬＫとの関係に
おいて、セットアップタイムとホールドタイムが遅延量
可変回路１００の遅延量によってどのように変化するか
について説明する。図７（ａ）においては、Ｓ１００の
遅延量は立ち下がりにおいてｔ１であり、立ち上がりに
おいてｔ２であり、この時に最も遅延量が小さい状態に
ある。このときはセットアップタイムｓは十分に大きい
がホールドタイムｈが小さすぎて規格範囲内に入ってい
ないので出力信号Ｓ１００はフリップフロップ１３４に
よって正しく読まれないことになる。図７（ｂ）におい
ては、出力信号Ｓ１００の遅延量は立ち下がりにおいて
ｔ１＋Δｔ１であり、立ち上がりにおいてｔ２＋Δｔ２
であり、この時には遅延量が２番目に小さい状態にあ
る。このときもセットアップタイムｓは十分に大きい
が、ホールドタイムｈがやはり小さすぎて規格範囲内に
入っていないので出力信号Ｓ１００はフリップフロップ
１３４によって正しく読まれないことになる。図７
（ｃ）においては、出力信号Ｓ１００の遅延量は立ち下
がりにおいてｔ１＋２Δｔ１であり、立ち上がりにおい
てｔ２＋２Δｔ２であり、この時には遅延量が３番目に
小さい状態にある。このときはセットアップタイムｓは
十分に大きく、またホールドタイムｈも十分に規格範囲
内に入っているので出力信号Ｓ１００はフリップフロッ
プ１３４によって正しく読まれることになる。図７
（ｄ）においては、出力信号Ｓ１００の遅延量は立ち下
がりにおいてｔ１＋１４Δｔ１であり、立ち上がりにお
いてｔ２＋１４Δｔ２であり、この時には遅延量が一番
大きな状態にある。このときはホールドタイムは規格範
囲内に入っているが、セットアップタイムが規格値より
も小さすぎて規格範囲内に入っていないので出力信号Ｓ
１００はフリップフロップ１３４によって正しく読まれ
ないことになる。このように、適切な遅延量を設定する
ことによって出力信号Ｓ１００はフリップフロップ１３
４において正しく誤りなく読み取られることになる。

【００４１】上述のように、最小単位遅延量Δｔ１およ
びΔｔ２を小さく設定された遅延量可変回路１００をフ
リップフロップ１３４のＤ入力端子の遅延バッファとし
て用いることによって、フリップフロップ１３４のデー
タセットアップタイムやホールドタイムを容易に規格値
内に入れることができる。厳しい規格のセットアップタ
イムやホールドタイムに対し、従来は遅延バッファの内
部に複数の遅延素子を用いてその単位遅延素子の接続段
数を変更することによって対応していたが、本発明にお
いてはそのような物理的な単位素子の変更は必要はな
く、外部から制御信号を入力することによって単位遅延
量Δｔ１およびΔｔ２の任意の倍数の遅延量を得ること
が可能であり、信号の性質に従って容易に遅延量を可変
できるので、どのような入力信号にも対応して入力信号
を誤りなく読み取ることができる。

【００４２】実施の形態３．以下、図８は本発明の実施
の形態３の遅延量可変回路を示す図である。図８は、図
１の遅延量可変回路１００に選択回路３００を付加して
構成された遅延量可変回路を示す。図８において、遅延
量可変回路１００は図１と同じであるので説明を省略す
る。選択回路３００は、ＯＲ回路３０１〜３０４および
ＡＮＤ回路３１１〜３１４で構成され、その出力端子は
それぞれＰチャネルトランジスタ１〜４およびＮチャネ
ルＭＯＳトランジスタ１１〜１４のゲートに接続され
る。選択回路３００内のＯＲ回路３０１〜３０４の入力
側は、反転端子がそれぞれ入力端子３２１〜３２４に接
続され、非反転端子がそれぞれ入力端子３２５に共通に
接続される。一方、ＡＮＤ回路３１１〜３１４の入力側
は、一方の端子が入力端子３２１〜３２４に、他方の端
子が入力端子３２５に共通に接続される。

【００４３】図９は図８に示す本発明の遅延量可変回路
の動作を示すタイミングチャートである。図９におい
て、入力端子３２１〜３２４に入力される制御信号Ｄ１
〜Ｄ４として１６進数に対応する論理「Ｈ」または論理
「Ｌ」の固定電圧を入力すると共にデータをデータ入力
端子３２５に入力することによって、所望のトランジス
タを動作させ、外部から入力したデータ信号を所定の遅
延量だけ遅延させるように制御できる。

【００４４】たとえば、図９（ａ）は、入力端子３２１
〜３２４に印加する制御信号Ｄ１〜Ｄ４を「１，１，
１，１」に設定する場合を示す。ここで、「１」は論理
「Ｈ」、「０」は論理「Ｌ」を表わすものとする。ま
た、データ入力端子３２５に入力するデータ信号ＤＡＴ
Ａは「０→１→０」、すなわち論理「Ｌ」→論理「Ｈ」
→論理「Ｌ」のように変化する信号であるものとする。
入力端子３２１〜３２４に入力する制御信号Ｄ１〜Ｄ４
が全て「１，１，１，１」であるので、ＯＲ回路３０１
〜３０４の反転入力端子で反転された論理「Ｌ」とな
る。したがって、ＯＲ回路３０１〜３０４においては、
データ入力端子３２５にのみ依存する信号が多少の遅延
時間の後に各出力端子から「０→１→０」の状態を有す
る出力信号Ｓ３０１〜Ｓ３０４として出力される。

【００４５】一方、ＡＮＤ回路３１１〜３１４において
は、入力端子３２１〜３２４に入力する制御信号Ｄ１〜
Ｄ４が全て「１，１，１，１」であるので、ＡＮＤ回路
３１１〜３１４においては、同様にデータ入力端子３２
５にのみ依存する信号が多少の遅延時間の後に各出力端
子から「０→１→０」の状態を有する出力信号Ｓ３１１
〜Ｓ３１４として出力される。

【００４６】ＯＲ回路３０１〜３０４から出力された
「０→１→０」の状態の各出力信号Ｓ３０１〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ１〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ１〜４は出力
信号Ｓ３０１〜Ｓ３０４が「０」のときに全てオンにな
る。一方、ＡＮＤ回路３１１〜３１４から出力された
「０→１→０」の状態の各出力信号Ｓ３１１〜Ｓ３１４
がＮチャネルＭＯＳトランジスタ１１〜１４のゲートに
印加されるので、ＮチャネルＭＯＳトランジスタ１１〜
１４は出力信号Ｓ３１１〜Ｓ３１４が「１」のときに全
てオンになる。したがって、出力端子１３５からの出力
は図９（ａ）の最下段のＯＵＴに示すように論理「Ｈ」
→論理「Ｌ」→論理「Ｈ」の出力信号ＯＵＴが出力端子
１３５から出力される。この出力信号ＯＵＴは前述した
ように、出力信号Ｓ３１１〜Ｓ３１４が論理「Ｌ」→論
理「Ｈ」へ変化するのに応じて、ＮチャネルＭＯＳトラ
ンジスタ１１〜１４が全てオン時の遅延時間ｔ１だけ遅
れて出力端子１３５に論理「Ｈ」→論理「Ｌ」の出力信
号として出力され、また、出力信号Ｓ３０１〜Ｓ３０４
が論理「Ｈ」→論理「Ｌ」へ変化するのに応じて、Ｐチ
ャネルＭＯＳトランジスタ１〜４が全てオン時の遅延時
間ｔ２だけ遅れて出力端子１３５に論理「Ｌ」→論理
「Ｈ」の出力信号ＯＵＴとして出力される。

【００４７】このようにして、制御信号Ｄ１〜Ｄ４が
「「１，１，１，１」に固定される場合には、データ入
力端子３２５に入力したデータ信号ＤＡＴＡは、反転さ
れて出力端子１３５から遅延時間ｔ１およびｔ２だけ遅
れて出力される。

【００４８】次に、図９（ｂ）に示すように、制御信号
Ｄ１〜Ｄ４が「０，１，１，１」である場合について説
明する。ここで、データ入力端子３２５に入力するデー
タ信号ＤＡＴＡは「０→１→０」、すなわち論理「Ｌ」
→論理「Ｈ」→論理「Ｌ」のように変化する信号である
ものとする。入力端子３２１〜３２４に入力する制御電
圧Ｄ１〜Ｄ４のうち、制御電圧Ｄ２〜Ｄ４は論理「Ｈ」
であり、Ｄ１が論理「Ｌ」であるので、ＯＲ回路３０２
〜３０４においては、データ入力端子３２５にのみ依存
する信号が多少の遅延時間の後にＯＲ回路３０２〜３０
４の各出力端子から「０→１→０」の状態を有する出力
信号Ｓ３０２〜Ｓ３０４として出力され、一方、ＯＲ回
路３０１の出力Ｓ３０１は、出力電圧Ｄ１が論理「Ｌ」
であるので、常時論理「Ｈ」となる。

【００４９】一方、ＡＮＤ回路３１１〜３１４において
は、入力端子３２２〜３２４に入力する制御電圧Ｄ２〜
Ｄ４が論理「Ｈ」であり、Ｄ１が論理「Ｌ」であるの
で、ＡＮＤ回路３１２〜３１４においては、データ入力
端子３２５にのみ依存する信号が多少の遅延時間の後に
各出力端子から「０→１→０」の状態を有する出力信号
Ｓ３１２〜Ｓ３１４として出力され、一方、ＡＮＤ回路
３１１の出力Ｓ３１１は、出力電圧Ｄ１が論理「Ｌ」で
あるので、常時論理「Ｌ」となる。

【００５０】ＯＲ回路３０２〜３０４から出力された
「０→１→０」の状態の各出力信号Ｓ３０２〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ２〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ２〜４は出力
信号Ｓ３０２〜Ｓ３０４が「０」のときにオンになる。
一方、ＯＲ回路３０１の出力Ｓ３０１は常時論理「Ｈ」
であるので、ＰチャネルＭＯＳトランジスタ１はデータ
入力端子３２５に印加されるデータ信号ＤＡＴＡに関わ
らずオフとなる。

【００５１】一方、ＡＮＤ回路３１２〜３１４から出力
された「０→１→０」の状態の各出力信号Ｓ３１２〜Ｓ
３１４がＮチャネルＭＯＳトランジスタ１２〜１４のゲ
ートに印加されるので、ＮチャネルＭＯＳトランジスタ
１２〜１４は出力信号Ｓ３１２〜Ｓ３１４が「１」のと
きにオンになる。一方、ＡＮＤ回路３１１の出力Ｓ３１
１は常時論理「Ｌ」となっているので、ＮチャネルＭＯ
Ｓトランジスタ１１は常時オフである。したがって、出
力端子１３５からの出力はＡＮＤ回路３１２〜３１４の
変化に応じて、図９（ｂ）の最下段のＯＵＴに示すよう
に論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の出力信号ＯＵ
Ｔが出力端子１３５から出力される。この出力信号ＯＵ
Ｔは前述したように、出力信号Ｓ３１２〜Ｓ３１４が論
理「Ｌ」→論理「Ｈ」へ変化するのに応じて、Ｎチャネ
ルＭＯＳトランジスタ１２〜１４のオン時の遅延時間ｔ
１＋Δｔ１だけ遅れて出力端子１３５に論理「Ｈ」→論
理「Ｌ」の出力信号として出力され、また、出力信号Ｓ
３０２〜Ｓ３０４が論理「Ｈ」→論理「Ｌ」へ変化する
のに応じて、ＰチャネルＭＯＳトランジスタ２〜４のオ
ン時の遅延時間ｔ２＋Δｔ２だけ遅れて出力端子１３５
に論理「Ｌ」→論理「Ｈ」の出力信号ＯＵＴとして出力
される。

【００５２】このようにして、制御信号Ｄ１〜Ｄ４が
「０，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ１＋Δｔ１およびｔ２
＋Δｔ２だけ遅れて出力される。

【００５３】図９（ｃ）においては、制御信号Ｄ１〜Ｄ
４が「１，０，１，１」に設定され、データ入力端子３
２５に入力したデータ信号ＤＡＴＡは、反転されて出力
端子１３５から遅延時間ｔ１＋２Δｔ１およびｔ２＋２
Δｔ２だけ遅れて出力される。一方、図９（ｄ）におい
ては、制御信号Ｄ１〜Ｄ４が「１，０，０，０」に設定
され、データ入力端子３２５に入力したデータ信号ＤＡ
ＴＡは、反転されて出力端子１３５から遅延時間ｔ１＋
１４Δｔ１およびｔ２＋１４Δｔ２だけ遅れて出力され
る。

【００５４】上述のように、本発明においては、ゲート
幅Ｗを１：２：４：８に形成したので、単位遅延量Δｔ
１およびΔｔ２を単位にディジタル的に遅延量を微細に
可変できる。これにより、従来の遅延量可変回路の問題
点であった遅延の可変量を所定の遅延量以下にできない
という問題点が解決できる。また、動作周波数の上昇に
よるセットアップタイムやホールドタイムの厳しい規格
にも対応できる。なお本回路の説明では、ＰチャネルＭ
ＯＳトランジスタの段数を４段、Ｎチャネルトランジス
タの段数を４段としたが、４段以外でも同様の効果が得
られることは明らかである。

【００５５】実施の形態４．以下、本発明の実施の形態
４について説明する。図１０は、図１の遅延量可変回路
１００に選択回路３００および記憶手段４００を付加し
て構成された遅延量可変回路を示す。図１０において、
遅延量可変回路１００は選択回路３００は図１と同じで
あるので説明を省略する。記憶手段４００はＤフリップ
フロップ４１１〜４１４から構成され、その出力端子は
それぞれ選択回路３００中のＯＲ回路３０１〜３０４の
非反転入力端子に接続される。記憶手段４００内のＤフ
リップフロップ４１１〜４１４の入力側の各Ｄ端子は、
それぞれ入力端子３２１〜３２４に接続され、そのＴ端
子の反転入力はそれぞれＴ入力端子３２６に共通に接続
される。一方、選択回路３００中のＯＲ回路３０１〜３
０４の非反転端子はデータ入力端子３２５に共通に接続
される。

【００５６】図１１は図１０に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図１１に
おいて、入力端子３２１〜３２４に入力される制御信号
Ｄ１〜Ｄ４として１６進数に対応する論理「Ｈ」または
論理「Ｌ」の固定電圧を入力すると共に、セット信号Ｔ
をＴ入力端子３２６に入力する。一方、データ信号をデ
ータ入力端子３２５に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。

【００５７】記憶手段４００は、Ｔ入力端子３２６に入
力するセット信号Ｔが論理「Ｈ」→論理「Ｌ」になった
ときに、入力端子３２１〜３２４に入力する制御信号Ｄ
１〜Ｄ４を記憶する記憶回路である。このセット動作は
最初に１回のみ行うことによって制御電圧Ｄ１〜Ｄ４の
値はＤフリップフロップ４１１〜４１４に記憶されるの
で、それ以降はＤフリップフロップ４１１〜４１４に記
憶された制御信号Ｄ１〜Ｄ４の値によって遅延量可変回
路は動作する。

【００５８】たとえば、図１１（ａ）は、入力端子３２
１〜３２４に印加する制御信号Ｄ１〜Ｄ４がＤフリップ
フロップ４１１〜４１４に「１，１，１，１」のように
設定された場合を示す。ここで、「１」は論理「Ｈ」、
「０」は論理「Ｌ」を表わすものとする。また、データ
入力端子３２５に入力するデータ信号ＤＡＴＡは「０→
１→０」、すなわち論理「Ｌ」→論理「Ｈ」→論理
「Ｌ」のように変化する信号であるものとする。このと
きは、Ｄフリップフロップ４１１〜４１４の出力信号Ｓ
４１１〜Ｓ４１４は全て論理「Ｈ」であるので、ＯＲ回
路３０１〜３０４の反転入力端子で反転された論理
「Ｌ」となる。したがって、ＯＲ回路３０１〜３０４に
おいては、データ入力端子３２５にのみ依存する信号が
多少の遅延時間の後に各出力端子から「０→１→０」の
状態を有する出力信号Ｓ３０１〜Ｓ３０４として出力さ
れる。

【００５９】一方、ＡＮＤ回路３１１〜３１４において
は、出力信号Ｓ４１１〜Ｓ４１４が全て論理「Ｈ」であ
るので、ＡＮＤ回路３１１〜３１４においては、データ
入力端子３２５にのみ依存する信号が多少の遅延時間の
後に各出力端子から「０→１→０」の状態を有する出力
信号Ｓ３１１〜Ｓ３１４として出力される。

【００６０】ＯＲ回路３０１〜３０４から出力された
「０→１→０」の状態の各出力信号Ｓ３０１〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ１〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ１〜４は出力
信号Ｓ３０１〜Ｓ３０４が「０」のときに全てオンにな
る。一方、ＡＮＤ回路３１１〜３１４から出力された
「０→１→０」の状態の各出力信号Ｓ３１１〜Ｓ３１４
がＮチャネルＭＯＳトランジスタ１１〜１４のゲートに
印加されるので、ＮチャネルＭＯＳトランジスタ１１〜
１４は出力信号Ｓ３１１〜Ｓ３１４が「１」のときに全
てオンになる。したがって、出力端子１３５からの出力
は図１１（ａ）の最下段のＯＵＴに示すように論理
「Ｈ」→論理「Ｌ」→論理「Ｈ」の出力信号ＯＵＴが出
力される。この出力信号ＯＵＴは前述したように、出力
信号Ｓ３１１〜Ｓ３１４が論理「Ｌ」→論理「Ｈ」へ変
化するのに応じて、ＮチャネルＭＯＳトランジスタ１１
〜１４の遅延時間ｔ１だけ遅れて出力端子１３５に論理
「Ｈ」→論理「Ｌ」の出力信号として出力され、また、
出力信号Ｓ３０１〜Ｓ３０４が論理「Ｈ」→論理「Ｌ」
へ変化するのに応じて、ＰチャネルＭＯＳトランジスタ
１〜４による遅延時間ｔ２だけ遅れて出力端子１３５に
論理「Ｌ」→論理「Ｈ」の出力信号ＯＵＴとして出力さ
れる。

【００６１】このようにして、制御信号Ｄ１〜Ｄ４が
「１，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から立ち上がり遅延時間ｔ１および立
ち下がり遅延時間ｔ２だけ遅れて出力される。

【００６２】次に、図１１（ｂ）に示すように、制御信
号Ｄ１〜Ｄ４が「０，１，１，１」である場合について
説明する。ここで、データ入力端子３２５に入力するデ
ータ信号ＤＡＴＡは「０→１→０」、すなわち論理
「Ｌ」→論理「Ｈ」→論理「Ｌ」のように変化する信号
であるものとする。入力端子３２１〜３２４に入力する
制御電圧Ｄ１〜Ｄ４のうち、制御電圧Ｄ２〜Ｄ４は論理
「Ｈ」であり、Ｄ１が論理「Ｌ」であるので、ＯＲ回路
３０２〜３０４においては、データ入力端子３２５にの
み依存する信号が多少の遅延時間の後にＯＲ回路３０２
〜３０４の各出力端子から「０→１→０」の状態を有す
る出力信号Ｓ３０２〜Ｓ３０４として出力され、一方、
ＯＲ回路３０１の出力は常時論理「Ｈ」となる。

【００６３】一方、ＡＮＤ回路３１１〜３１４において
は、入力端子３２２〜３２４に入力する制御電圧Ｄ２〜
Ｄ４が論理「Ｈ」であり、Ｄ１が論理「Ｌ」であるの
で、ＡＮＤ回路３１２〜３１４においては、データ入力
端子３２５にのみ依存する信号が多少の遅延時間の後に
各出力端子から「０→１→０」の状態を有する出力信号
Ｓ３１２〜Ｓ３１４として出力され、一方、ＡＮＤ回路
３１１は常時論理「Ｌ」となる。

【００６４】ＯＲ回路３０２〜３０４から出力された
「０→１→０」の状態の各出力信号Ｓ３０２〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ２〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ２〜４は出力
信号Ｓ３０２〜Ｓ３０４が「０」のときにオンになる。
一方、ＯＲ回路３０１の出力は常時論理「Ｈ」であるの
で、ＰチャネルＭＯＳトランジスタ１はデータ入力端子
３２５に印加されるデータ信号ＤＡＴＡに関わらずオフ
となる。

【００６５】一方、ＡＮＤ回路３１２〜３１４から出力
された「０→１→０」の状態の各出力信号Ｓ３１２〜Ｓ
３１４がＮチャネルＭＯＳトランジスタ１２〜１４のゲ
ートに印加されるので、ＮチャネルＭＯＳトランジスタ
１２〜１４は出力信号Ｓ３１２〜Ｓ３１４が「１」のと
きにオンになる。一方、ＡＮＤ回路３１１は常時論理
「Ｌ」となっているので、ＮチャネルＭＯＳトランジス
タ１１は常時オフである。したがって、出力端子１３５
からの出力は、図１１（ｂ）の最下段のＯＵＴに示すよ
うに論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の出力信号Ｏ
ＵＴが出力される。この出力信号ＯＵＴは前述したよう
に、出力信号Ｓ３１２〜Ｓ３１４が論理「Ｌ」→論理
「Ｈ」へ変化するのに応じて、ＮチャネルＭＯＳトラン
ジスタ１２〜１４の遅延時間ｔ１＋Δｔ１だけ遅れて出
力端子１３５に論理「Ｈ」→論理「Ｌ」の出力信号とし
て出力され、また、出力信号Ｓ３０２〜Ｓ３０４が論理
「Ｈ」→論理「Ｌ」へ変化するのに応じて、Ｐチャネル
ＭＯＳトランジスタ２〜４による遅延時間ｔ２＋Δｔ２
だけ遅れて出力端子１３５に論理「Ｌ」→論理「Ｈ」の
出力信号ＯＵＴとして出力される。

【００６６】このようにして、制御信号Ｄ１〜Ｄ４が
「０，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ１＋Δｔ１およびｔ２
＋Δｔ２だけ遅れて出力される。

【００６７】図９（ｃ）においては、制御信号Ｄ１〜Ｄ
４が「１，０，１，１」に設定され、データ入力端子３
２５に入力したデータ信号ＤＡＴＡは、反転されて出力
端子１３５から遅延時間ｔ１＋２Δｔ１およびｔ２＋２
Δｔ２だけ遅れて出力される。一方、図９（ｄ）におい
ては、制御信号Ｄ１〜Ｄ４が「１，０，０，０」に設定
され、データ入力端子３２５に入力したデータ信号ＤＡ
ＴＡは、反転されて出力端子１３５から遅延時間ｔ１＋
１４Δｔ１およびｔ２＋１４Δｔ２だけ遅れて出力され
る。

【００６８】実施の形態４においても、実施の形態３と
同様にゲート幅Ｗが１：２：４：８に変化するように形
成したので、遅延量△ｔ１および△ｔ２を単位に遅延量
を可変できる。これにより、従来の遅延量可変回路の問
題点であった遅延の可変量を所定の遅延量以下にできな
いという問題点が解決できる。また、動作周波数の上昇
によるセットアップタイムやホールドタイムの厳しい規
格にも対応できる。

【００６９】この回路では、実施の形態３に比べ、記憶
手段４００を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、ＰチャネルＭＯＳトランジスタ
の段数を４段、Ｎチャネルトランジスタの段数を４段と
したが、４段以外でも同様の効果が得られることは明ら
かである。

【００７０】実施の形態５．以下本発明の実施の形態５
について説明する。図１２は実施の形態５の遅延量可変
回路の基本的な構成例を示す図である。図１２の遅延量
可変回路はゲート幅の異なる複数の並列接続されたＰチ
ャネルＭＯＳトランジスタ１〜４から構成される。Ｐチ
ャネルＭＯＳトランジスタ１〜４はそれぞれゲート幅Ｗ
がｍ、２ｍ、４ｍ、８ｍ（ｍは定数）で構成され、その
各ゲートは入力端子１０１〜１０４に、ドレインは出力
端子１３５に、ソースは電源ＶＤＤ１３１に接続され
る。出力端子１３５はＮチャネルＭＯＳトランジスタ１
９のドレインに接続され、ＮチャネルＭＯＳトランジス
タ１９のソースは接地１３２に接続され、ゲートは制御
信号ＮＧ１９に接続される。図１２におけるＰチャネル
ＭＯＳトランジスタ１〜４の詳細構造は実施の形態１で
述べた図２および図３の構造と同様の構造であるので説
明を省略する。

【００７１】次に、図１２の遅延量可変回路の動作につ
いて説明する。図１３は図１２に示す本発明の遅延量可
変回路の動作を示すタイミングチャートである。図１３
において、（ａ）は、入力端子１０１〜１０４および１
１９にＰＧ１〜ＰＧ４、ＮＧ１９の論理「Ｈ」→論理
「Ｌ」→論理「Ｈ」のデータ信号が入力され、Ｐチャネ
ルＭＯＳトランジスタ１〜４が全て動作した場合を示す
図である。このときは、入力端子１０１〜１０４および
入力端子１１９に印加される入力データ信号が論理
「Ｈ」→論理「Ｌ」→論理「Ｈ」と変化するに応じて、
出力端子１３５の出力信号は論理「Ｌ」→論理「Ｈ」→
論理「Ｌ」と変化する。この時、ＰチャネルＭＯＳトラ
ンジスタ１〜４は全て並列に接続されるので、図１３
（ａ）に示す場合は、ゲート幅Ｗの総和はＷ＋２Ｗ＋４
Ｗ＋８Ｗ＝１５Ｗで最も広くなり、したがって、最も遅
延量の小さな状態となる。この時のパルスの立ち上がり
でｔ２の遅延量を有し、立ち下がりでｔ１の遅延量を有
する入力波形の反転波形が出力端子ＯＵＴに出力され
る。

【００７２】図１３（ｂ）は、入力端子１０２〜１０４
および１１９に論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の
データ信号（ＰＧ２〜ＰＧ４およびＮＧ１９）が入力さ
れ、入力端子１０１には固定電圧である論理「Ｈ」（Ｐ
Ｇ１）が印加され、ＰチャネルＭＯＳトランジスタ１は
常時オフの場合の遅延特性を示す図である。したがっ
て、このときは、入力端子１０２〜１０４および１１９
に印加される入力データ信号が論理「Ｈ」→論理「Ｌ」
→論理「Ｈ」と変化するに応じて、出力端子１３５の出
力信号ＯＵＴは論理「Ｌ」→論理「Ｈ」→論理「Ｌ」と
変化する。この時のゲート幅Ｗの総和は２Ｗ＋４Ｗ＋８
Ｗ＝１４Ｗとなり、図１３（ａ）よりもゲート幅がＷだ
け小さくなっているので、図１３（ａ）のときの遅延量
よりも出力信号の立ち上がりにおいて△ｔ２だけ遅延量
が大きくなっている。したがって、出力端子１３５には
入力信号に対して立ち上がり遅延量ｔ２＋ｔ△２および
立ち下がり遅延量ｔ１を有する反転波形が出力される。
ここで、出力信号の立ち下がり時の遅延量ｔ１はＮチャ
ネルＭＯＳトランジスタ１９がオンするときの遅延量で
あり、ＰチャネルＭＯＳトランジスタ１〜４には影響さ
れない値である。

【００７３】図１３（ｃ）は、入力端子１０１，１０
３，１０４および入力端子１１９には論理「Ｈ」→論理
「Ｌ」→論理「Ｈ」のデータ信号が入力され、入力端子
１０２には固定電圧である論理「Ｈ」が入力され、Ｐチ
ャネルＭＯＳトランジスタ２を常時オフにした場合の遅
延特性を示す図である。この時のゲート幅Ｗの総和はＷ
＋４Ｗ＋８Ｗ＝１３Ｗとなり、図１３（ａ）よりもゲー
ト幅が２Ｗだけ小さくなっているので、図１３（ａ）の
遅延量よりも２△ｔ２だけ遅延量が大きくなっている。
したがって、出力端子１３５には入力信号に対して立ち
上がり遅延量ｔ２＋２△ｔ２および立ち下がり遅延量ｔ
１を有する反転波形が出力される。上述のように、出力
信号の立ち下がり時の遅延量ｔ１はＮチャネルＭＯＳト
ランジスタ１９がオンするときの遅延量であり、Ｐチャ
ネルＭＯＳトランジスタ１〜４には影響されない値であ
る。

【００７４】同様に、図（ｄ）は、入力端子１０１およ
び入力端子１１９のみに論理「Ｈ」→論理「Ｌ」→論理
「Ｈ」のデータ信号が入力され、入力端子１０２〜１０
４には常時論理「Ｈ」を与え、ＰチャネルＭＯＳトラン
ジスタ２〜４をオフにした場合の遅延特性を示す図であ
る。この時のゲート幅Ｗの総和はＰチャネルＭＯＳトラ
ンジスタ１のみのゲート幅Ｗとなり、図１３（ａ）より
もゲート幅が１４Ｗだけ小さくなっているので、図１３
（ａ）遅延量よりも１４△ｔ２だけ遅延量が大きくな
る。したがって、出力端子１３５には入力信号に対して
立ち上がり遅延量ｔ２＋１４△ｔ２および立ち下がり遅
延量ｔ１を有する反転波形が出力される。

【００７５】このように、実施の形態５においては、ゲ
ート幅Ｗの異なるＰチャネルＭＯＳトランジスタ１〜４
およびＮチャネルＭＯＳトランジスタ１９のみを用いる
ことによって△ｔ２の遅延量を可変できる。これによ
り、従来の遅延量可変回路の問題点であった遅延の可変
量を所定の遅延量以下にできないという問題点が解決で
きる。また、動作周波数の上昇によるセットアップタイ
ムやホールドタイムの厳しい規格にも対応できる。なお
本回路の説明では、ＰチャネルＭＯＳトランジスタの段
数を４段としたが、４段以外でも同様の効果が得られる
ことは明らかである。

【００７６】この実施の形態５においては、図１３に示
すように、ＰチャネルＭＯＳトランジスタ１〜４の組み
合わせることにより、出力信号ＯＵＴの立ち下がり時間
ｔ１は変化させずに、立ち上がり時間のみ変化させるこ
とができる。すなわち、立ち上がりの遅延時間ｔ２を制
御してパルスの終端を揃えたパルス幅可変回路を実現で
きる。

【００７７】実施の形態６．以下本発明の実施の形態６
について説明する。図１４は実施の形態６の遅延量可変
回路の基本的な構成例を示す図である。図１４の遅延量
可変回路はゲート幅の異なる複数の並列接続されたＮチ
ャネルＭＯＳトランジスタ１１〜１４から構成される。
ＮチャネルＭＯＳトランジスタ１１〜１４はそれぞれゲ
ート幅Ｗがｎ、２ｎ、４ｎ、８ｎ（ｎは定数）で構成さ
れ、その各ゲートは入力端子１１１〜１１４に接続さ
れ、ドレインは出力端子１３５に、ソースは接地１３２
に接続される。出力端子１３５はＰチャネルＭＯＳトラ
ンジスタ９のドレインに接続され、ＰチャネルＭＯＳト
ランジスタ９のソースは電源ＶＤＤ１３１に接続され、
ゲートは入力端子１０９に接続される。図１４における
ＮチャネルＭＯＳトランジスタ１１〜１４の詳細構造は
実施の形態１で述べた図２および図３の構造と同様の構
造であるので説明を省略する。

【００７８】次に、図１４の遅延量可変回路の動作につ
いて説明する。図１５は図１４に示す本発明の遅延量可
変回路の動作を示すタイミングチャートである。図１５
において、（ａ）は、入力端子１１１〜１１４および１
０９にＮＧ１１〜ＮＧ１４およびＰＧ９の論理「Ｌ」→
論理「Ｈ」→論理「Ｌ」のデータ信号が入力され、Ｎチ
ャネルＭＯＳトランジスタ１１〜１４が全てオンの場合
を示す図である。このときは、入力端子１１１〜１１４
に印加される入力データ信号が論理「Ｌ」→論理「Ｈ」
→論理「Ｌ」と変化するに応じて、出力端子１３５の出
力信号は論理「Ｈ」→論理「Ｌ」→論理「Ｈ」と変化す
る。この時、ＮチャネルＭＯＳトランジスタ１１〜１４
は全て並列に接続されるので、図１５（ａ）に示す場合
は、ゲート幅Ｗの総和はＷ＋２Ｗ＋４Ｗ＋８Ｗ＝１５Ｗ
で最も広くなり、したがって、最も遅延量の小さな状態
となる。この場合は、パルスの立ち下がり時にｔ１の遅
延量を有し、立ち上がり時にｔ２の遅延量を有する入力
波形の反転波形が出力端子１３５に出力される。

【００７９】図１５（ｂ）は、入力端子１１２〜１１４
および１０９に論理「Ｌ」→論理「Ｈ」→論理「Ｌ」の
データ信号（ＮＧ１２〜ＮＧ１４およびＰＧ９）が入力
され、入力端子１１１には固定電圧である論理「Ｌ」
（ＮＧ１１）が印加され、ＮチャネルＭＯＳトランジス
タ１１は常時オフの場合の遅延特性を示す図である。し
たがって、このときは、入力端子１１２〜１１４および
１０９に印加される入力データ信号が論理「Ｌ」→論理
「Ｈ」→論理「Ｌ」と変化するに応じて、出力端子１３
５の出力信号ＯＵＴは論理「Ｈ」→論理「Ｌ」→論理
「Ｈ」と変化する。この時のゲート幅Ｗの総和は２Ｗ＋
４Ｗ＋８Ｗ＝１４Ｗとなり、図１５（ａ）よりもゲート
幅がＷだけ小さくなっているので、図１５（ａ）のとき
の遅延量よりも△ｔ１だけ遅延量が大きくなっている。
したがって、出力端子１３５には入力信号に対して立ち
下がり遅延量ｔ１＋△ｔ１および立ち上がり遅延量ｔ２
を有する反転波形が得られる。

【００８０】図１５（ｃ）では、入力端子１１１，１１
３，１１４および１０９に論理「Ｌ」→論理「Ｈ」→論
理「Ｌ」のデータ信号が入力され、入力端子１１２には
定電圧の論理「Ｌ」（ＮＧ１２）が入力され、Ｎチャネ
ルＭＯＳトランジスタ１２を常時オフとする場合の遅延
特性を示す図である。この時のゲート幅Ｗの総和はＷ＋
４Ｗ＋８Ｗ＝１３Ｗとなり、図１５（ａ）よりもゲート
幅が２Ｗだけ小さくなっているので、図１５（ａ）の遅
延量よりも２△ｔ１だけ遅延量が大きくなっている。し
たがって、出力端子１３５には入力信号に対して立ち下
がり遅延量ｔ１＋２△ｔ１および立ち上がり遅延量ｔ２
を有する反転波形が出力される。

【００８１】同様に、図１５（ｄ）は、入力端子１１２
〜１１４に論理「Ｌ」が印加され、ＮチャネルＭＯＳト
ランジスタ１２〜１４をオフにした場合の遅延特性を示
す図である。この時のゲート幅Ｗの総和はＮチャネルＭ
ＯＳトランジスタ１１のみのゲート幅Ｗとなり、図１５
（ａ）よりもゲート幅が１４Ｗだけ小さくなっているの
で、図１５（ａ）遅延量よりも１４△ｔ１だけ遅延量が
大きくなる。したがって、出力端子１３５には入力信号
に対して立ち下がり遅延量ｔ１＋１４△ｔ１および立ち
上がり遅延量ｔ２を有する反転波形が出力される。

【００８２】このように、実施の形態６においては、ゲ
ート幅Ｗの異なるＮチャネルＭＯＳトランジスタ１１〜
１４およびＰチャネルＭＯＳトランジスタ９を用いるこ
とによって△ｔ１の遅延量を可変できる。これにより、
従来の遅延量可変回路の問題点であった遅延の可変量を
所定の遅延量以下にできないという問題点が解決でき
る。また、動作周波数の上昇によるセットアップタイム
やホールドタイムの厳しい規格にも対応できる。なお本
回路の説明では、ＮチャネルＭＯＳトランジスタの段数
を４段としたが、４段以外でも同様の効果が得られるこ
とは明らかである。

【００８３】この実施の形態６においては、図１５に示
すように、ＮチャネルＭＯＳトランジスタ１１〜１４を
組み合わせることにより、出力信号ＯＵＴの立ち上がり
時間ｔ２は変化させずに、立ち下がり時間のみ変化させ
ることができる。すなわち、立ち下がり遅延時間ｔ１を
制御してパルスの先端を揃えたパルス幅可変回路を実現
できる。さらに、パルス幅の変化は、ゲート幅Ｗによっ
て決まり単位遅延量を小さくすることによって、高速の
遅延量可変回路を得ることができる。

【００８４】実施の形態７．以下、図１６は本発明の実
施の形態７の遅延量可変回路を示す図である。図１６
は、図１２の遅延量可変回路１００に選択回路３００を
付加して構成された遅延量可変回路を示す。図１６にお
いて、遅延量可変回路１００は図１２と同じであるので
説明を省略する。選択回路３００は、ＯＲ回路３０１〜
３０４で構成され、その出力端子はそれぞれＰチャネル
トランジスタ１〜４のゲートに接続される。選択回路３
００内のＯＲ回路３０１〜３０４の入力側は、反転端子
がそれぞれ入力端子３２１〜３２４に接続され、非反転
端子がそれぞれデータ入力端子３２５に共通に接続され
る。出力端子１３５はＮチャネルＭＯＳトランジスタ１
９のドレインに接続され、ＮチャネルＭＯＳトランジス
タ１９のソースは接地１３２に接続され、ゲートはデー
タ入力端子３２５に接続される。図１６におけるＰチャ
ネルＭＯＳトランジスタ１〜４の詳細構造は実施の形態
１で述べた図２および図３の構造と同様の構造であるの
で説明を省略する。

【００８５】図１７は図１６に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図１７に
おいて、入力端子３２１〜３２４に入力される制御信号
Ｄ１〜Ｄ４として１６進数に対応する論理「Ｈ」または
論理「Ｌ」の固定電圧を入力すると共にデータをデータ
入力端子３２５に入力することによって、所望のトラン
ジスタを動作させ、外部から入力したデータ信号を所定
の遅延量だけ遅延させるように制御できる。

【００８６】たとえば、図１７（ａ）は、入力端子３２
１〜３２４に印加する制御信号Ｄ１〜Ｄ４を「１，１，
１，１」に設定する場合を示す。ここで、「１」は論理
「Ｈ」、「０」は論理「Ｌ」を表わすものとする。ま
た、データ入力端子３２５に入力するデータ信号ＤＡＴ
Ａは「１→０→１」、すなわち論理「Ｈ」→論理「Ｌ」
→論理「Ｈ」のように変化する信号であるものとする。
入力端子３２１〜３２４に入力する制御信号Ｄ１〜Ｄ４
が全て「１，１，１，１」であるので、ＯＲ回路３０１
〜３０４の反転入力端子で反転された論理「Ｌ」とな
る。したがって、ＯＲ回路３０１〜３０４においては、
データ入力端子３２５にのみ依存する信号が多少の遅延
時間の後に各出力端子から「０→１→０」の状態を有す
る出力信号Ｓ３０１〜Ｓ３０４として出力される。

【００８７】ＯＲ回路３０１〜３０４から出力された
「１→０→１」の状態の各出力信号Ｓ３０１〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ１〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ１〜４は出力
信号Ｓ３０１〜Ｓ３０４が「０」のときにオンになる。
したがって、出力端子１３５からの出力は図１７（ａ）
の最下段のＯＵＴに示すように論理「Ｌ」→論理「Ｈ」
→論理「Ｌ」の出力信号ＯＵＴが出力端子１３５から出
力される。出力信号Ｓ３０１〜Ｓ３０４が論理「Ｈ」→
論理「Ｌ」へ変化するのに応じて、ＰチャネルＭＯＳト
ランジスタ１〜４が全てオン時の遅延時間ｔ２だけ遅れ
て出力端子１３５に論理「Ｌ」→論理「Ｈ」の出力信号
として出力される。また、出力信号Ｓ３０１〜Ｓ３０４
およびデータ入力端子３２５のデータ信号ＤＡＴＡが論
理「Ｌ」→論理「Ｈ」へ変化するのに応じて、Ｐチャネ
ルＭＯＳトランジスタ１〜４はオフになり、Ｎチャネル
ＭＯＳトランジスタ１９がオンになるので、Ｎチャネル
ＭＯＳトランジスタ１９の遅延時間ｔ１だけ遅れて出力
端子１３５に論理「Ｈ」→論理「Ｌ」の出力信号ＯＵＴ
として出力される。

【００８８】このようにして、制御信号Ｄ１〜Ｄ４が
「「１，１，１，１」に固定される場合には、データ入
力端子３２５に入力したデータ信号ＤＡＴＡは、反転さ
れて出力端子１３５から遅延時間ｔ２およびｔ１だけ遅
れて出力される。

【００８９】次に、図１７（ｂ）に示すように、制御信
号Ｄ１〜Ｄ４が「０，１，１，１」である場合について
説明する。ここで、データ入力端子３２５に入力するデ
ータ信号ＤＡＴＡは「１→０→１」、すなわち論理
「Ｈ」→論理「Ｌ」→論理「Ｈ」のように変化する信号
であるものとする。入力端子３２１〜３２４に入力する
制御電圧Ｄ１〜Ｄ４のうち、制御電圧Ｄ２〜Ｄ４は論理
「Ｈ」であり、Ｄ１が論理「Ｌ」であるので、ＯＲ回路
３０２〜３０４においては、データ入力端子３２５にの
み依存する信号が多少の遅延時間の後にＯＲ回路３０２
〜３０４の各出力端子から「１→０→１」の状態を有す
る出力信号Ｓ３０２〜Ｓ３０４として出力され、一方、
ＯＲ回路３０１の出力Ｓ３０１は、出力電圧Ｄ１が論理
「Ｌ」であるので、常時論理「Ｈ」となる。

【００９０】ＯＲ回路３０２〜３０４から出力された
「１→０→１」の状態の各出力信号Ｓ３０２〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ２〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ２〜４は出力
信号Ｓ３０２〜Ｓ３０４が「０」のときにオンになる。
一方、ＯＲ回路３０１の出力Ｓ３０１は常時論理「Ｈ」
であるので、ＰチャネルＭＯＳトランジスタ１はデータ
入力端子３２５に印加されるデータ信号ＤＡＴＡに関わ
らずオフとなる。

【００９１】したがって、図１７（ｂ）の最下段のＯＵ
Ｔに示すように論理「Ｌ」→論理「Ｈ」→論理「Ｌ」の
出力信号ＯＵＴが出力端子１３５から出力される。この
出力信号ＯＵＴは前述したように、出力信号Ｓ３０２〜
Ｓ３０４が論理「Ｈ」→論理「Ｌ」へ変化するのに応じ
て、ＰチャネルＭＯＳトランジスタ２〜４のオン時の遅
延時間ｔ２＋Δｔ２だけ遅れて出力端子１３５に論理
「Ｌ」→論理「Ｈ」の出力信号として出力される。一
方、データ信号ＤＡＴＡが論理「Ｌ」→論理「Ｈ」へ変
化するのに応じて、ＮチャネルＭＯＳトランジスタ１９
がオンになるので、データ信号ＤＡＴＡはＮチャネルＭ
ＯＳトランジスタ１９の遅延時間ｔ１だけ遅れて出力端
子１３５に論理「Ｈ」→論理「Ｌ」として得られる。

【００９２】このようにして、制御信号Ｄ１〜Ｄ４が
「０，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ２＋Δｔ２よびｔ１だ
け遅れて出力される。

【００９３】図１７（ｃ）は、入力端子３２１〜３２４
には「１，０，１，１」の状態の制御信号Ｄ１〜Ｄ４が
入力し、データ入力端子３２５に「１→０→１」、すな
わち論理「Ｈ」→論理「Ｌ」→論理「Ｈ」のデータ信号
が入力され、ＰチャネルＭＯＳトランジスタ１，３，４
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Ｗの総和はＷ＋４Ｗ＋８Ｗ＝１３Ｗとなり、図
１７（ａ）よりもゲート幅が２Ｗだけ小さくなっている
ので、図１７（ａ）の遅延量よりも２△ｔ２だけ遅延量
が大きくなっている。したがって、出力端子１３５には
入力信号に対して立ち上がり遅延量ｔ２＋２△ｔ２およ
び立ち下がり遅延量ｔ１を有する反転波形が出力され
る。

【００９４】同様に、図（ｄ）は、入力端子３２１〜３
２４には「１，０，０，０」の状態の制御信号Ｄ１〜Ｄ
４が入力し、データ入力端子３２５に「１→０→１」、
すなわち論理「Ｈ」→論理「Ｌ」→論理「Ｈ」のデータ
信号が入力され、ＰチャネルＭＯＳトランジスタ１のみ
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Ｗの総和はＰチャネルＭＯＳトランジスタ１の
みのゲート幅Ｗとなり、図１７（ａ）よりもゲート幅が
１４Ｗだけ小さくなっているので、図１７（ａ）遅延量
よりも１４△ｔ２だけ遅延量が大きくなる。したがっ
て、出力端子１３５には入力信号に対して立ち上がり遅
延量ｔ２＋１４△ｔ２および立ち下がり遅延量ｔ１を有
する反転波形が出力される。

【００９５】このように、実施の形態７においては、ゲ
ート幅Ｗの異なるＰチャネルＭＯＳトランジスタ１〜４
およびＮチャネルＭＯＳトランジスタ１９を用いること
によって△ｔ２の遅延量を可変できる。これにより、従
来の遅延量可変回路の問題点であった遅延の可変量を所
定の遅延量以下にできないという問題点が解決できる。
また、動作周波数の上昇によるセットアップタイムやホ
ールドタイムの厳しい規格にも対応できる。なお本回路
の説明では、ＰチャネルＭＯＳトランジスタの段数を４
段としたが、４段以外でも同様の効果が得られることは
明らかである。

【００９６】この実施の形態７においては、図１７に示
すように、ＰチャネルＭＯＳトランジスタ１〜４の組み
合わせることにより、出力信号ＯＵＴの立ち下がり時間
ｔ１は変化させずに、立ち上がり時間のみ変化させるこ
とができる。すなわち、立ち上がりの遅延時間ｔ２を制
御してパルスの終端を揃えたパルス幅可変回路を実現で
きる。さらに、パルス幅の変化は、ゲート幅Ｗによって
決まり単位遅延量を小さくすることによって、高速の遅
延量可変回路を得ることができる。

【００９７】実施の形態８．以下、図１８は本発明の実
施の形態８の遅延量可変回路を示す図である。図１８
は、図１４の遅延量可変回路１００に選択回路３００を
付加して構成された遅延量可変回路を示す。図１８にお
いて、遅延量可変回路１００は図１４と同じであるので
説明を省略する。選択回路３００は、ＡＮＤ回路３１１
〜３１４で構成され、その出力端子はそれぞれＮチャネ
ルＭＯＳトランジスタ１１〜１４のゲートに接続され
る。選択回路３００内のＡＮＤ回路３１１〜３１４の入
力側は、一端がそれぞれ入力端子３２１〜３２４に接続
され、他端がそれぞれデータ入力端子３２５に共通に接
続される。出力端子１３５はＰチャネルＭＯＳトランジ
スタ９のドレインに接続され、ＰチャネルＭＯＳトラン
ジスタ９のソースは電源ＶＤＤ１３１に接続され、ゲー
トはデータ入力端子３２５に接続される。図１８におけ
るＮチャネルＭＯＳトランジスタ１１〜１４の詳細構造
は実施の形態１で述べた図２および図３の構造と同様の
構造であるので説明を省略する。

【００９８】図１９は図１８に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図１９に
おいて、入力端子３２１〜３２４に入力される制御信号
Ｄ１〜Ｄ４として１６進数に対応する論理「Ｈ」または
論理「Ｌ」の固定電圧を入力すると共にデータをデータ
入力端子３２５に入力することによって、所望のトラン
ジスタを動作させ、外部から入力したデータ信号を所定
の遅延量だけ遅延させるように制御できる。

【００９９】たとえば、図１９（ａ）は、入力端子３２
１〜３２４に印加する制御信号Ｄ１〜Ｄ４を「１，１，
１，１」に設定する場合を示す。ここで、「１」は論理
「Ｈ」、「０」は論理「Ｌ」を表わすものとする。ま
た、データ入力端子３２５に入力するデータ信号ＤＡＴ
Ａは「０→１→０」すなわち論理「Ｌ」→論理「Ｈ」→
論理「Ｌ」のように変化する信号であるものとする。入
力端子３２１〜３２４に入力する制御信号Ｄ１〜Ｄ４が
全て論理「Ｈ」であるので、ＡＮＤ回路３１１〜３１４
においては、データ入力端子３２５にのみ依存する信号
が多少の遅延時間の後に各出力端子から「１→０→１」
の状態を有する出力信号Ｓ３１１〜Ｓ３１４として出力
される。

【０１００】ＡＮＤ回路３１１〜３１４から出力された
「０→１→０」の状態の各出力信号Ｓ３１１〜Ｓ３１４
がＮチャネルＭＯＳトランジスタ１１〜１４のゲートに
印加されるのでＮチャネルＭＯＳトランジスタ１１〜１
４は出力信号Ｓ３１１〜Ｓ３１４が「１」のときに全て
オンになる。したがって、図１９（ａ）の最下段のＯＵ
Ｔに示すように論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の
出力信号ＯＵＴが出力端子１３５から出力される。出力
信号Ｓ３１１〜Ｓ３１４が論理「Ｌ」→論理「Ｈ」へ変
化するのに応じて、ＮチャネルＭＯＳトランジスタ１１
〜１４が全てオンし、遅延時間ｔ１だけ遅れて出力端子
１３５に論理「Ｈ」→論理「Ｌ」の出力信号が出力端子
１３５に出力される。また、データ入力端子３２５のデ
ータ信号ＤＡＴＡおよび出力信号Ｓ３１１〜Ｓ３１４が
論理「Ｈ」→論理「Ｌ」へ変化するのに応じて、Ｎチャ
ネルＭＯＳトランジスタ１１〜１４がオフすると同時
に、ＰチャネルＭＯＳトランジスタ９がオンするので、
ＰチャネルＭＯＳトランジスタ９がオンする立ち上がり
遅延時間ｔ２だけ遅れて出力端子１３５に論理「Ｌ」→
論理「Ｈ」の出力信号ＯＵＴが得られる。

【０１０１】このようにして、入力端子３２１〜３２４
に制御信号Ｄ１〜Ｄ４が「１，１，１，１」として入力
する場合には、データ入力端子３２５に入力したデータ
信号ＤＡＴＡは、反転されて出力端子１３５から遅延時
間ｔ１およびｔ２だけ遅れて出力される。

【０１０２】次に、図１９（ｂ）に示すように、制御信
号Ｄ１〜Ｄ４が「０，１，１，１」である場合について
説明する。ここで、データ入力端子３２５に入力するデ
ータ信号ＤＡＴＡは「０→１→０」、すなわち論理
「Ｌ」→論理「Ｈ」→論理「Ｌ」のように変化する信号
であるものとする。入力端子３２１〜３２４に入力する
制御電圧Ｄ１〜Ｄ４のうち、制御電圧Ｄ２〜Ｄ４は論理
「Ｈ」であり、Ｄ１が論理「Ｌ」であるので、ＡＮＤ回
路３１２〜３１４においては、データ入力端子３２５に
のみ依存する信号が多少の遅延時間の後にＡＮＤ回路３
１２〜３１４の各出力端子から「０→１→０」の状態を
有する出力信号Ｓ３１２〜Ｓ３１４として出力され、一
方、ＡＮＤ回路３１１の出力Ｓ３１１は、出力電圧Ｄ１
が論理「Ｌ」であるので、常時論理「Ｌ」となる。

【０１０３】ＡＮＤ回路３１２〜３１４から出力された
「０→１→０」の状態の各出力信号Ｓ３１２〜Ｓ３１４
がＮチャネルＭＯＳトランジスタ１２〜１４のゲートに
印加されるのでＮチャネルＭＯＳトランジスタ１２〜１
４は出力信号Ｓ３２２〜Ｓ３２４が「１」のときにオン
になる。一方、ＡＮＤ回路３１１の出力Ｓ３１１は常時
論理「Ｌ」であるので、ＮチャネルＭＯＳトランジスタ
１はデータ入力端子３２５に印加されるデータ信号ＤＡ
ＴＡに関わらずオフとなる。

【０１０４】したがって、図１９（ｂ）の最下段のＯＵ
Ｔに示すように論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の
出力信号ＯＵＴが出力端子１３５から出力される。この
出力信号ＯＵＴは、出力信号Ｓ３１２〜Ｓ３１４が論理
「Ｌ」→論理「Ｈ」へ変化するのに応じて、Ｎチャネル
ＭＯＳトランジスタ１２〜１４はオンとなり、Ｎチャネ
ルＭＯＳトランジスタ１２〜１４のオン時の遅延時間ｔ
１＋Δｔ１だけ遅れて出力端子１３５に論理「Ｈ」→論
理「Ｌ」の出力信号が得られる。

【０１０５】また、データ入力端子３２５のデータ信号
ＤＡＴＡおよび出力信号Ｓ３１２〜Ｓ３１４が論理
「Ｈ」→論理「Ｌ」へ変化するのに応じて、Ｎチャネル
ＭＯＳトランジスタ１１〜１４がオフすると同時に、Ｐ
チャネルＭＯＳトランジスタ９がオンするので、Ｐチャ
ネルＭＯＳトランジスタ９がオンする立ち上がり遅延時
間ｔ２だけ遅れて出力端子１３５に論理「Ｌ」→論理
「Ｈ」の出力信号ＯＵＴが得られる。

【０１０６】このようにして、制御信号Ｄ１〜Ｄ４が
「０，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ１＋Δｔ１およびｔ２
だけ遅れて出力される。

【０１０７】図１９（ｃ）は、入力端子３２１〜３２４
には「１，０，１，１」の状態の制御信号Ｄ１〜Ｄ４が
入力し、データ入力端子３２５に「０→１→０」、すな
わち論理「Ｌ」→論理「Ｈ」→論理「Ｌ」のデータ信号
が入力され、ＮチャネルＭＯＳトランジスタ１１，１
３，１４を動作させた場合の遅延特性を示す図である。
この時のゲート幅Ｗの総和はＷ＋４Ｗ＋８Ｗ＝１３Ｗと
なり、図１９（ａ）よりもゲート幅が２Ｗだけ小さくな
っているので、図１９（ａ）の遅延量よりも２△ｔ１だ
け遅延量が大きくなっている。したがって、出力端子１
３５には入力信号に対して立ち下がり遅延量ｔ１＋２△
ｔ１および立ち上がり遅延量ｔ２を有する反転波形が出
力される。

【０１０８】同様に、図（ｄ）は、入力端子３２１〜３
２４には「１，０，０，０」の状態の制御信号Ｄ１〜Ｄ
４が入力し、データ入力端子３２５に「０→１→０」、
すなわち論理「Ｌ」→論理「Ｈ」→論理「Ｌ」のデータ
信号が入力され、ＮチャネルＭＯＳトランジスタ１１の
みを動作させた場合の遅延特性を示す図である。この時
のゲート幅Ｗの総和はＮチャネルＭＯＳトランジスタ１
１のみのゲート幅Ｗとなり、図１９（ａ）よりもゲート
幅が１４Ｗだけ小さくなっているので、図１９（ａ）遅
延量よりも１４△ｔ１だけ遅延量が大きくなる。したが
って、出力端子１３５には入力信号に対して立ち下がり
遅延量ｔ１＋１４△ｔ１および立ち上がり遅延量ｔ２を
有する反転波形が出力される。

【０１０９】このように、実施の形態８においては、ゲ
ート幅Ｗの異なるＮチャネルＭＯＳトランジスタ１１〜
１４およびＰチャネルＭＯＳトランジスタ９のみを用い
ることによって△ｔ１の遅延量を可変できる。これによ
り、従来の遅延量可変回路の問題点であった遅延の可変
量を所定の遅延量以下にできないという問題点が解決で
きる。また、動作周波数の上昇によるセットアップタイ
ムやホールドタイムの厳しい規格にも対応できる。なお
本回路の説明では、ＰチャネルＭＯＳトランジスタの段
数を４段としたが、４段以外でも同様の効果が得られる
ことは明らかである。

【０１１０】この実施の形態８においては、図１９に示
すように、ＮチャネルＭＯＳトランジスタ１１〜１４を
組み合わせることにより、出力信号ＯＵＴの立ち上がり
時間ｔ２は変化させずに、立ち下がり時間のみ変化させ
ることができる。すなわち、立ち下がりの遅延時間ｔ１
を制御してパルスの先端を揃えたパルス幅可変回路を実
現できる。さらに、パルス幅の変化は、ゲート幅Ｗによ
って決まり単位遅延量を小さくすることによって、高速
の遅延量可変回路を得ることができる。さらに、実施の
形態６に比べ、外部からの簡単なデータ入力だけて遅延
量を制御できる。

【０１１１】実施の形態９．以下、本発明の実施の形態
９について説明する。図２０は、図１６の遅延量可変回
路に記憶手段４００を付加して構成された遅延量可変回
路を示す。図２０において、遅延量可変回路１００は選
択回路３００は図１６と同じであるので説明を省略す
る。記憶手段４００はＤフリップフロップ４１１〜４１
４から構成され、その出力端子はそれぞれ選択回路３０
０中のＯＲ回路３０１〜３０４の反転入力端子に接続さ
れる。記憶手段４００内のＤフリップフロップ４１１〜
４１４の入力側の各Ｄ端子は、それぞれ入力端子３２１
〜３２４に接続され、そのＴ端子の反転入力はそれぞれ
Ｔ入力端子３２６に共通に接続される。一方、選択回路
３００中のＯＲ回路３０１〜３０４の非反転端子はデー
タ入力端子３２５に共通に接続される。

【０１１２】図２１は図２０に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図２１に
おいて、入力端子３２１〜３２４に入力される制御信号
Ｄ１〜Ｄ４として１６進数に対応する論理「Ｈ」または
論理「Ｌ」の固定電圧を入力すると共に、セット信号Ｔ
をＴ入力端子３２６に入力する。一方、データ信号をデ
ータ入力端子３２５に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。

【０１１３】記憶手段４００は、Ｔ入力端子３２６に入
力するセット信号Ｔが論理「Ｈ」→論理「Ｌ」になった
ときに、入力端子３２１〜３２４に入力する制御信号Ｄ
１〜Ｄ４を記憶する記憶回路である。このセット動作は
最初に１回のみ行うことによって制御電圧Ｄ１〜Ｄ４の
値はＤフリップフロップ４１１〜４１４に記憶されるの
で、それ以降はＤフリップフロップ４１１〜４１４に記
憶された制御信号Ｄ１〜Ｄ４の値によって遅延量可変回
路は動作する。

【０１１４】たとえば、図２１（ａ）は、入力端子３２
１〜３２４に印加する制御信号Ｄ１〜Ｄ４がＤフリップ
フロップ４１１〜４１４に「１，１，１，１」の状態で
設定された場合を示す。ここで、「１」は論理「Ｈ」、
「０」は論理「Ｌ」を表わすものとする。また、データ
入力端子３２５に入力するデータ信号ＤＡＴＡは「１→
０→１」、すなわち論理「Ｈ」→論理「Ｌ」→論理
「Ｈ」のように変化する信号であるものとする。このと
きは、Ｄフリップフロップ４１１〜４１４の出力信号Ｓ
４１１〜Ｓ４１４は全て論理「Ｈ」であるので、ＯＲ回
路３０１〜３０４の反転入力端子で反転された論理
「Ｌ」となる。したがって、ＯＲ回路３０１〜３０４に
おいては、データ入力端子３２５に入力するデータ信号
ＤＡＴＡのみに依存する信号が多少の遅延時間の後に各
出力端子から「１→０→１」の状態を有する出力信号Ｓ
３０１〜Ｓ３０４として出力される。

【０１１５】ＯＲ回路３０１〜３０４から出力された
「１→０→１」の状態の各出力信号Ｓ３０１〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ１〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ１〜４は出力
信号Ｓ３０１〜Ｓ３０４が「０」のときに全てオンにな
る。したがって、図２１（ａ）の最下段のＯＵＴに示す
ように論理「Ｌ」→論理「Ｈ」→論理「Ｌ」の出力信号
ＯＵＴが出力端子１３５から出力される。この出力信号
ＯＵＴは、出力信号Ｓ３０１〜Ｓ３０４が論理「Ｈ」→
論理「Ｌ」へ変化するのに応じて、ＰチャネルＭＯＳト
ランジスタ１〜４が全てオンしたときの遅延時間ｔ２だ
け遅れて出力端子１３５に論理「Ｌ」→論理「Ｈ」の出
力信号として出力され、また、データ入力端子３２５か
ら入力したデータ信号ＤＡＴＡが論理「Ｌ」→論理
「Ｈ」へ変化するのに応じて、ＮチャネルＭＯＳトラン
ジスタ１９がオンし、遅延時間ｔ１だけ遅れて出力端子
１３５に論理「Ｈ」→論理「Ｌ」の出力信号ＯＵＴとし
て出力される。

【０１１６】このようにして、制御信号Ｄ１〜Ｄ４が
「１，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ２およびｔ１だけ遅れ
て出力される。

【０１１７】次に、図２１（ｂ）に示すように、制御信
号Ｄ１〜Ｄ４が「０，１，１，１」である場合について
説明する。ここで、データ入力端子３２５に入力するデ
ータ信号ＤＡＴＡは「１→０→１」、すなわち論理
「Ｈ」→論理「Ｌ」→論理「Ｈ」のように変化する信号
であるものとする。入力端子３２１〜３２４に入力する
制御電圧Ｄ１〜Ｄ４のうち、制御電圧Ｄ２〜Ｄ４は論理
「Ｈ」であり、Ｄ１が論理「Ｌ」であるので、ＯＲ回路
３０２〜３０４においては、データ入力端子３２５にの
み依存する信号が多少の遅延時間の後にＯＲ回路３０２
〜３０４の各出力端子から「１→０→１」の状態を有す
る出力信号Ｓ３０２〜Ｓ３０４として出力され、一方、
ＯＲ回路３０１の出力は常時論理「Ｈ」となる。

【０１１８】ＯＲ回路３０２〜３０４から出力された
「１→０→１」の状態の各出力信号Ｓ３０２〜Ｓ３０４
がＰチャネルＭＯＳトランジスタ２〜４のゲートに印加
されるのでＰチャネルＭＯＳトランジスタ２〜４は出力
信号Ｓ３０２〜Ｓ３０４が「０」のときにオンになる。
一方、ＯＲ回路３０１の出力は常時論理「Ｈ」であるの
で、ＰチャネルＭＯＳトランジスタ１はデータ入力端子
３２５に印加されるデータ信号ＤＡＴＡに関わらずオフ
となる。

【０１１９】したがって、図２１（ｂ）の最下段のＯＵ
Ｔに示すように論理「Ｌ」→論理「Ｈ」→論理「Ｌ」の
出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、
出力信号Ｓ３０２〜Ｓ３０４が論理「Ｈ」→論理「Ｌ」
へ変化するのに応じて、ＰチャネルＭＯＳトランジスタ
２〜４がオンし、その遅延時間ｔ２＋Δｔ２だけ遅れて
出力端子１３５に論理「Ｌ」→論理「Ｈ」の出力信号と
して出力され、また、データ信号ＤＡＴＡが論理「Ｌ」
→論理「Ｈ」へ変化するのに応じて、ＮチャネルＭＯＳ
トランジスタ１９がオンするので、そのときの遅延時間
ｔ１だけ遅れて出力端子１３５に論理「Ｈ」→論理
「Ｌ」の出力信号ＯＵＴとして出力される。

【０１２０】このようにして、制御信号Ｄ１〜Ｄ４が
「０，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ２＋２Δｔ２およびｔ
１だけ遅れて出力される。

【０１２１】図２１（ｃ）は、入力端子３２１〜３２４
には「１，０，１，１」の状態の制御信号Ｄ１〜Ｄ４が
入力し、データ入力端子３２５に「１→０→１」、すな
わち論理「Ｈ」→論理「Ｌ」→論理「Ｈ」のデータ信号
が入力され、ＰチャネルＭＯＳトランジスタ１，３，４
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Ｗの総和はＷ＋４Ｗ＋８Ｗ＝１３Ｗとなり、図
２１（ａ）よりもゲート幅が２Ｗだけ小さくなっている
ので、図２１（ａ）の遅延量よりも２△ｔ２だけ遅延量
が大きくなっている。したがって、出力端子１３５には
入力信号に対して立ち上がり遅延量ｔ２＋２△ｔ２およ
び立ち下がり遅延量ｔ１を有する反転波形が出力され
る。

【０１２２】同様に、図（ｄ）は、入力端子３２１〜３
２４には「１，０，０，０」の状態の制御信号Ｄ１〜Ｄ
４が入力し、データ入力端子３２５に「１→０→１」、
すなわち論理「Ｈ」→論理「Ｌ」→論理「Ｈ」のデータ
信号が入力され、ＰチャネルＭＯＳトランジスタ１のみ
を動作させた場合の遅延特性を示す図である。この時の
ゲート幅Ｗの総和はＰチャネルＭＯＳトランジスタ１の
みのゲート幅Ｗとなり、図２１（ａ）よりもゲート幅が
１４Ｗだけ小さくなっているので、図２１（ａ）遅延量
よりも１４△ｔ２だけ遅延量が大きくなる。したがっ
て、出力端子１３５には入力信号に対して立ち上がり遅
延量ｔ２＋１４△ｔ２および立ち下がり遅延量ｔ１を有
する反転波形が出力される。

【０１２３】実施の形態９においても、ゲート幅Ｗの異
なるＰチャネルＭＯＳトランジスタ１〜４およびＮチャ
ネルＭＯＳトランジスタ１９を用いることによって、遅
延量△ｔ２を単位に遅延量を可変できる。これにより、
従来の遅延量可変回路の問題点であった遅延の可変量を
所定の遅延量以下にできないという問題点が解決でき
る。また、動作周波数の上昇によるセットアップタイム
やホールドタイムの厳しい規格にも対応できる。

【０１２４】この回路では、実施の形態７に比べ、記憶
手段４００を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、ＰチャネルＭＯＳトランジスタ
の段数を４段、Ｎチャネルトランジスタの段数を４段と
したが、４段以外でも同様の効果が得られることは明ら
かである。

【０１２５】実施の形態１０．以下、本発明の実施の形
態１０について説明する。図２２は、図１８の遅延量可
変回路に記憶手段４００を付加して構成された遅延量可
変回路を示す。図２２において、遅延量可変回路１００
は選択回路３００は図１８と同じであるので説明を省略
する。記憶手段４００はＤフリップフロップ４１１〜４
１４から構成され、その出力端子はそれぞれ選択回路３
００中のＡＮＤ回路３１１〜３１４の一方の入力端子に
接続される。記憶手段４００内のＤフリップフロップ４
１１〜４１４の入力側の各Ｄ端子は、それぞれ入力端子
３２１〜３２４に接続され、そのＴ端子の反転入力はそ
れぞれＴ入力端子３２６に共通に接続される。一方、選
択回路３００中のＡＮＤ回路３１１〜３１４の他方の入
力端子はデータ入力端子３２５に共通に接続される。

【０１２６】図２３は図２２に示す本発明の遅延量可変
回路の動作を示すタイミングチャートである。図２３に
おいて、入力端子３２１〜３２４に入力される制御信号
Ｄ１〜Ｄ４として１６進数に対応する論理「Ｈ」または
論理「Ｌ」の固定電圧を入力すると共に、セット信号Ｔ
をＴ入力端子３２６に入力する。一方、データ信号をデ
ータ入力端子３２５に入力することによって、所望のト
ランジスタを動作させ、外部から入力したデータ信号を
所定の遅延量だけ遅延させるように制御できる。

【０１２７】記憶手段４００は、Ｔ入力端子３２６に入
力するセット信号Ｔが論理「Ｈ」→論理「Ｌ」になった
ときに、入力端子３２１〜３２４に入力する制御信号Ｄ
１〜Ｄ４を記憶する記憶回路である。このセット動作は
最初に１回のみ行うことによって制御電圧Ｄ１〜Ｄ４の
値はＤフリップフロップ４１１〜４１４に記憶されるの
で、それ以降はＤフリップフロップ４１１〜４１４に記
憶された制御信号Ｄ１〜Ｄ４の値によって遅延量可変回
路は動作する。

【０１２８】たとえば、図２３（ａ）は、入力端子３２
１〜３２４に印加する制御信号Ｄ１〜Ｄ４がＤフリップ
フロップ４１１〜４１４に「１，１，１，１」のように
設定された場合を示す。ここで、「１」は論理「Ｈ」、
「０」は論理「Ｌ」を表わすものとする。また、データ
入力端子３２５に入力するデータ信号ＤＡＴＡは「０→
１→０」、すなわち論理「Ｌ」→論理「Ｈ」→論理
「Ｌ」のように変化する信号であるものとする。入力端
子３２１〜３２４に入力する制御信号Ｄ１〜Ｄ４が全て
論理「Ｈ」であるので、ＡＮＤ回路３１１〜３１４の反
転入力端子で反転される。したがって、ＡＮＤ回路３１
１〜３１４においては、データ入力端子３２５に入力す
るデータ信号ＤＡＴＡのみに依存する信号が多少の遅延
時間の後に各出力端子から「０→１→０」の状態を有す
る出力信号Ｓ３１１〜Ｓ３１４として出力される。

【０１２９】ＡＮＤ回路３１１〜３１４から出力された
「０→１→０」の状態の各出力信号Ｓ３１１〜Ｓ３１４
がＮチャネルＭＯＳトランジスタ１１〜１４のゲートに
印加されるのでＮチャネルＭＯＳトランジスタ１１〜１
４は出力信号Ｓ３１１〜Ｓ３１４が「１」のときに全て
オンになる。したがって、図２３（ａ）の最下段のＯＵ
Ｔに示すように論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の
出力信号ＯＵＴが出力端子１３５から出力される。この
出力信号ＯＵＴは、出力信号Ｓ３１１〜Ｓ３１４が論理
「Ｌ」→論理「Ｈ」へ変化するのに応じて、Ｎチャネル
ＭＯＳトランジスタ１１〜１４が全てオンし、このとき
の動作遅延時間ｔ１だけ遅れて出力端子１３５に論理
「Ｈ」→論理「Ｌ」の出力信号として出力され、また、
データ入力端子３２５のデータ信号ＤＡＴＡおよび出力
信号Ｓ３１１〜Ｓ３１４が論理「Ｈ」→論理「Ｌ」へ変
化するのに応じて、ＰチャネルＭＯＳトランジスタ１９
がオンしたときの動作遅延時間ｔ２だけ遅れて出力端子
１３５に論理「Ｌ」→論理「Ｈ」の出力信号ＯＵＴとし
て出力される。

【０１３０】このようにして、制御信号Ｄ１〜Ｄ４が
「１，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ１およびｔ２だけ遅れ
て出力される。

【０１３１】次に、図２３（ｂ）に示すように、制御信
号Ｄ１〜Ｄ４が「０，１，１，１」である場合について
説明する。ここで、データ入力端子３２５に入力するデ
ータ信号ＤＡＴＡは「０→１→０」、すなわち論理
「Ｌ」→論理「Ｈ」→論理「Ｌ」のように変化する信号
であるものとする。入力端子３２１〜３２４に入力する
制御電圧Ｄ１〜Ｄ４のうち、制御電圧Ｄ２〜Ｄ４は論理
「Ｈ」であり、Ｄ１が論理「Ｌ」であるので、ＡＮＤ回
路３１２〜３１４においては、データ入力端子３２５に
のみ依存する信号が多少の遅延時間の後にＡＮＤ回路３
１２〜３１４の各出力端子から「０→１→０」の状態を
有する出力信号Ｓ３１２〜Ｓ３１４として出力され、一
方、ＡＮＤ回路３１１の出力信号Ｓ３１１は常時論理
「Ｌ」となる。

【０１３２】ＡＮＤ回路３１２〜３１４から出力された
「０→１→０」の状態の各出力信号Ｓ３１２〜Ｓ３１４
がＮチャネルＭＯＳトランジスタ１２〜１４のゲートに
印加されるのでＮチャネルＭＯＳトランジスタ１２〜１
４は出力信号Ｓ３１２〜Ｓ３１４が「１」のときにオン
になる。一方、ＡＮＤ回路３１１の出力は常時論理
「Ｌ」であるので、ＮチャネルＭＯＳトランジスタ１１
はデータ入力端子３２５に印加されるデータ信号ＤＡＴ
Ａに関わらずオフとなる。

【０１３３】したがって、図２３（ｂ）の最下段のＯＵ
Ｔに示すように論理「Ｈ」→論理「Ｌ」→論理「Ｈ」の
出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、
出力信号Ｓ３１２〜Ｓ３１４が論理「Ｌ」→論理「Ｈ」
へ変化するのに応じて、ＮチャネルＭＯＳトランジスタ
１２〜１４がオンしたときの遅延時間ｔ１＋Δｔ１だけ
遅れて出力端子１３５に論理「Ｈ」→論理「Ｌ」の出力
信号として出力され、また、データ入力端子３２５から
のデータ入力ＤＡＴＡおよび出力信号Ｓ３１２〜Ｓ３１
４が論理「Ｈ」→論理「Ｌ」へ変化するのに応じて、Ｐ
チャネルＭＯＳトランジスタ９がオンになる時の遅延時
間ｔ２だけ遅れて出力端子１３５に論理「Ｌ」→論理
「Ｈ」の出力信号ＯＵＴとして出力される。

【０１３４】このようにして、制御信号Ｄ１〜Ｄ４が
「０，１，１，１」に設定される場合には、データ入力
端子３２５に入力したデータ信号ＤＡＴＡは、反転され
て出力端子１３５から遅延時間ｔ１＋Δｔ１およびｔ２
だけ遅れて出力される。

【０１３５】図２３（ｃ）は、入力端子３２１〜３２４
には「１，０，１，１」の状態の制御信号Ｄ１〜Ｄ４が
入力し、データ入力端子３２５に「０→１→０」、すな
わち論理「Ｌ」→論理「Ｈ」→論理「Ｌ」のデータ信号
が入力され、ＮチャネルＭＯＳトランジスタ１１，１
３，１４を動作させる場合の遅延特性を示す図である。
この時のゲート幅Ｗの総和はＷ＋４Ｗ＋８Ｗ＝１３Ｗと
なり、図２３（ａ）よりもゲート幅が２Ｗだけ小さくな
っているので、図２３（ａ）の遅延量よりも２△ｔ１だ
け遅延量が大きくなっている。したがって、出力端子１
３５には入力信号に対して立ち下がり遅延量ｔ１＋２△
ｔ１および立ち上がり遅延量ｔ２を有する反転波形が出
力される。

【０１３６】同様に、図（ｄ）は、入力端子３２１〜３
２４には「１，０，０，０」の状態の制御信号Ｄ１〜Ｄ
４が入力し、データ入力端子３２５に「０→１→０」、
すなわち論理「Ｌ」→論理「Ｈ」→論理「Ｌ」のデータ
信号が入力され、ＮチャネルＭＯＳトランジスタ１１の
みを動作させた場合の遅延特性を示す図である。この時
のゲート幅Ｗの総和はＮチャネルＭＯＳトランジスタ１
１のみのゲート幅Ｗとなり、図２３（ａ）よりもゲート
幅が１４Ｗだけ小さくなっているので、図２３（ａ）遅
延量よりも１４△ｔ１だけ遅延量が大きくなる。したが
って、出力端子１３５には入力信号に対して立ち下がり
遅延量ｔ１＋１４△ｔ１および立ち上がり遅延量ｔ２を
有する反転波形が出力される。

【０１３７】実施の形態１０においても、ゲート幅Ｗが
異なるＮチャネルＭＯＳトランジスタ１１〜１４および
ＰチャネルＭＯＳトランジスタ９を用いることによっ
て、遅延量△ｔ１を単位に遅延量を可変できる。これに
より、従来の遅延量可変回路の問題点であった遅延の可
変量を所定の遅延量以下にできないという問題点が解決
できる。また、動作周波数の上昇によるセットアップタ
イムやホールドタイムの厳しい規格にも対応できる。

【０１３８】この回路では、実施の形態８に比べ、記憶
手段４００を設けたことによって、初期設定において制
御データを一度設定すればよく、操作性に優れている。
なお本回路の説明では、ＰチャネルＭＯＳトランジスタ
の段数を４段、Ｎチャネルトランジスタの段数を４段と
したが、４段以外でも同様の効果が得られることは明ら
かである。

【０１３９】

【発明の効果】本発明の第１の遅延量可変回路は、ソー
ス電極、ドレイン電極およびゲート電極を有し、それぞ
れ異なった構造寸法を有し並列に接続された複数のＰチ
ャネルのトランジスタと、ソース電極、ドレイン電極お
よびゲート電極を有し、それぞれ異なった構造寸法を有
し並列に接続された複数のＮチャネルのトランジスタ
と、制御信号が入力する複数の制御信号入力端子と、遅
延信号を出力する出力端子とを備え、複数のＰチャネル
のトランジスタの各ゲート電極と複数のＮチャネルのト
ランジスタのゲート電極には同一の入力信号または互い
に反転した固定電圧のいずれかを対にして印加すること
によって、入力信号の遅延量を制御し、遅延された遅延
信号を出力端子に出力するように構成されるので、遅延
量△ｔ１および△ｔ２を微細に可変できる。これによっ
て、動作周波数の上昇によるセットアップタイムやホー
ルドタイムの厳しい規格にも対応できる。

【０１４０】本発明の第２の遅延量可変回路は、第１の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子および第１の入力
端子および第２の入力端子を有する複数の第２の論理素
子から構成される選択回路と、入力信号が入力する信号
入力端子とを備えるように構成され、制御信号入力端子
に所定の制御値を与えることによって、信号入力端子に
入力する入力信号の遅延量を制御し、遅延された遅延信
号を出力端子に出力するように構成されるので、遅延回
路の物理的な単位素子の変更は必要はなく、外部から制
御信号を入力することによって単位遅延量△ｔ１および
△ｔ２の任意の倍数の遅延量を得ることが可能である。
また、信号の性質に従って容易に遅延量を可変できるの
で、どのような入力信号にも対応して入力信号を誤りな
く読み取ることができる。

【０１４１】本発明の第３の遅延量可変回路は、第１の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子および第１の入力
端子および第２の入力端子を有する複数の第２の論理素
子から構成される選択回路、第１の入力端子および第２
の入力端子を有する記憶素子を複数含む記憶回路、入力
信号が入力する信号入力端子、制御信号を記憶素子に記
憶させるための書き込み信号が入力する書き込み信号入
力端子とを備え、書き込み信号入力端子に加えられる信
号によって記憶素子に所定の制御値を書き込むことによ
って、信号入力端子に入力する入力信号の遅延量を制御
し、遅延された遅延信号を出力端子に出力するように構
成されるので、初期設定において制御データを記憶回路
に一度設定すればよく、操作性に優れる。

【０１４２】本発明の第４の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のＰチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するＮチャ
ネルのトランジスタとを備え、複数のＰチャネルのトラ
ンジスタの各ゲート電極には入力信号または固定電圧の
いずれかを印加し、Ｎチャネルのトランジスタのゲート
電極には入力信号を印加することによって、入力信号の
遅延量を制御し、遅延された遅延信号を出力端子に出力
するように構成されるので、出力信号ＯＵＴの立ち下が
り時間は変化させずに、立ち上がり時間のみ変化させる
ことができる。

【０１４３】本発明の第５の遅延量可変回路は、第４の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
入力信号端子に入力信号を与え、制御信号入力端子に所
定の制御値を与えることによって、信号入力端子に入力
する入力信号の遅延量を制御し、遅延された遅延信号を
出力端子に出力するように構成されるので、出力信号Ｏ
ＵＴの立ち下がり時間は変化させずに、立ち上がり時間
のみ変化させることができる。すなわち、立ち上がりの
遅延時間を制御してパルスの終端を揃えたパルス幅可変
回路を実現できる。

【０１４４】本発明の第６の遅延量可変回路は、第４の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第１の論理素子から構成される選
択回路と、第１の入力端子および第２の入力端子を有す
る記憶素子を複数含む記憶回路、と入力信号が入力する
信号入力端子と、制御信号を記憶素子に記憶させるため
の書き込み信号が入力する書き込み信号入力端子とを備
え、書き込み信号入力端子に加えられる信号によって記
憶素子に所定の制御値を書き込むことによって、信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を出力端子に出力するように構成されるの
で、書き込み信号入力端子に加えられる信号によって記
憶素子に所定の制御値を書き込むことによって、信号入
力端子に入力する入力信号の遅延量を制御し、遅延され
た遅延信号を出力端子に出力するように構成されるの
で、初期設定において制御データを記憶回路に一度設定
すればよく、操作性に優れる。

【０１４５】本発明の第７の遅延量可変回路は、ソース
電極、ドレイン電極およびゲート電極を有し、それぞれ
異なった構造寸法を有し並列に接続された複数のＮチャ
ネルのトランジスタと、制御信号が入力する複数の制御
信号入力端子と、遅延信号を出力する出力端子と、ソー
ス電極、ドレイン電極およびゲート電極を有するＰチャ
ネルのトランジスタとを備え、複数のＮチャネルのトラ
ンジスタの各ゲート電極には入力信号または固定電圧の
いずれかを印加し、Ｐチャネルのトランジスタのゲート
電極には入力信号を印加することによって、信号入力端
子に入力する入力信号の遅延量を制御し、遅延された遅
延信号を出力端子に出力するように構成されるので、出
力信号ＯＵＴの立ち上がり時間は変化させずに、立ち下
がり時間のみ変化させることができる。

【０１４６】本発明の第８の遅延量可変回路は、第７の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第２の論理素子から構成される選
択回路と、入力信号が入力する信号入力端子とを備え、
入力信号端子に入力信号を与え、制御信号入力端子に所
定の制御値を与えることによって、信号入力端子に入力
する入力信号の遅延量を制御し、遅延された遅延信号を
出力端子に出力するように構成されるので、出力信号Ｏ
ＵＴの立ち上がり時間は変化させずに、立ち下がり時間
のみ変化させることができる。

【０１４７】本発明の第９の遅延量可変回路は、第７の
発明に加えて、さらに、第１の入力端子および第２の入
力端子を有する複数の第２の論理素子から構成される選
択回路、第１の入力端子および第２の入力端子を有する
記憶素子を複数含む記憶回路、入力信号が入力する信号
入力端子、制御信号を記憶素子に記憶させるための書き
込み信号が入力する書き込み信号入力端子とを備え、書
き込み信号入力端子に加えられる信号により記憶素子に
所定の制御値を書き込むことによって、信号入力端子に
入力する入力信号の遅延量を制御し、遅延された遅延信
号を出力端子に出力するように構成されるので、書き込
み信号入力端子に加えられる信号によって記憶素子に所
定の制御値を書き込むことによって、信号入力端子に入
力する入力信号の遅延量を制御し、遅延された遅延信号
を出力端子に出力するように構成されるので、初期設定
において制御データを記憶回路に一度設定すればよく、
操作性に優れる。

【０１４８】本発明の第１０の遅延量可変回路は、第１
の発明において、Ｐチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅Ｗ１は、Ｗ１＝ｍ：ｍ×２：
ｍ×２²：ｍ×２³・・・ｍ×２ⁱ（ここで、ｉは正整数）の
関係にあるように構成されるので、基本になるトランジ
スタの遅延量を小さく設定しておくことによって、微細
な遅延量から大きな遅延量までディスクリートな遅延量
を得ることができる。

【０１４９】本発明の第１１の遅延量可変回路は、第１
の発明において、Ｎチャネルの複数のトランジスタの異
なった構造寸法はゲート幅の寸法を変化させることによ
って実現し、そのゲート幅Ｗ２は、Ｗ２＝ｎ：ｎ×２：
ｎ×２²：ｎ×２³・・・ｎ×２ⁱ（ここで、ｉは正整数）の
関係にあるように構成されるので、基本になるトランジ
スタの遅延量を小さく設定しておくことによって、微細
な遅延量から大きな遅延量までディスクリートな遅延量
を得ることができる。

【０１５０】本発明の第１２の遅延量可変回路は、第１
の発明において、Ｐチャネルの複数のトランジスタおよ
びＮチャネルの複数のトランジスタの異なった構造寸法
は一定の線幅の複数のゲート電極を設けることによって
実現し、その複数の異なるゲート電極の比Ｎは、Ｎ＝
１：２：２²：２³・・・２ⁱ（ここで、ｉは正整数）の関係
にあるように構成されるので、基本になるトランジスタ
の遅延量を小さく設定しておくことによって、微細な遅
延量から大きな遅延量までディスクリートな遅延量を得
ることができる。

【０１５１】本発明の第１３の信号読み出し回路は、第
１〜９の発明における遅延量可変回路の出力をＤフリッ
プフロップ回路のＤ端子に接続し、Ｄフリップフロップ
回路のＴ端子をクロック入力端子に接続し、遅延量可変
回路の遅延量を制御することによって、Ｔ端子に入力さ
れるクロック信号によって、遅延量可変回路の出力を誤
りなく読み出すことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の遅延量可変回路を示
す回路図である。

【図２】 本発明のトランジスタのゲートの幅Ｗを変化
させた例を示す図である。

【図３】 本発明のトランジスタのゲートの線幅Ｌを変
化させた例を示す図である。

【図４】 本発明の実施の形態１の遅延量可変回路の動
作を示すタイミングチャートである。

【図５】 本発明の実施の形態２の遅延量可変回路を示
す回路図である。

【図６】 図５の各部における信号波形を示す図であ
る。

【図７】 本発明の実施の形態２の遅延量可変回路の動
作を示すタイミングチャートである。

【図８】 本発明の実施の形態３の遅延量可変回路を示
す回路図である。

【図９】 本発明の実施の形態３の遅延量可変回路の動
作を示すタイミングチャートである。

【図１０】 本発明の実施の形態４の遅延量可変回路を
示す回路図である。

【図１１】 本発明の実施の形態４の遅延量可変回路の
動作を示すタイミングチャートである。

【図１２】 本発明の実施の形態５の遅延量可変回路を
示す回路図である。

【図１３】 本発明の実施の形態５の遅延量可変回路の
動作を示すタイミングチャートである。

【図１４】 本発明の実施の形態６の遅延量可変回路を
示す回路図である。

【図１５】 本発明の実施の形態６の遅延量可変回路の
動作を示すタイミングチャートである。

【図１６】 本発明の実施の形態７の遅延量可変回路を
示す回路図である。

【図１７】 本発明の実施の形態７の遅延量可変回路の
動作を示すタイミングチャートである。

【図１８】 本発明の実施の形態８の遅延量可変回路を
示す回路図である。

【図１９】 本発明の実施の形態８の遅延量可変回路の
動作を示すタイミングチャートである。

【図２０】 本発明の実施の形態９の遅延量可変回路を
示す回路図である。

【図２１】 本発明の実施の形態９の遅延量可変回路の
動作を示すタイミングチャートである。

【図２２】 本発明の実施の形態１０の遅延量可変回路
を示す回路図である。

【図２３】 本発明の実施の形態１０の遅延量可変回路
の動作を示すタイミングチャートである。

【図２４】 従来の遅延量可変回路を示す回路図であ
る。

【図２５】 従来の一般的な遅延量可変回路を示す図で
ある。

【図２６】 データ信号が遅延される様子を描いたタイ
ミングチャートである。

【符号の説明】

１〜４、９・・・ＰチャネルＭＯＳトランジスタ、１１〜
１４、１９・・・ＮチャネルＭＯＳトランジスタ、２０・・・
ゲート電極、２１・・・ドレイン・ソース間のチャネル、
１００・・・遅延量可変回路、１０１〜１０４・・・入力端
子、１１１〜１１４・・・入力端子、１３１・・・電源、１３
２・・・接地、１３４・・・フリップフロップ、１３５・・・出
力端子、１３６・・・出力端子、３００・・・選択回路、３０
１〜３０４・・・ＯＲ回路、３１１〜３１４・・・ＡＮＤ回
路、３２１〜３２４・・・入力端子、３２５・・・入力端子、
４００・・・記憶手段、４１１〜４１４・・・Ｄフリップフロ
ップ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ソース電極、ドレイン電極およびゲート
   電極を有し、それぞれ異なった構造寸法を有し並列に接
   続された複数のＰチャネルのトランジスタと、 ソース電極、ドレイン電極およびゲート電極を有し、そ
   れぞれ異なった構造寸法を有し並列に接続された複数の
   Ｎチャネルのトランジスタと、 制御信号が入力する複数の制御信号入力端子と、 遅延信号を出力する出力端子とを備え、 前記Ｐチャネルのトランジスタの前記各ソース電極を電
   源に接続し、その各ドレイン電極を出力端子に接続し、
   前記各ゲート電極を各制御信号入力端子に接続し、 前記Ｎチャネルのトランジスタの前記各ソース電極をグ
   ラウンドに接続し、その各ドレイン電極を出力端子に接
   続し、前記各ゲート電極を各制御信号入力端子に接続
   し、 複数のＰチャネルのトランジスタの前記各ゲート電極と
   複数のＮチャネルのトランジスタのゲート電極には同一
   の入力信号または互いに反転した固定電圧のいずれかを
   対にして印加することによって、前記入力信号の遅延量
   を制御し、遅延された遅延信号を前記出力端子に出力す
   ることを特徴とする遅延量可変回路。
2. 【請求項２】 請求項１記載の遅延量可変回路におい
   て：さらに、第１の入力端子および第２の入力端子を有
   する複数の第１の論理素子および第１の入力端子および
   第２の入力端子を有する複数の第２の論理素子から構成
   される選択回路と、 入力信号が入力する信号入力端子とを備え、 前記の信号入力端子は前記複数の第１の論理素子の各第
   ２の入力端子および前記複数の第２の論理素子の各第２
   の入力端子に接続され、 前記複数の制御信号入力端子は対応する複数の第１の論
   理素子の各第１の入力端子および第２の論理素子の第１
   の各入力端子に接続され、 前記複数の第１の論理素子の各出力端子は対応する前記
   Ｐチャネルのトランジスタの各ゲートに接続され、 前記複数の第２の論理素子の各出力端子は対応する前記
   Ｎチャネルのトランジスタの各ゲートに接続され、 前記制御信号入力端子に所定の制御値を与えることによ
   って、信号入力端子に入力する入力信号の遅延量を制御
   し、遅延された遅延信号を前記出力端子に出力すること
   を特徴とする遅延量可変回路。
3. 【請求項３】 請求項１記載の遅延量可変回路におい
   て：さらに、第１の入力端子および第２の入力端子を有
   する複数の第１の論理素子および第１の入力端子および
   第２の入力端子を有する複数の第２の論理素子から構成
   される選択回路と、 第１の入力端子および第２の入力端子を有する記憶素子
   を複数含む記憶回路、 入力信号が入力する信号入力端子と、 前記制御信号を前記記憶素子に記憶させるための書き込
   み信号が入力する書き込み信号入力端子とを備え、 前記の信号入力端子は選択回路中の前記複数の第１の論
   理素子の各第２の入力端子および前記複数の第２の論理
   素子の各第２の入力端子に接続され、 前記の書き込み信号入力端子は記憶回路中の前記複数の
   記憶素子の各第２の入力端子に接続され、 前記複数の制御信号入力端子は記憶回路中の対応する複
   数の記憶素子の各第１の入力端子に接続され、 前記記憶回路中の前記各記憶素子の出力端子は前記選択
   回路中の対応する複数の第１の論理素子の各第１の入力
   端子および第２の論理素子の第１の各入力端子に接続さ
   れ、 前記選択回路中の前記複数の第１の論理素子の各出力端
   子は対応する前記Ｐチャネルのトランジスタの各ゲート
   に接続され、 前記選択回路中の前記複数の第２の論理素子の各出力端
   子は対応する前記Ｎチャネルのトランジスタの各ゲート
   に接続され、 書き込み信号入力端子に加えられる信号により前記記憶
   素子に所定の制御値を書き込むことによって、信号入力
   端子に入力する入力信号の遅延量を制御し、遅延された
   遅延信号を前記出力端子に出力することを特徴とする遅
   延量可変回路。
4. 【請求項４】 ソース電極、ドレイン電極およびゲート
   電極を有し、それぞれ異なった構造寸法を有し並列に接
   続された複数のＰチャネルのトランジスタと、 制御信号が入力する複数の制御信号入力端子と、 遅延信号を出力する出力端子と、 ソース電極、ドレイン電極およびゲート電極を有するＮ
   チャネルのトランジスタとを備え、 前記Ｐチャネルのトランジスタの前記各ソース電極を電
   源に接続し、その各ドレイン電極を出力端子に接続し、
   前記各ゲート電極を各制御信号入力端子に接続し、 前記Ｎチャネルのトランジスタのソース電極をグラウン
   ドに接続し、そのドレイン電極を出力端子に接続し、前
   記ゲート電極を制御信号入力端子に接続し、 複数のＰチャネルのトランジスタの前記各ゲート電極に
   は入力信号または固定電圧のいずれかを印加し、Ｎチャ
   ネルのトランジスタのゲート電極には入力信号を印加す
   ることによって、前記入力信号の遅延量を制御し、遅延
   された遅延信号を前記出力端子に出力することを特徴と
   する遅延量可変回路。
5. 【請求項５】 請求項４記載の遅延量可変回路におい
   て：さらに、第１の入力端子および第２の入力端子を有
   する複数の第１の論理素子から構成される選択回路と、 入力信号が入力する信号入力端子とを備え、 前記の信号入力端子は前記複数の第１の論理素子の各第
   ２の入力端子に接続され、 前記複数の制御信号入力端子は対応する複数の第１の論
   理素子の各第１の入力端子に接続され、 前記複数の第１の論理素子の各出力端子は対応する前記
   Ｐチャネルのトランジスタの各ゲートに接続され、 前記入力信号端子に入力信号を与え、前記制御信号入力
   端子に所定の制御値を与えることによって、前記信号入
   力端子に入力する入力信号の遅延量を制御し、遅延され
   た遅延信号を前記出力端子に出力することを特徴とする
   遅延量可変回路。
6. 【請求項６】 請求項４記載の遅延量可変回路におい
   て：さらに、第１の入力端子および第２の入力端子を有
   する複数の第１の論理素子から構成される選択回路と、 第１の入力端子および第２の入力端子を有する記憶素子
   を複数含む記憶回路と、 入力信号が入力する信号入力端子と、 前記制御信号を前記記憶素子に記憶させるための書き込
   み信号が入力する書き込み信号入力端子とを備え、 前記の信号入力端子は選択回路中の前記複数の第１の論
   理素子の各第２の入力端子に接続され、 前記の書き込み信号入力端子は記憶回路中の前記複数の
   記憶素子の各第２の入力端子に接続され、 前記複数の制御信号入力端子は記憶回路中の対応する複
   数の記憶素子の各第１の入力端子に接続され、 前記記憶回路中の前記各記憶素子の出力端子は前記選択
   回路中の対応する複数の第１の論理素子の各第１の入力
   端子の各入力端子に接続され、 前記選択回路中の前記複数の第１の論理素子の各出力端
   子は対応する前記Ｐチャネルのトランジスタの各ゲート
   に接続され、 書き込み信号入力端子に加えられる信号により前記記憶
   素子に所定の制御値を書き込むことによって、信号入力
   端子に入力する入力信号の遅延量を制御し、遅延された
   遅延信号を前記出力端子に出力することを特徴とする遅
   延量可変回路。
7. 【請求項７】 ソース電極、ドレイン電極およびゲート
   電極を有し、それぞれ異なった構造寸法を有し並列に接
   続された複数のＮチャネルのトランジスタと、 制御信号が入力する複数の制御信号入力端子と、 遅延信号を出力する出力端子と、 ソース電極、ドレイン電極およびゲート電極を有するＰ
   チャネルのトランジスタとを備え、 前記Ｎチャネルのトランジスタの前記各ソース電極をグ
   ラウンドに接続し、その各ドレイン電極を出力端子に接
   続し、前記各ゲート電極を各制御信号入力端子に接続
   し、 前記Ｐチャネルのトランジスタのソース電極を電源に接
   続し、そのドレイン電極を出力端子に接続し、前記ゲー
   ト電極を制御信号入力端子に接続し、 複数のＮチャネルのトランジスタの前記各ゲート電極に
   は入力信号または固定電圧のいずれかを印加し、Ｐチャ
   ネルのトランジスタのゲート電極には入力信号を印加す
   ることによって、信号入力端子に入力する入力信号の遅
   延量を制御し、遅延された遅延信号を前記出力端子に出
   力することを特徴とする遅延量可変回路。
8. 【請求項８】 請求項７記載の遅延量可変回路におい
   て：さらに、第１の入力端子および第２の入力端子を有
   する複数の第２の論理素子から構成される選択回路と、 入力信号が入力する信号入力端子とを備え、 前記の信号入力端子は前記複数の第２の論理素子の各第
   ２の入力端子に接続され、 前記複数の制御信号入力端子は対応する複数の第２の論
   理素子の各第１の入力端子に接続され、 前記複数の第２の論理素子の各出力端子は対応する前記
   Ｎチャネルのトランジスタの各ゲートに接続され、 前記入力信号端子に入力信号を与え、前記制御信号入力
   端子に所定の制御値を与えることによって、前記信号入
   力端子に入力する入力信号の遅延量を制御し、遅延され
   た遅延信号を前記出力端子に出力することを特徴とする
   遅延量可変回路。
9. 【請求項９】 請求項７記載の遅延量可変回路におい
   て：さらに、第１の入力端子および第２の入力端子を有
   する複数の第２の論理素子から構成される選択回路と、 第１の入力端子および第２の入力端子を有する記憶素子
   を複数含む記憶回路と、 入力信号が入力する信号入力端子と、 前記制御信号を前記記憶素子に記憶させるための書き込
   み信号が入力する書き込み信号入力端子とを備え、 前記の信号入力端子は選択回路中の前記複数の第２の論
   理素子の各第２の入力端子に接続され、 前記の書き込み信号入力端子は記憶回路中の前記複数の
   記憶素子の各第２の入力端子に接続され、 前記複数の制御信号入力端子は記憶回路中の対応する複
   数の記憶素子の各第１の入力端子に接続され、 前記記憶回路中の前記各記憶素子の出力端子は前記選択
   回路中の対応する複数の第２の論理素子の各第１の入力
   端子の各入力端子に接続され、 前記選択回路中の前記複数の第２の論理素子の各出力端
   子は対応する前記Ｎチャネルのトランジスタの各ゲート
   に接続され、 書き込み信号入力端子に加えられる信号により前記記憶
   素子に所定の制御値を書き込むことによって、信号入力
   端子に入力する入力信号の遅延量を制御し、遅延された
   遅延信号を前記出力端子に出力することを特徴とする遅
   延量可変回路。
10. 【請求項１０】 請求項１記載の遅延量可変回路におい
    て：前記Ｐチャネルの複数のトランジスタの異なった構
    造寸法はゲート幅の寸法を変化させることによって実現
    し、そのゲート幅Ｗ１は、Ｗ１＝ｍ：ｍ×２：ｍ×
    ２²：ｍ×２³・・・ｍ×２ⁱ（ここで、ｉは正整数）の関係
    にあることを特徴とする遅延量可変回路。
11. 【請求項１１】 請求項１記載の遅延量可変回路におい
    て：前記Ｎチャネルの複数のトランジスタの異なった構
    造寸法はゲート幅の寸法を変化させることによって実現
    し、そのゲート幅Ｗ２は、Ｗ２＝ｎ：ｎ×２：ｎ×
    ２²：ｎ×２³・・・ｎ×２ⁱ（ここで、ｉは正整数）の関係
    にあることを特徴とする遅延量可変回路。
12. 【請求項１２】 請求項１記載の遅延量可変回路におい
    て：前記Ｐチャネルの複数のトランジスタおよびＮチャ
    ネルの複数のトランジスタの異なった構造寸法は一定の
    線幅の複数のゲート電極を設けることによって実現し、
    その複数の異なるゲート電極の比Ｎは、Ｎ＝１：２：２
    ²：２³・・・２ⁱ（ここで、ｉは正整数）の関係にあること
    を特徴とする遅延量可変回路。
13. 【請求項１３】 請求項１〜９のいずれかに記載された
    遅延量可変回路の出力をＤフリップフロップ回路のＤ端
    子に接続し、前記Ｄフリップフロップ回路のＴ端子をク
    ロック入力端子に接続し、前記遅延量可変回路の遅延量
    を制御することによって、Ｔ端子に入力されるクロック
    信号によって、遅延量可変回路の出力を誤りなく読み出
    すことを特徴とする信号読み出し回路。