JPH1011971A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 アクセスタイムに応じた速度で内部回路が動
作するように、調整が可能な半導体記憶装置を得ること
である。 【解決手段】 アウトプットイネ−ブル信号ＯＥおよび
リ−ドライト信号ＲＷに応じた信号ＯＥＢを出力するＯ
Ｅバッファ１３０、信号ＯＥＢを受け遅延制御信号ＤＣ
に応じた遅延時間だけ遅らせた遅延信号を出力する遅延
回路１８０、およびリ−ドデ−タＲＤおよび遅延信号を
受けてデ−タＤＱを出力するデ−タ出力バッファ１４０
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
係わり、特に外部との間でデ−タの入力または出力を行
う回路を備える半導体記憶装置に関するものである。

【０００２】

【従来の技術】一般的に従来の非同期式半導体記憶装置
は図１５に示すように、ＣＰＵを搭載した電子システム
５０に実装して使用される。このとき複数の半導体記憶
装置５３，５４を別々のアウトプットイネ−ブル信号Ｏ
Ｅ１，ＯＥ２で制御して、共通のデ−タバス５２を介し
てＣＰＵがデ−タを受け取る場合は、まず、半導体記憶
装置５３，５４を読み出し状態にしておき、アウトプッ
トイネ−ブル信号ＯＥ１をハイレベルからロウレベルへ
変化させると、半導体記憶装置５３からデ−タＤＱが共
通のデ−タバス５２に出力される。次にアウトプットイ
ネ−ブル信号ＯＥ１をハイレベルに戻すと半導体記憶装
置５３はデ−タＤＱの出力を中断するが、半導体記憶装
置５３から出力されたデ−タＤＱはデ−タバス５２上に
残ったままとなる。次にアウトプットイネ−ブル信号Ｏ
Ｅ２をハイレベルからロウレベルへ変化させると、半導
体記憶装置５４からデ−タＤＱが共通のデ−タバス５２
に出力される。

【０００３】図１７は従来の非同期式半導体記憶装置の
出力バッファのブロック図である。図においてＯＥ入力
端子１とＲＷ入力端子２に入力されたアウトプットイネ
−ブル信号ＯＥおよびリ−ドライト信号ＲＷはＯＥバッ
ファ３に入力される。読み出し状態のときはリ−ドライ
ト信号ＲＷがハイレベルでインバ−タ回路３ａの出力が
ロウレベルとなり、デ−タアウトプット信号ＯＥ信号が
ロウレベルのとき、ＮＯＲ回路３ｂによりＯＥバッファ
３の出力ＯＥＢはハイレベルとなる。次にＯＥバッファ
３の出力ＯＥＢはバッファ１７を介して出力バッファ４
内に入力される。そのとき出力バッファ４内のＮＡＮＤ
回路４ａはイネ−ブル状態となり、またＮＯＲ回路４ｂ
もインバ−タ回路４ｅによりイネ−ブル状態となる。

【０００４】一方、リ−ドデ−タＲＤは直接出力バッフ
ァ４に入力される。リ−ドデ−タＲＤがハイレベルの時
は、ＮＡＮＤ回路４ａの出力がロウレベルでＰチャネル
トランジスタ４ｃがオンするため、ＤＱ端子９からはハ
イレベルのデ−タＤＱが読み出される。リ−ドデ−タＲ
Ｄがロウレベルの時は、ＮＯＲ回路４ｂの出力がハイレ
ベルでＮチャネルトランジスタ４ｄがオンするため、Ｄ
Ｑ端子９からはロウレベルのデ−タＤＱが読み出され
る。さらに、ＯＥバッファ３の出力ＯＥＢがロウレベル
でインバ−タ回路４ｅの出力がハイレベルのとき、ＮＡ
ＮＤ回路４ａおよびＮＯＲ回路４ｂがディスエ−ブル状
態となり、リ−ドデ−タＲＤのレベルによらずＮＡＮＤ
回路４ａの出力およびＮＯＲ回路４ｂの出力はそれぞれ
ハイレベルおよびロウレベルとなり、Ｐチャネルトラン
ジスタ４ｃおよびＮチャネルトランジスタ４ｄは非導通
状態となってデ−タＤＱはハイインピ−ダンス状態とな
る。

【０００５】また、一般的に従来の同期式半導体記憶装
置は図１６に示すように、クロック信号ＣＬＫを基準と
するＣＰＵを搭載した電子システム６０に実装して使用
される。図１８は従来の半導体記憶装置６４の出力レジ
スタのブロック図であり、図１９はそのデ−タレジスタ
の回路図である。また、図２０はこれらの動作のタイミ
ングチャ−トである。図１８においてＯＥ入力端子１と
ＣＬＫ入力端子１１から入力された信号、および内部リ
−ドライト信号ＲＷはＯＥバッファ３０に入力される。
読み出し状態のときは内部リ−ドライト信号ＲＷとアウ
トプットイネ−ブル信号ＯＥがロウレベルで、またクロ
ック信号ＣＬＫがハイレベルのときインバ−タ回路３０
ｃの出力はロウレベルとなり、ＮＯＲ回路３０ｄにより
ＯＥバッファ３０の出力ＯＥＢはハイレベルとなる。そ
のとき出力バッファ４内のＮＡＮＤ回路４ａはイネ−ブ
ル状態となり、またＮＯＲ回路４ｂもインバ−タ回路４
ｅによりイネ−ブル状態となる。

【０００６】一方、リ−ドデ−タＲＤはデ−タレジスタ
１３を経て、バッファ１８を介して出力バッファ４に入
力される。また、デ−タレジスタ１３にはクロック信号
ＣＬＫが入力されている。クロック信号ＣＬＫがロウレ
ベルとなると、バッファ１３ｅとインバ−タ回路１３ｉ
を介してノ−ドａはハイレベルとなり、さらにインバ−
タ回路１３ｊを介してノ−ドｂがロウレベルとなる。こ
のときトランスファゲ−ト１３ｂは導通状態、トランス
ファゲ−ト１３ｆは非導通状態となり、リ−ドデ−タＲ
Ｄはバッファ１３ａを介してトランスファゲ−ト１３ｂ
とインバ−タ回路１３ｃ，１３ｄから構成されるラッチ
回路に取り込まれる。そして、クロック信号ＣＬＫがハ
イレベルとなるとバッファ１３ｅとインバ−タ回路１３
ｉを介してノ−ドａはロウレベルとなり、さらにインバ
−タ回路１３ｊを介してノ−ドｂがハイレベルとなる。
このときトランスファゲ−ト１３ｂは非導通状態、トラ
ンスファゲ−ト１３ｆは導通状態となり、トランスファ
ゲ−ト１３ｂとインバ−タ回路１３ｃ，１３ｄから構成
されるラッチ回路に取り込まれていたリ−ドデ−タＲＤ
がこのラッチ回路によりラッチされ、このラッチされた
リ−ドデ−タＲＤはトランスファゲ−ト１３ｆとインバ
−タ回路１３ｇ，１３ｈから構成されるラッチ回路に取
り込まれるとともに、このデ−タレジスタ１３の出力と
して出力される。そしてこの出力はバッファ１８を介し
て出力バッファ４に入力される。

【０００７】そして図１８においてＯＥバッファ３０か
らの出力ＯＥＢがハイレベルでバッファ１８の出力がロ
ウレベルのときはＮＡＮＤ回路４ａの出力がロウレベル
でＰチャネルトランジスタ４ｃがオンするため、ＤＱ端
子９からはハイレベルのデ−タＤＱが読み出される。バ
ッファ１８の出力がロウレベルの時はＮＯＲ回路４ｂの
出力がハイレベルでＮチャネルトランジスタ４ｄがオン
するためＤＱ端子９からはロウレベルのデ−タＤＱが読
み出される。さらにＯＥバッファ３０の出力ＯＥＢがロ
ウレベルでインバ−タ回路４ｅの出力がハイレベルのと
き、ＮＡＮＤ回路４ａおよびＮＯＲ回路４ｂがディスエ
−ブル状態となり、バッファ１８の出力レベルによらず
ＮＡＮＤ回路４ａの出力およびＮＯＲ回路４ｂの出力は
それぞれハイレベルおよびロウレベルとなり、Ｐチャネ
ルトランジスタ４ｃおよびＮチャネルトランジスタ４ｄ
は非導通状態となってデ−タＤＱはハイインピ−ダンス
状態となる。

【０００８】また、図２１は従来の同期式半導体記憶装
置の入力レジスタの回路図である。これはクロック信号
ＣＬＫを基準にデ−タを取り込む回路である。その構成
は前述のデ−タレジスタ１３とほぼ同様であるがリ−ド
デ−タＲＤではなく外部信号ＯＳを入力するためのＯＳ
入力端子１５を備え、バッファ１９を介して入力レジス
タ２０の内部回路に繋がっている。また、クロック信号
ＣＬＫはバッファ２１とインバ−タ回路２０ｉを介して
入力レジスタ２０の内部回路に入力される。

【０００９】次にこの動作を図２２のタイミングチャ−
トで説明する。この入力レジスタ２０の動作は図１９に
示されたデ−タレジスタの動作と同様である。まず、ク
ロック信号ＣＬＫがロウレベルとなるとノ−ドａはハイ
レベル、ノ−ドｂはロウレベルとなる。このときトラン
スファゲ−ト２０ａは導通状態、トランスファゲ−ト２
０ｄは非導通状態となり、外部信号ＯＳはバッファ１９
を介してトランスファゲ−ト２０ａとインバ−タ回路２
０ｂ，２０ｃから構成されるラッチ回路のノ−ドｃにイ
ンバ−タ回路２０ｂによって反転されたかたちで取り込
まれる。そしてクロック信号ＣＬＫがハイレベルになる
と、ノ−ドａはロウレベル、ノ−ドｂはハイレベルとな
る。このときトランスファゲ−ト２０ａは非導通状態、
トランスファゲ−ト２０ｄは導通状態となり、トランス
ファゲ−ト２０ａとインバ−タ回路２０ｂ，２０ｃから
構成されるラッチ回路のノ−ドｃに取り込まれていた外
部信号ＯＳの反転信号が、このラッチ回路によりラッチ
され、このラッチされた外部信号ＯＳの反転信号はトラ
ンスファゲ−ト２０ｄとインバ−タ回路２０ｅ，２０ｆ
から構成されるラッチ回路に取り込まれるとともに、こ
の入力レジスタ２０の出力としてノ−ドｄから出力され
る。そして再びクロック信号ＣＬＫがロウレベルになる
まではノ−ドｃにおける信号は保持され続ける。

【００１０】

【発明が解決しようとする課題】図１５を用いて説明し
たように共通のデ−タバス５２を介してＣＰＵ５１がデ
−タＤＱを受け取る場合、半導体記憶装置５３，５４の
ＯＥアクセスタイムが速いと、例えば半導体記憶装置５
３に与えられるアウトプットイネ−ブル信号ＯＥ１によ
り半導体記憶装置５３から出力されるデ−タＤＱがハイ
インピ−ダンスとなる前にアウトプットイネ−ブル信号
ＯＥ２により半導体記憶装置５４からデ−タＤＱが出力
されるため、２つの半導体記憶装置５３，５４から出力
されるデ−タＤＱがデ−タバス５２上で衝突を起こす。
このデ−タ衝突は半導体記憶装置５３，５４に対して消
費電流を増大させ誤動作の原因となるという問題があっ
た。

【００１１】また、図２０を参照して、時刻ｔ０におけ
るクロック信号ＣＬＫの立ち上がりに応じて半導体記憶
装置６４からデ−タバス６２に時刻ｔ１でＤ１となるデ
−タＤＱはデ−タバスに付随するキャパシタンス６３に
よりホ−ルドされ、時刻ｔ２でのクロック信号ＣＬＫの
立ち上がりに応じてＣＰＵ６１に取り込まれるとともに
この時刻ｔ２でのクロック信号ＣＬＫの立ち上がりに応
じて半導体記憶装置６４から出力されるデ−タＤＱは時
刻ｔ３でＤＱに変化する。しかし、クロックアクセスタ
イムが短いとデ−タＤＱのホ−ルド時間ｔ３−ｔ２が短
くなり、ＣＰＵ６１がＤ１のデ−タＤＱを取り込むと
き、このデ−タＤＱがＤ２に変化（斜線部）してしまっ
てＣＰＵ６１が正規のデ−タＤＱを取り込めず誤動作が
生じるという問題があった。この発明は上記のような問
題点を解消するためになされたものであり、アクセスタ
イムを調整することができる半導体記憶装置を得ること
を目的としている。また、セットアップ時間あるいはホ
−ルド時間が短くても外部信号の入力が正常に行われる
半導体記憶装置を得ることを目的としている。

【００１２】

【課題を解決するための手段】この発明に係わる半導体
記憶回路は、外部から与えられる制御信号に応じてデ−
タの出力を指示する出力制御信号を出力する制御信号バ
ッファ、遅延制御信号および出力制御信号を受け、この
出力制御信号が出力を指示するレベルとなると遅延制御
信号のレベルに応答した遅延時間ぶん遅れて出力を指示
するレベルとなる遅延信号を出力する遅延回路、および
遅延信号を受け、この遅延信号が出力を指示するレベル
となると内部から読み出されたリ−ドデ−タに応じたデ
−タを出力するデ−タ出力バッファを備えたものであ
る。

【００１３】また、外部から与えられる制御信号に応じ
てデ−タの出力を指示する出力制御信号を出力する制御
信号バッファ、遅延制御信号および内部から読み出され
たリ−ドデ−タに応じた内部デ−タを受け、この内部デ
−タを遅延制御信号のレベルに応答した遅延時間ぶん遅
延させた遅延信号を出力する遅延回路、および出力制御
信号がデ−タの出力を指示するレベルとなるとこの遅延
信号に応じたデ−タを出力するデ−タ出力バッファを備
えたものである。

【００１４】また、遅延制御信号および外部から与えら
れる外部信号を受け、この外部信号を遅延制御信号に応
答した遅延時間ぶん遅延させた遅延信号を出力する遅延
回路、およびこの遅延信号を受け、クロック信号の第１
のレベルから第２のレベルへの変化に応答して遅延信号
をラッチするラッチ回路を備えたものである。

【００１５】また、遅延制御信号およびクロック信号を
受け、このクロック信号を遅延制御信号に応答した遅延
時間ぶん遅延させた遅延信号を出力する遅延回路、およ
び外部から与えられる外部信号を受け、この遅延信号の
第１のレベルから第２のレベルへの変化に応答して外部
信号をラッチするラッチ回路を備えたものである。

【００１６】さらに、遅延制御用ボンディングパッドを
備え、遅延制御信号のレベルはこの遅延制御用ボンディ
ングパッドに与えられる電位に応じて変化させたもので
ある。

【００１７】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態１である非
同期式ＳＲＡＭについて説明する。図１は非同期式ＳＲ
ＡＭの出力バッファなどのブロック図を示している。図
２は図１の遅延回路の詳細回路図である。ＳＲＡＭ１０
００はデ−タの出力を指示するためのアウトプットイネ
−ブル信号ＯＥが与えられるＯＥ入力端子１１０、デ−
タの読み出し、または書き込みを制御するためのリ−ド
ライト信号ＲＷが与えられるＲＷ入力端子１２０、デ−
タＤＱを出力するためのデ−タ出力端子１９０、および
遅延制御信号ＤＣが与えられる遅延制御信号入力端子１
６０を備える。また、ＳＲＡＭ１０００はアウトプット
イネ−ブル信号ＯＥおよびリ−ドライト信号ＲＷ受け、
アウトプットイネ−ブル信号ＯＥがデ−タの出力を示す
ロウレベルとなり、リ−ドライト信号ＲＷが読み出しを
示すハイレベルとなるとハイレベルになる出力信号ＯＥ
Ｂを出力するＯＥバッファ１３０を備える。このＯＥバ
ッファ１３０はインバ−タ回路１３０ａとＮＯＲ回路１
３０ｂを有する。さらに、ＳＲＡＭ１０００はＯＥバッ
ファ１３０の出力信号ＯＥＢおよび遅延制御信号ＤＣを
受け、遅延制御信号ＤＣに応じた遅延時間だけＯＥバッ
ファ１３０の出力信号ＯＥＢを遅延した遅延信号を出力
する遅延回路１８０を備える。

【００１８】さらにまた、ＳＲＡＭ１０００はこのＳＲ
ＡＭ１０００に含まれるメモリセルアレイ中の外部から
ＳＲＡＭ１０００に与えられるアドレス信号に応じて選
択されたメモリセル（図示せず。）から読み出されたリ
−ドデ−タＲＤおよび遅延回路１８０からの遅延信号を
受け、遅延信号がハイレベルのとき、リ−ドデ−タＲＤ
がハイレベルであるとハイレベル、リ−ドデ−タＲＤが
ロウレベルであるとロウレベルとなり、遅延信号がロウ
レベルのとき、リ−ドデ−タＲＤのレベルによらずハイ
インピ−ダンス状態となる出力デ−タＤＱをデ−タ出力
端子１９０に出力するためのデ−タ出力バッファ１４０
を備える。デ−タ出力バッファ１４０はＮＡＮＤ回路１
４０ａ、ＮＯＲ回路１４０ｂ、Ｐチャネルトランジスタ
１４０ｃ、Ｎチャネルトランジスタ１４０ｄおよびイン
バ−タ回路１４０ｅを有する。

【００１９】このデ−タ出力バッファ１４０において
は、遅延回路１８０からの遅延信号がハイレベルでイン
バ−タ回路１４０ｅの出力信号がロウレベルのときＮＡ
ＮＤ回路１４０ａおよびＮＯＲ回路１４０ｂがイネ−ブ
ル状態となり、リ−ドデ−タＲＤがハイレベルとなると
ＮＡＮＤ回路１４０ａの出力およびＮＯＲ回路１４０ｂ
の出力はともにロウレベルとなりＰチャネルトランジス
タ１４０ｃは導通状態、Ｎチャネルトランジスタ１４０
ｄは非導通状態となって出力デ−タＤＱはハイレベルと
なる。また、このときリ−ドデ−タＲＤがロウレベルと
なるとＮＡＮＤ回路１４０ａの出力およびＮＯＲ回路１
４０ｂの出力はともにハイレベルとなり、Ｐチャネルト
ランジスタ４ｃは非導通状態、Ｎチャネルトランジスタ
１４０ｄは導通状態となって出力デ−タＤＱはロウレベ
ルとなる。

【００２０】さらに、遅延回路１８０からの遅延信号が
ロウレベルでインバ−タ回路１４０ｅの出力がハイレベ
ルのとき、ＮＡＮＤ回路１４０ａおよびＮＯＲ回路１４
０ｂがディスエ−ブル状態となり、リ−ドデ−タＲＤの
レベルによらずＮＡＮＤ回路１４０ａの出力およびＮＯ
Ｒ回路１４０ｂの出力はそれぞれハイレベルおよびロウ
レベルとなり、Ｐチャネルトランジスタ１４０ｃおよび
Ｎチャネルトランジスタ１４０ｄは非導通状態となって
出力デ−タＤＱはハイインピ−ダンス状態となる。

【００２１】また、図２を参照して、遅延回路１８０は
Ｎチャネルトランジスタ１８０ａ，１８０ｃ，１８０ｆ
およびインバ−タ回路１８０ｂ，１８０ｄ，１８０ｅを
有する。この遅延回路においては、遅延制御信号ＤＣが
ハイレベルでインバ−タ回路１８０ｂの出力がロウレベ
ルのときはＮチャネルトランジスタ１８０ａが導通状
態、Ｎチャネルトランジスタ１８０ｃ，１８０ｆが非導
通状態となってＯＥバッファ１３０の出力信号ＯＥＢは
そのまま出力される。また、遅延制御信号ＤＣがロウレ
ベルでインバ−タ回路１８０ｂの出力がハイレベルのと
きはＮチャネルトランジスタ１８０ａが非導通状態、Ｎ
チャネルトランジスタ１８０ｃ，１８０ｆが導通状態と
なってＯＥバッファ１３０の出力信号ＯＥＢはインバ−
タ回路１８０ｄ，１８０ｅを介して２段分のインバ−タ
回路の遅延を受けて出力される。もっとも、このインバ
−タ回路の個数は遅延時間を長くしたければ、それに応
じて数を増やせばよいので２個に限るものではない。

【００２２】次に動作について説明する。まず、遅延制
御信号ＤＣがハイレベルのとき、リ−ドライト信号ＲＷ
が読み出しを指示するハイレベルとされ、ＳＲＡＭ１０
０内のメモリセルからリ−ドデ−タＲＤが読み出され、
アウトプットイネ−ブル信号ＯＥがデ−タの出力を指示
するロウレベルに変化すると、ＯＥバッファ１３０の出
力信号ＯＥＢをハイレベルに変化させる。そして、この
ＯＥバッファ１３０の出力信号ＯＥＢを受ける遅延回路
１８０は遅延制御信号ＤＣがハイレベルなのを受けて、
ハイレベルとなったＯＥバッファ１３０の出力信号ＯＥ
Ｂをそのまま出力し、この出力を受ける出力バッファ１
４０はリ−ドデ−タＲＤに応じた出力デ−タＤＱを出力
する。

【００２３】次に、遅延制御信号ＤＣがロウレベルのと
きは、リ−ドライト信号ＲＷが読み出しを指示するハイ
レベルとされ、ＳＲＡＭ１０００内のメモリセルからリ
−ドデ−タＲＤが読み出され、アウトプットイネ−ブル
信号ＯＥがデ−タの出力を指示するロウレベルに変化す
ると、ＯＥバッファ１３０が出力信号ＯＥＢをハイレベ
ルに変化させるまでは、遅延制御信号ＤＣがハイレベル
のときと同様に動作する。そして、ＯＥバッファ１３０
の出力信号ＯＥＢを受ける遅延回路１８０は遅延制御信
号ＤＣがロウレベルなのを受けて、ハイレベルとなった
ＯＥバッファ１３０の出力信号ＯＥＢをこの遅延回路１
８０に含まれる２段のインバ−タ回路１８０ｄ，１８０
ｅによる遅延時間だけ遅延させて出力し、この出力を受
ける出力バッファ１４０は遅延制御信号ＤＣがハイレベ
ルのときに比べて遅延時間だけ遅れてリ−ドデ−タＲＤ
に応じた出力デ−タＤＱを出力する。

【００２４】以上のようにこの実施の形態１のＳＲＡＭ
１０００では、遅延制御信号ＤＣにより遅延時間を変化
させることのできる遅延回路１８０を備えるので、アウ
トプットイネ−ブル信号ＯＥがロウレベルになってから
出力デ−タＤＱが出力されるまでのＯＥアクセスタイム
が短いため、この出力デ−タＤＱを複数のＳＲＡＭ１０
００が共通に使用するデ−タバスに出力したときデ−タ
が衝突するようであれば、遅延制御信号ＤＣをロウレベ
ルにすることでＯＥアクセスタイムが長くなりデ−タの
衝突を避けることができる。

【００２５】実施の形態２．図３および図４はこの発明
の実施の形態２による非同期式ＳＲＡＭを示すもので、
図３は非同期式ＳＲＡＭの出力バッファなどのブロック
図を示す。図４は図３の遅延回路の詳細回路図である。
図において、他の実施の形態と同一または相当部分には
同一符号を付して説明を省略する。この実施の形態２の
ＳＲＡＭ１０１０が実施の形態１のＳＲＡＭ１０００と
異なる点は、実施の形態１のＳＲＡＭ１０００では遅延
制御信号入力端子１６０を備え、この遅延制御信号入力
端子１６０に与えられる遅延制御信号ＤＣのレベルによ
って遅延回路１８０の遅延時間が変化していたのに対
し、実施の形態２のＳＲＡＭ１０１０は遅延制御信号入
力端子の代わりに遅延制御用ボンディングパッド１７０
を備え、このボンディングパッド１７０を電源電位Ｖｃ
ｃが与えられる電源パッド１７０ａまたは接地電位ＧＮ
Ｄが与えられる接地パッド１７０ｂにワイヤボンディン
グすることで遅延時間を変化させている点である。

【００２６】そして、遅延制御用ボンディングパッド１
７０が電源パッド１７０ａに接続されると実施の形態１
において遅延制御信号ＤＣがハイレベルにされたときと
同様に遅延回路１８０はＯＥバッファ１３０からの出力
信号ＯＥＢをそのまま出力し、遅延制御用ボンディング
パッド１７０が接地パッド１７０ｂに接続されると実施
の形態１において遅延制御信号ＤＣがロウレベルにされ
たときと同様に遅延回路１８０はＯＥバッファ１３０か
らの出力信号ＯＥＢを遅延回路１８０に含まれる２段の
インバ−タ回路１８０ｄ，１８０ｅによる遅延時間だけ
遅延させて出力する。その他は実施の形態１と同様に動
作し、同様の効果を奏する。さらに、この実施の形態２
ではＳＲＡＭ１０１０が搭載されるシステムから実施の
形態１における遅延制御信号ＤＣのような新たな信号の
入力を必要としないので、システム自体の設計を変更し
なくても済む。また、ボンディングによる遅延調整をＳ
ＲＡＭ１０１０のアセンブリ工程で行えるため、ＯＥア
クセスタイムの異なるチップをアセンブリ工程の前まで
は同一マスク同一工程で製造できる。

【００２７】実施の形態３．図５〜図７は、この発明の
実施の形態３による同期式ＳＲＡＭを示すもので、図５
は同期式ＳＲＡＭの出力レジスタのブロック図を示して
いる。図６は図５の遅延回路の詳細回路図である。図７
は図５の動作のタイミングチャ−トである。ＳＲＡＭ２
０００はデ−タの出力を指示するためのアウトプットイ
ネ−ブル信号ＯＥが与えられるＯＥ入力端子２１１、ク
ロック信号が与えられるＣＬＫ入力端子２１０、デ−タ
ＤＱを出力するためのデ−タ出力端子２９０を備える。
また、ＳＲＡＭ２０００はアウトプットイネ−ブル信号
ＯＥおよびアウトプットイネ−ブル信号デ−タの読み出
し、または書き込みを制御するための内部リ−ドライト
信号ＲＷおよびクロック信号ＣＬＫを受け、アウトプッ
トイネ−ブル信号ＯＥがデ−タの出力を示すロウレベル
となり、内部リ−ドライト信号ＲＷが読み出しを指示す
るロウレベルとなり、クロック信号ＣＬＫがハイレベル
になるとハイレベルになる出力信号ＯＥＢを出力するＯ
Ｅバッファ２３０を備える。このＯＥバッファ２３０は
インバ−タ回路２３０ｃとＮＯＲ回路２３０ｄを有す
る。

【００２８】さらに、ＳＲＡＭ２０００はこのＳＲＡＭ
２０００に含まれるメモリセルアレイ中の外部からＳＲ
ＡＭ２０００に与えられるアドレス信号に応じて選択さ
れたメモリセル（図示せず。）から読み出されたリ−ド
デ−タＲＤおよびクロック信号ＣＬＫを受け、クロック
信号ＣＬＫがロウレベルになるのに応じてリ−ドデ−タ
ＲＤを取り込み、クロック信号ＣＬＫがハイレベルにな
るのに応じて取り込んだリ−ドデ−タＲＤをラッチして
出力するデ−タレジスタ２１３、およびデ−タレジスタ
２１３からの出力信号ＤＲおよび遅延制御信号ＤＣを受
け、遅延制御信号ＤＣに応じた遅延時間だけ出力信号Ｄ
Ｒを遅延させた信号を出力する遅延回路２８０を備え
る。

【００２９】さらにまた、ＳＲＡＭ２０００はＯＥバッ
ファ２３０の出力信号ＯＥＢと遅延回路２８０の出力を
受け、ＯＥバッファ２３０の出力信号ＯＥＢがハイレベ
ルのとき、遅延回路２８０の出力がハイレベルであると
ハイレベル、遅延回路２８０の出力がロウレベルである
とロウレベルとなり、ＯＥバッファ２３０の出力信号Ｏ
ＥＢがロウレベルのとき、遅延回路２８０の出力のレベ
ルによらずハイインピ−ダンス状態となる出力デ−タＤ
Ｑをデ−タ出力端子２９０に出力するためのデ−タ出力
バッファ２４０を備える。デ−タ出力バッファ２４０は
ＮＡＮＤ回路２４０ａ、ＮＯＲ回路２４０ｂ、Ｐチャネ
ルトランジスタ２４０ｃ、Ｎチャネルトランジスタ２４
０ｄおよびインバ−タ回路２４０ｅを有する。

【００３０】このデ−タ出力バッファ２４０において
は、ＯＥバッファ２３０の出力信号ＯＥＢがハイレベル
でインバ−タ回路２４０ｅの出力信号がロウレベルのと
きＮＡＮＤ回路２４０ａおよびＮＯＲ回路２４０ｂがイ
ネ−ブル状態となり、遅延回路２８０の出力がハイレベ
ルとなるとＮＡＮＤ回路２４０ａの出力およびＮＯＲ回
路２４０ｂの出力はともにロウレベルとなりＰチャネル
トランジスタ２４０ｃは導通状態、Ｎチャネルトランジ
スタ２４０ｄは非導通状態となって出力デ−タＤＱはハ
イレベルとなる。またこのとき遅延回路２８０の出力が
ロウレベルとなるとＮＡＮＤ回路２４０ａの出力および
ＮＯＲ回路２４０ｂの出力はともにハイレベルとなり、
Ｐチャネルトランジスタ２４０ｃは非導通状態、Ｎチャ
ネルトランジスタ２４０ｄは導通状態となって出力デ−
タＤＱはロウレベルとなる。

【００３１】さらに、ＯＥバッファ２３０の出力信号Ｏ
ＥＢがロウレベルでインバ−タ回路２４０ｅの出力がハ
イレベルのとき、ＮＡＮＤ回路２４０ａおよびＮＯＲ回
路２４０ｂがディスエ−ブル状態となり、遅延回路２８
０の出力レベルによらずＮＡＮＤ回路２４０ａの出力お
よびＮＯＲ回路２４０ｂの出力はそれぞれハイレベルお
よびロウレベルとなり、Ｐチャネルトランジスタ２４０
ｃおよびＮチャネルトランジスタ２４０ｄは非導通状態
となって出力デ−タＤＱはハイインピ−ダンス状態とな
る。

【００３２】また、図６を参照して、遅延回路２８０は
Ｎチャネルトランジスタ２８０ａ，２８０ｃ，２８０ｆ
およびインバ−タ回路２８０ｂ，２８０ｄ，２８０ｅを
有する。この遅延回路においては、遅延制御信号ＤＣが
ハイレベルでインバ−タ回路２８０ｂの出力がロウレベ
ルのときはＮチャネルトランジスタ２８０ａが導通状
態、Ｎチャネルトランジスタ２８０ｃ，２８０ｆが非導
通状態となってデ−タレジスタ２１３の出力ＤＲはその
まま出力される。また、遅延制御信号ＤＣがロウレベル
でインバ−タ回路２８０ｂの出力がハイレベルのときは
Ｎチャネルトランジスタ２８０ａが非導通状態、Ｎチャ
ネルトランジスタ２８０ｃ，２８０ｆが導通状態となっ
てデ−タレジスタ２１３の出力ＤＲはインバ−タ回路２
８０ｄ，２８０ｅを介して２段分のインバ−タ回路の遅
延を受けて出力される。もっとも、このインバ−タ回路
の個数は遅延時間を長くしたければ、それに応じて数を
増やせばよいので２個に限るものではない。また、デ−
タレジスタ２１３の構成は従来と同様である。

【００３３】次に図７を参照して上記のように構成され
たＳＲＡＭ２０００の動作について説明する。遅延制御
信号ＤＣがハイレベルのとき、まず、時刻ｔ０でのクロ
ック信号ＣＬＫの立ち上がり時に外部からのリ−ドライ
ト信号が読み出しを指示するハイレベルにされると内部
リ−ドライト信号ＲＷがハイレベルとなり、このクロッ
ク信号ＣＬＫの立ち上がり時にアクセスされたＤ１のリ
−ドデ−タＲＤは時刻ｔ２でデ−タレジスタ２１３に与
えられる。一方、クロック信号ＣＬＫが時刻ｔ１でロウ
レベルになったのに応じてデ−タレジスタ２１３はリ−
ドデ−タを取り込む状態となっているので、Ｄ１となっ
たリ−ドデ−タＲＤがデ−タレジスタ２１３に取り込ま
れる。

【００３４】そしてアウトプットイネ−ブル信号ＯＥが
デ−タの出力を示すロウレベルとなり、クロック信号Ｃ
ＬＫが時刻ｔ３でハイレベルに変化すると、取り込まれ
ていたＤ１のリ−ドデ−タＲＤがデ−タレジスタ２１３
にラッチされるとともにデ−タレジスタ２１３の出力Ｄ
Ｒとして時刻ｔ４で出力される。また、このときＯＥバ
ッファ２３０から出力される出力信号ＯＥＢがハイレベ
ルとなる。そして、遅延制御信号ＤＣがハイレベルなの
を受けて遅延回路２８０はデ−タレジスタ２１３の出力
ＤＲをそのままデ−タ出力バッファ２４０に出力する。
するとこのデ−タ出力バッファ２４０は時刻ｔ５でＤ１
となるデ−タＤＱを出力する。

【００３５】さらに、クロック信号ＣＬＫが時刻ｔ６で
ロウレベルになるとデ−タレジスタ２１３はリ−ドデ−
タＲＤを取り込む状態となる。一方、ＯＥバッファ２３
０は出力信号ＯＥＢをロウレベルとし、デ−タ出力バッ
ファ２４０から出力されるデ−タＤＱはハイインピ−ダ
ンスとなるが、ＤＱ端子２９０が接続されているシステ
ムのデ−タバスのキャパシタンスによりデ−タＤＱはＤ
１のまま保持される。そして、時刻ｔ３におけるクロッ
ク信号ＣＬＫの立ち上がり時にアクセスされたメモリセ
ルからのＤ２のリ−ドデ−タＲＤが時刻ｔ７でデ−タレ
ジスタ２１３に与えられると、このデ−タレジスタ２１
３にＤ２のリ−ドデ−タＲＤが取り込まれる。そしてク
ロック信号ＣＬＫが時刻ｔ８でハイレベルに変化する
と、取り込まれていたＤ２のリ−ドデ−タＲＤがデ−タ
レジスタ２１３にラッチされるとともにデ−タレジスタ
２１３の出力ＤＲとして時刻ｔ９で出力される。また、
このときＯＥバッファ２３０から出力される出力信号Ｏ
ＥＢは再びハイレベルとなる。

【００３６】そして、遅延制御信号ＤＣがハイレベルな
のを受けて遅延回路２８０はデ−タレジスタ２１３の出
力ＤＲをそのままデ−タ出力バッファ２４０に出力す
る。するとこのデ−タ出力バッファ２４０は時刻ｔ１０
でＤ２となるデ−タＤＱを出力する。遅延制御信号ＤＣ
がロウレベルのとき、時刻ｔ１０でアクセスを開始して
時刻ｔ４でデ−タレジスタ２１３の出力ＤＲがＤ１にな
るところまでは遅延制御信号ＤＣがハイレベルのときと
同様の動作をする。そして、Ｄ１のデ−タレジスタ２１
３の出力ＤＲを受ける遅延回路２８０は、遅延制御信号
ＤＣがロウレベルなのを受けて出力ＤＲをこの遅延回路
２８０に含まれる２段のインバ−タ回路２８０ｄ、２８
０ｅによる遅延時間だけ遅延させて出力し、この遅延回
路２８０からの出力を受けるデ−タ出力バッファ２４０
は遅延制御信号ＤＣがハイレベルのときに比べて遅延時
間分Δｔだけ遅れた時刻ｔ５＋ΔｔにＤ１のデ−タＤＱ
を出力する。Ｄ２のデ−タＤＱを出力するときもＤ１の
デ−タＤＱを出力するときと同様に遅延時間分Δｔだけ
遅れた時刻ｔ１０＋Δｔで出力される。

【００３７】以上のようにこの実施の形態３のＳＲＡＭ
２０００では、遅延制御信号ＤＣにより遅延時間を変化
させることのできる遅延回路２８０を備えるので、クロ
ック信号ＣＬＫがハイレベルになってからデ−タＤＱが
出力されるまでのクロックアクセスタイムが短いために
ＣＰＵがこのデ−タＤＱをクロック信号ＣＬＫの立ち上
がりで取り込めないようであれば、遅延制御信号ＤＣを
ロウレベルにすることでクロックアクセスタイムが長く
なり、デ−タＤＱの有効時間を長くすることができる。

【００３８】実施の形態４．図８と図９は、この発明の
実施の形態４による同期式ＳＲＡＭを示すもので、図８
は同期式ＳＲＡＭの出力レジスタのブロック図を示して
いる。図９は図８の遅延回路の詳細回路図である。この
実施の形態４のＳＲＡＭ２０１０が実施の形態３のＳＲ
ＡＭ２０００と異なる点は、実施の形態３のＳＲＡＭ２
０００では遅延制御信号入力端子２６０を備えて、この
遅延制御信号入力端子２６０に与えられる遅延制御信号
ＤＣのレベルによって遅延回路２８０の遅延時間が変化
していたのに対し、この実施の形態４のＳＲＡＭ２０１
０は実施の形態２と同様に遅延制御信号入力端子の代わ
りに遅延制御用ボンディングパッド２７０を備え、この
ボンディングパッド２７０を電源電位Ｖｃｃが与えられ
る電源パッド２７０ａまたは接地電位ＧＮＤが与えられ
る接地パッド２７０ｂにワイヤボンディングすることで
遅延時間を変化させている点である。

【００３９】そして、遅延制御用ボンディングパッド２
７０が電源パッド２７０ａに接続されると実施の形態３
において遅延制御信号ＤＣがハイレベルにされたときと
同様に遅延回路２８０はデ−タレジスタ２１３の出力Ｄ
Ｒをそのまま出力し、遅延制御用ボンディングパッド２
７０が接地パッド２７０ｂに接続されると実施の形態３
において遅延制御信号ＤＣがロウレベルにされたときと
同様に遅延回路２８０はデ−タレジスタ２１３の出力Ｄ
Ｒを遅延回路２８０に含まれる２段のインバ−タ回路２
８０ｄ，２８０ｅによる遅延時間だけ遅延させて出力す
る。その他は実施の形態３と同様に動作し、同様の効果
を奏する。

【００４０】さらに、この実施の形態４ではＳＲＡＭ２
０１０が搭載されるシステムから実施の形態３における
遅延制御信号ＤＣのような新たな信号の入力を必要とし
ないので、システム自体の設計を変更しなくても済む。
また、ボンディングによる遅延調整をＳＲＡＭ２０１０
のアセンブリ工程で行えるため、クロックアクセスタイ
ムの異なるチップをアセンブリ工程の前までは同一マス
ク同一工程で製造できる。

【００４１】実施の形態５．図１０〜図１２は、この発
明の実施の形態５による同期式ＳＲＡＭを示すもので、
この実施の形態５のＳＲＡＭ２０２０（図示せず。）は
クロック信号ＣＬＫが与えられるＣＬＫ入力端子２１
０、外部信号ＥＳが与えられるＥＳ入力端子２１５、遅
延制御信号ＤＣ１が与えられる遅延制御信号入力端子２
７１ａおよび遅延制御信号ＤＣ２が与えられる遅延制御
信号入力端子２７１ｂを備える。また、ＳＲＡＭ２０２
０はＣＬＫ入力端子２１０およびＥＳ入力端子２１５か
らそれぞれクロック信号ＣＬＫおよび外部信号ＥＳを受
け、クロック信号ＣＬＫがロウレベルになるのに応答し
て外部信号ＥＳを取り込み、クロック信号ＣＬＫがハイ
レベルになるのに応答して取り込んだ外部信号ＥＳをラ
ッチしてこのラッチされた外部信号ＥＳに応じた内部信
号ＩＳを出力する入力レジスタ２２０を備える。

【００４２】そして、入力レジスタ２２０は外部信号Ｅ
Ｓおよび遅延制御信号ＤＣ１を受け、遅延制御信号ＤＣ
１に応じた遅延時間だけ外部信号ＥＳを遅延させた遅延
信号ＤＳ１を出力する遅延回路２８１と、クロック信号
ＣＬＫおよび遅延制御信号ＤＣ２を受け、遅延制御信号
ＤＣ２に応じた遅延時間だけクロック信号ＣＬＫを遅延
させた遅延信号ＤＳ２を出力する遅延回路２８２を有す
る。また、入力レジスタ２２０は遅延回路２８２の出力
を反転してノ−ドａに出力するインバ−タ回路２２０ａ
と、インバ−タ回路２２０ａの出力を反転してノ−ドｂ
に出力するインバ−タ回路２２０ｂを有する。

【００４３】さらに、ノ−ドａとノ−ドｂの電位および
遅延回路２８１からの遅延信号ＤＳ１を受け、ノ−ドａ
の電位がハイレベルでノ−ドｂの電位がロウレベルのと
き遅延信号ＤＳ１を取り込んでこの遅延信号ＤＳ１を反
転させた信号をノ−ドｃに出力し、ノ−ドａの電位がロ
ウレベルでノ−ドｂの電位がハイレベルになると取り込
んだ遅延信号ＤＳ１およびノ−ドｃに出力する信号をラ
ッチするラッチ回路２２１と、ノ−ドａの電位がロウレ
ベルでノ−ドｂの電位がハイレベルのときノ−ドｃに出
力される信号を取り込んでこの信号を内部信号ＩＳとし
てノ−ドｄに出力し、ノ−ドａの電位がハイレベルでノ
−ドｂの電位がロウレベルになると内部信号ＩＳをラッ
チするラッチ回路２２２を有する。そして、ラッチ回路
２２１はトランスファゲ−ト２２１ａ，２２１ｂおよび
インバ−タ回路２２１ｃ，２２１ｄを含み、ラッチ回路
２２２はトランスファゲ−ト２２２ａ，２２２ｂおよび
インバ−タ回路２２２ｃ，２２２ｄを含む。また、遅延
回路２８１および２８２は図１１に示されるように実施
の形態１における遅延回路１８０と同様の回路構成から
なる。

【００４４】次に以上のように構成されたＳＲＡＭ２０
２０の入力レジスタ２２０の動作について図１２を参照
して説明する。まず、時刻ｔ０でクロック信号ＣＬＫが
ロウレベルになると、遅延回路２８２およびインバ−タ
回路２２０ａを介してノ−ドａの電位が時刻ｔ１でハイ
レベル、ノ−ドｂの電位が時刻ｔ２でロウレベルとなり
ラッチ回路２２１は遅延回路２８１を介して外部信号Ｅ
Ｓを取り込む状態となり、時刻ｔ３で外部信号ＥＳがロ
ウレベルとなるのに応じて時刻ｔ４でロウレベルとなる
遅延信号ＤＳ１を取り込んで、ノ−ドｃへの出力を時刻
ｔ５でハイレベルとする。そして、時刻ｔ１でクロック
信号ＣＬＫがハイレベルになると、遅延回路２８２およ
びインバ−タ回路２２０ａを介してノ−ドａの電位が時
刻ｔ７でロウレベル、ノ−ドｂの電位が時刻ｔ８でハイ
レベルとなりラッチ回路２２１は取り込んでいたロウレ
ベルの遅延信号ＤＳ１およびこれを反転させたハイレベ
ルのノ−ドｃへの出力をラッチする。さらに、ラッチ回
路２２２はハイレベルのノ−ドｃへの出力を取り込むと
ともに時刻ｔ９でノ−ドｄへ出力する内部信号ＩＳをハ
イレベルとする。また、時刻ｔ１０で外部信号ＥＳがハ
イレベルに変化すると、これに応じて遅延回路２８１か
ら出力される遅延信号ＤＳ１は時刻ｔ１１でハイレベル
に変化する。

【００４５】そして、外部信号ＥＳのホ−ルド時間が図
１２（ａ）に示されるように短いときは、遅延制御信号
ＤＣ２をハイレベルにすることで遅延回路２８２はクロ
ック信号ＣＬＫをそのまま遅延信号ＤＳ２として出力す
るので、クロック信号ＣＬＫの立ち上がりに応じてノ−
ドａの電位がロウレベル、ノ−ドｂの電位がハイレベル
になるまでの時間ｔ８−ｔ６が短くなり、遅延信号ＤＳ
１がハイレベルに変化してしまった後にラッチ回路２２
１が遅延信号ＤＳ１をラッチしてしまうのを避けること
ができる。また、遅延制御信号ＤＣ１をロウレベルにす
ることで遅延回路２８１は外部信号ＥＳをこの遅延回路
２８１に含まれているインバ−タ回路２８１ｄ，２８１
ｅによる遅延時間分遅らせて遅延信号ＤＳ１として出力
するので、外部信号ＥＳがハイレベルになって遅延信号
ＤＳ１がハイレベルになるまでの時間ｔ１１−ｔ１０が
長くなり、遅延信号ＤＳ１がハイレベルに変化してしま
った後にラッチ回路２２１が遅延信号ＤＳ１をラッチし
てしまうのを避けることができる。

【００４６】一方、外部信号ＥＳのセットアップ時間が
図１２（ｂ）に示されるように短いときは、遅延制御信
号ＤＣ２をロウレベルにすることで遅延回路２８２はク
ロック信号ＣＬＫをこの遅延回路２８２に含まれるイン
バ−タ回路２８２ｄ，２８２ｅによる遅延時間分遅らせ
て遅延信号ＤＳ２として出力するので、クロック信号Ｃ
ＬＫの立ち上がりに応じてノ−ドａの電位がロウレベ
ル、ノ−ドｂの電位がハイレベルになるまでの時間ｔ８
−ｔ６が長くなり、遅延信号ＤＳ１がロウレベルに変化
する前にラッチ回路２２１が遅延信号ＤＳ１をラッチし
てしまうのを避けることができる。また、遅延信号ＤＳ
１をハイレベルにすることで遅延回路２８１は外部信号
ＥＳをそのまま遅延信号ＤＳ１として出力するので、外
部信号ＥＳがロウレベルになって遅延信号ＤＳ１がロウ
レベルになるまでの時間ｔ４−ｔ３が短くなり、遅延信
号ＤＳ１がロウレベルに変化する前にラッチ回路２２１
が遅延信号ＤＳ１をラッチしてしまうのを避けることが
できる。

【００４７】以上のようにこの実施の形態５では外部信
号ＥＳのホ−ルド時間が短いときは、遅延制御信号ＤＣ
２をハイレベルにするか、遅延制御信号ＤＣ１をロウレ
ベルにするか、または遅延制御信号ＤＣ２をハイレベル
かつ遅延制御信号ＤＣ１をロウレベルにすることで遅延
信号ＤＳ１がハイレベルに変化してしまった後にラッチ
回路２２１が遅延信号ＤＳ１をラッチしてしまうのを避
けることができる。また、外部信号ＥＳのセットアップ
時間が短いときは、遅延制御信号ＤＣ２をロウレベルに
するか、遅延制御信号ＤＣ１をハイレベルにするか、ま
たは遅延制御信号ＤＣ２をハイレベルかつ遅延制御信号
ＤＣ１をロウレベルにすることで遅延信号ＤＳ１がロウ
レベルに変化する前にラッチ回路２２１が遅延信号ＤＳ
１をラッチしてしまうのを避けることができる。

【００４８】実施の形態６．図１３と図１４は、この発
明の実施の形態６による同期式ＳＲＡＭを示すものであ
る。この実施の形態６のＳＲＡＭ２０３０（図示せ
ず。）が実施の形態５のＳＲＡＭ２０２０と異なる点
は、実施の形態５のＳＲＡＭ２０２０では遅延制御信号
入力端子２７１ａおよび２７１ｂを備えてこの遅延制御
信号入力端子２７１ａおよび２７１ｂにそれぞれ与えら
れる遅延制御信号ＤＣ１およびＤＣ２のレベルによって
遅延回路２８１および２８２の遅延時間が変化していた
のに対し、この実施の形態６のＳＲＡＭ２０３０は実施
の形態２と同様に遅延制御信号入力端子の代わりに遅延
制御用ボンディングパッド２７１ｃおよび２７１ｄを備
え、このボンディングパッド２７１ｃおよび２７１ｄを
電源電位Ｖｃｃが与えられる電源パッド２７１ａまたは
接地電位ＧＮＤが与えられる接地パッド２７１ｂにワイ
ヤボンディングすることで遅延時間を変化させている点
である。

【００４９】そして、遅延制御用ボンディングパッド２
７１ｃおよび２７１ｄが電源パッド２７１ａに接続され
ると実施の形態５において遅延制御信号ＤＣ１またはＤ
Ｃ２がハイレベルにされたときと同様に遅延回路２８１
または２８２は、外部信号ＥＳまたはクロック信号ＣＬ
Ｋをそのまま出力し、遅延制御用ボンディングパッド２
７１ｃおよび２７１ｄが接地パッド２７１ｂに接続され
ると実施の形態５において遅延制御信号ＤＣ１またはＤ
Ｃ２がロウレベルにされたときと同様に遅延回路２８１
または２８２は、外部信号ＥＳまたはクロック信号ＣＬ
Ｋを遅延回路２８１または２８２に含まれる２段のイン
バ−タ回路２８１ｄ，２８１ｅまたは２８２ｄ，２８２
ｅによる遅延時間だけ遅延させて出力する。その他は実
施の形態５と同様に動作し、同様の効果を奏する。

【００５０】さらに、この実施の形態６ではＳＲＡＭ２
０３０が搭載されるシステムから実施の形態５における
遅延制御信号ＤＣ１またはＤＣ２のような新たな信号の
入力を必要としないので、システム自体の設計を変更し
なくても済む。また、ボンディングによる遅延調整をＳ
ＲＡＭ２０３０のアセンブリ工程で行えるため、信号入
力タイミングの異なるチップをアセンブリ工程の前まで
は同一マスク同一工程で製造できる。

【００５１】

【発明の効果】上記したように、この発明によれば、外
部から与えられる制御信号に応じてデ−タの出力を指示
する出力制御信号を出力する制御信号バッファと遅延制
御信号およびこの出力制御信号を受け、出力制御信号が
出力を指示するレベルとなると遅延制御信号のレベルに
応答した遅延時間ぶん遅れて出力を指示するレベルとな
る遅延信号を出力する遅延回路およびこの遅延信号を受
け、遅延信号が出力を指示するレベルとなると内部から
読み出されたリ−ドデ−タに応じたデ−タを出力するデ
−タ出力バッファを備えているので、アクセスタイムを
調整することができる半導体記憶装置を得ることができ
る。

【００５２】また、外部から与えられる制御信号に応じ
てデ−タの出力を指示する出力制御信号を出力する制御
信号バッファと遅延制御信号および内部から読み出され
たリ−ドデ−タに応じた内部デ−タを受け、この内部デ
−タを遅延制御信号のレベルに応答した遅延時間ぶん遅
延させた遅延信号を出力する遅延回路および出力制御信
号がデ−タの出力を指示するレベルとなると遅延信号に
応じたデ−タを出力するデ−タ出力バッファを備えてい
るので、アクセスタイムを調整することができる半導体
記憶装置を得ることができる。

【００５３】また、遅延制御信号および外部から与えら
れる外部信号を受け、この外部信号を遅延制御信号に応
答した遅延時間ぶん遅延させた遅延信号を出力する遅延
回路および遅延信号を受け、クロック信号の第１のレベ
ルから第２のレベルへの変化に応答してこの遅延信号を
ラッチするラッチ回路を備えているので、ホ−ルド時間
またはセットアップ時間が短くても外部信号の入力が正
常におこなわれる半導体記憶装置を得ることができる。

【００５４】また、遅延制御信号およびクロック信号を
受け、このクロック信号を遅延制御信号に応答した遅延
時間ぶん遅延させた遅延信号を出力する遅延回路および
外部から与えられる外部信号を受け、遅延信号の第１の
レベルから第２のレベルへの変化に応答してこの外部信
号をラッチするラッチ回路を備えているので、ホ−ルド
時間またはセットアップ時間が短くても外部信号の入力
が正常におこなわれる半導体記憶装置を得ることができ
る。

【００５５】また、遅延制御用ボンディングパッドを備
え、遅延制御信号のレベルはこの遅延制御用ボンディン
グパッドに与えられる電位に応じて変化するため、半導
体記憶装置が搭載されるシステムから新たな遅延制御信
号の入力を必要としないので、システム自体の設計を変
更しなくても済む。また、ボンディングによる遅延調整
を半導体記憶装置のアセンブリ工程で行えるため、信号
入力タイミングの異なるチップをアセンブリ工程の前ま
では同一マスク同一工程で製造できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による非同期式ＳＲ
ＡＭのブロック図である。

【図２】 この発明の実施の形態１のＳＲＡＭにおける
遅延回路の詳細回路図である。

【図３】 この発明の実施の形態２による非同期式ＳＲ
ＡＭの出力バッファのブロック図である。

【図４】 この発明の実施の形態２のＳＲＡＭにおける
遅延回路の詳細回路図である。

【図５】 この発明の実施の形態３による同期式ＳＲＡ
Ｍのブロック図である。

【図６】 この発明の実施の形態３のＳＲＡＭにおける
遅延回路の詳細回路図である。

【図７】 この発明の実施の形態３のＳＲＡＭの動作を
示すタイミングチャ−トである。

【図８】 この発明の実施の形態４による同期式ＳＲＡ
Ｍのブロック図である。

【図９】 この発明の実施の形態４のＳＲＡＭにおける
遅延回路の詳細回路図である。

【図１０】 この発明の実施の形態５による同期式ＳＲ
ＡＭのブロック図である。

【図１１】 この発明の実施の形態５のＳＲＡＭにおけ
る遅延回路の詳細回路図である。

【図１２】 この発明の実施の形態５のＳＲＡＭの動作
を示すタイミングチャ−トである。

【図１３】 この発明の実施の形態６による同期式ＳＲ
ＡＭのブロック図である。

【図１４】 この発明の実施の形態６のＳＲＡＭにおけ
る遅延回路の詳細回路図である。

【図１５】 従来の非同期式半導体記憶装置を用いたシ
ステムを示すブロック図である。

【図１６】 従来の同期式半導体記憶装置を用いたシス
テムを示すブロック図である。

【図１７】 従来の非同期式半導体記憶装置の出力バッ
ファのブロック図である。

【図１８】 従来の同期式半導体記憶装置の出力レジス
タのブロック図である。

【図１９】 従来の同期式半導体記憶装置のデ−タレジ
スタの詳細回路図である。

【図２０】 従来の同期式半導体記憶装置の動作を示す
タイミングチャ−トである。

【図２１】 従来の同期式半導体記憶装置の入力レジス
タのブロック図である。

【図２２】 従来の同期式半導体記憶装置の動作を示す
タイミングチャ−トである。

【符号の説明】

１３０ ＯＥバッファ １４０ 出力バ
ッファ １７０ ボンディングパッド １８０ 遅延回
路 ２２１ ラッチ回路 ２２２ ラッチ
回路 ２３０ ＯＥバッファ ２４０ 出力バ
ッファ ２７０ ボンディングパッド ２７１ｃ ボン
ディングパッド ２７１ｄ ボンディングパッド ２８０ 遅延回路 ２８１ 遅延回
路 ２８２ 遅延回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる制御信号に応じてデ
   −タの出力を指示する出力制御信号を出力する制御信号
   バッファ、 遅延制御信号および前記出力制御信号を受け、前記出力
   制御信号が出力を指示するレベルとなると前記遅延制御
   信号のレベルに応答した遅延時間ぶん遅れて出力を指示
   するレベルとなる遅延信号を出力する遅延回路、および
   前記遅延信号を受け、前記遅延信号が出力を指示するレ
   ベルとなると内部から読み出されたリ−ドデ−タに応じ
   たデ−タを出力するデ−タ出力バッファを備える半導体
   記憶装置。
2. 【請求項２】 外部から与えられる制御信号に応じてデ
   −タの出力を指示する出力制御信号を出力する制御信号
   バッファ、 遅延制御信号および内部から読み出されたリ−ドデ−タ
   に応じた内部デ−タを受け、前記内部デ−タを前記遅延
   制御信号のレベルに応答した遅延時間ぶん遅延させた遅
   延信号を出力する遅延回路、および前記出力制御信号が
   デ−タの出力を指示するレベルとなると前記遅延信号に
   応じたデ−タを出力するデ−タ出力バッファを備える半
   導体記憶装置。
3. 【請求項３】 遅延制御信号および外部から与えられる
   外部信号を受け、前記外部信号を前記遅延制御信号に応
   答した遅延時間ぶん遅延させた遅延信号を出力する遅延
   回路、および前記遅延信号を受け、クロック信号の第１
   のレベルから第２のレベルへの変化に応答して前記遅延
   信号をラッチするラッチ回路を備える半導体記憶装置。
4. 【請求項４】 遅延制御信号およびクロック信号を受
   け、前記クロック信号を前記遅延制御信号に応答した遅
   延時間ぶん遅延させた遅延信号を出力する遅延回路、お
   よび外部から与えられる外部信号を受け、前記遅延信号
   の第１のレベルから第２のレベルへの変化に応答して前
   記外部信号をラッチするラッチ回路を備える半導体記憶
   装置。
5. 【請求項５】 さらに、遅延制御用ボンディングパッド
   を備え、遅延制御信号のレベルは前記遅延制御用ボンデ
   ィングパッドに与えられる電位に応じて変化する請求項
   １ないし請求項４のいずれかに記載の半導体記憶装置。