KR100582358B1 - 반도체 기억 소자의 온 다이 터미네이션 구동 회로 및 방법 - Google Patents

반도체 기억 소자의 온 다이 터미네이션 구동 회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 기억 소자 내 원하지 않는 상황 변화에 무관하게 온 다이 터미네이션 동작을 수행할 수 있는 회로 및 방법을 제공함에 목적이 있다.
상기의 목적을 달성하기 위한 본원의 제1 발명에 따른 온 다이 터미네이션 제어 신호의 디코딩 회로는, 반도체 기억 소자의 온 다이 터미네이션 동작을 수행함에 있어서, 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하기 위한 래치부; 및 온 다이 터미네이션 제어를 위하여 상기 래치부의 출력을 디코딩하는 디코딩부를 포함할 수 있다.
반도체 기억 소자, 온 다이 터미네이션, 디코더, 래치

Description

반도체 기억 소자의 온 다이 터미네이션 구동 회로 및 방법{DRIVING CIRCUIT FOR ON DIE TERMINATION IN SEMICONDUCTOR AND ITS METHOD}
도 1은 일반적인 ODT 제어를 위한 전체 블럭도,
도 2는 종래기술에 따른 ODT 제어를 위한 구체 회로도,
도 3은 본 발명의 일실시예에 따른 ODT 제어를 위한 구체 회로도.
* 도면의 주요 부분에 대한 설명 *
110: 어드레스 버퍼 120: MRS 어드레스 래치
130: ODT 디코더 140: ODT 드라이버(140)
150: ODT 331: 래치부
332: 디코딩부
본 발명은 반도체 기억 소자의 온 다이 터미네이션에 관한 것으로서, 구체적 으로는 온 다이 터미네이션 동작을 수행할 때에 노이즈 및 글리치 등 반도체 기억 소자 내부의 영향에 의한 오동작을 방지하기 위한 기술에 관한 것이다.
ODT기술은 SSTL(Stub Series Termination Logic) II를 기반으로 하는 시스템과 메모리 기억 소자 사이의 인터페이스시에 신호 반사(signal reflection) 등을 최소화함으로써 신호의 보전성(signal integrity)을 향상시키기 위하여 도입되었다. 종래에는 마더보드(motherboard)가 제공하던 터미네이션 전압(VTT: Termination Voltage) 및 터미네이션 저항을 DDR-Ⅱ SDRAM에서는 ODT기술을 이용함으로써 메모리 콘트롤러(memory controller)의 제어에 의해 DRAM 내에서 터미네이션이 제공될 수 있게 된 것이다.
우선, 터미네이션에 관하여 간단히 설명하면 다음과 같다.
메모리 모듈(Memory module)상에 2개의 랭크(rank)가 있다고 가정하자. 메모리 콘트롤러가 제1 랭크(rank1)의 DRAM으로부터 데이터를 리드(read)할 경우 제2 랭크(rank2)의 DRAM에 "H"상태의 ODT신호를 인가한다. 이 때 제2 랭크(rank2)의 DRAM은 제1 랭크(rank1)와 공유된 데이터 버스(data bus) 상에 터미네이션을 형성한다. 이러한 경우, "RTT(터미네이션 저항: Termination Resistor)를 생성한다"고 일컫는다.
한편, 위와 같은 ODT의 제어는 EMRS(Extended Mode Register Set, 확장 모드 레지스터 세트)를 위하여 입력되는 반도체 기억 소자의 어드레스 A6과 A2의 논리값에 따라 정해진다.
도 1의 일반적인 ODT 제어를 위한 전체 블럭도를 참조하여 ODT 제어 동작을 설명하면 다음과 같다.
입력되는 어드레스의 논리값은 어드레스 버퍼(110)를 거쳐 MRS 어드레스 래치(120)에 들어와 래치된다. ODT 디코더(130)는 MRS 어드레스 래치(120)로부터 출력되는 값을 디코딩하고, 디코딩되어 ODT 디코더(130)로부터 출력되는 값은 ODT 드라이버(140)에 입력되어 구동신호를 출력하고, 구동신호에 따라 ODT(150)는 각기 다른 터미네이션 저항을 생성할 수 있다.
아래에 기재된 표 1은 JEDEC(Joint Electron Device Engineering Council: 합동 전자 장치 엔지니어링 협의회) 사양(Specification)으로 제시되어 있는 어드레스 A6, A2의 논리값별 ODT 제어형태이다.
A6 A2 RTT
0 0 ODT Disable
0 1 75 ohms
1 0 150 ohms
1 1 Reserved
그런데, 표 1에서도 알 수 있듯이, 어드레스 A6 및 A2가 모두 "H"상태값인 경우, ODT는 Reserved(예비, 보류)로 즉, 정의되지 않은 값으로 존재하게 된다.
이를 구현하기 위한 구체 회로가 도 2에 도시되어 있다. 도면부호 "220"은 MRS 어드레스 래치, "230)은 ODT 디코더. "240"은 ODT 드라이버, "250)"은 ODTㄹ(15)를 각각 나타낸다. 도 2의 동작은 위에서 설명한 바와 동일하기 때문에, 별도의 설명은 생략하기로 한다. 다만, 외부에서 인가되는 구체 신호들에 대하여 설명하면 다음과 같다.
우선 외부로부터 "L"상태의 ODT 동작을 수행하기 위한 명령(ODT_delay)이 ODT 드라이버(240)로 입력된다. 이후 어드레스 A6 및 A2에 대응하는 MRS 래치(220)로 입력되는 EMRS 데이터(mregi2, mregi6)와 이를 래치하기 위한 EMRS 트리거 신호(emreg_lat)가 동시에 입력되어 처리된다.
그리고, 도2에서 어드레스 A6 및 A2의 논리값에 따른 ODT 디코더(130)의 출력을 표2에 나타내었다.
A6 A2 S1 S2
0 0 0 0
0 1 1 1
1 0 0 1
1 1 0 0
여기서, 어드레스 A6 및 A2가 모두 "H"상태값을 갖는 경우 ODT 디코더(130)의 출력과 어드레스 A6 및 A2가 모두 "L"상태값을 갖는 경우 ODT 디코더(130)의 출력이 동일함을 알 수 있다. 즉, 종래기술에 따르면, 외부에서 EMRS 데이터를 입력하지 않은 상태에서 어떠한 이유 - 예를 들어, 반도체 기억 소자의 내부에 발생하는 노이즈나 글리치 등 - 로 인하여 어드레스 A6 및 A2가 모두 "H"상태로 천이하는 경우에는 어드레스 A6 및 A2가 모두 "L"상태와 동일한 결과 - 즉, "ODT disable"상태 - 를 가져올 수 있다는 문제점이 있다. 따라서, 반도체 기억 소자가 터미네이션 동작을 정상적으로 수행하지 못하는 경우가 발생할 수 있다는 것이다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 반도체 기억 소자 내 원하지 않는 상황 변화에 무관하게 온 다이 터미네이션 동작을 수행할 수 있는 회로 및 방법을 제공함에 목적이 있다.
상기의 목적을 달성하기 위한 본원의 제1 발명에 따른 온 다이 터미네이션 제어 신호의 디코딩 회로는, 반도체 기억 소자의 온 다이 터미네이션 동작을 수행함에 있어서, 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하기 위한 래치부; 및 온 다이 터미네이션 제어를 위하여 상기 래치부의 출력을 디코딩하는 디코딩부를 포함할 수 있다.
바람직하게는, 상기 특정의 논리 상태값은 JEDEC 사양에서 온 다이 터미네이션(ODT) 제어를 위한 값으로 정의되지 않은 것일 수 있다.
바람직하게는, 상기 래치부는, 2 입력 낸드 게이트를 이용한 낸드 래치 회로이다.
바람직하게는, 상기 낸드 래치 회로는, 제1 입력과 하기 제2 낸드 게이트의 출력을 입력으로 하는 제1 낸드 게이트; 및 제2 입력과 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트를 포함할 수 있다.
바람직하게는, 상기 디코딩부는, 상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터; 및 상기 제1 낸드 게이트의 출력과 상기 제2 낸드 게이트의 출력을 입력으로 하는 제3 낸드 게이트를 포함할 수 있다.
바람직하게는, 상기 특정의 논리 상태값은 상기 복수 입력이 모두 제1 논리 상태이고, 상기 제1 논리 상태는 "H"상태이다.
또한, 본원의 제2 발명에 따른 반도체 기억 소자의 온 다이 터미네이션 구동 회로는, 확장된 모드 레지스터 세트 데이터와 상기 확장된 모드 레지스터 세트 데 이터를 래치하기 위한 트리거 신호가 동시에 입력받아 상기 확장된 모드 레지스터 세트 데이터를 래치하기 위한 모드 레지스터 세트 래치; 상기 모드 레지스터 세트 래치로부터 출력되는 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하기 위한 래치부; 온 다이 터미네이션 제어를 위하여 상기 래치부의 출력을 디코딩하기 위한 디코딩부; 상기 디코딩부의 출력을 이용하여 온 다이 터미네이션용 구동신호를 출력하기 위한 구동부; 및 상기 구동신호에 따라 각기 다른 터미네이션 저항을 생성하기 위한 온 다이 터미네이션부를 포함할 수 있다.
또한, 본원의 제3 발명에 따른 온 다이 터미네이션 제어 신호의 디코딩 방법은, 반도체 기억 소자의 온 다이 터미네이션 동작을 수행함에 있어서, 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하는 단계; 및 상기 복수 입력이 상기 특정의 논리 상태값이 아니면 온 다이 터미네이션(ODT) 제어용 JEDEC 사양을 만족시키도록 디코딩하는 단계를 포함할 수 있다.
또한, 본원의 제4 발명에 따른 반도체 기억 소자의 온 다이 터미네이션 구동 방법은, 확장된 모드 레지스터 세트 데이터와 상기 확장된 모드 레지스터 세트 데이터를 래치하기 위한 트리거 신호를 동시에 입력받아 상기 확장된 모드 레지스터 세트 데이터를 래치하는 제1 단계; 상기 제1 단계로부터 출력되는 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하는 제2 단계; 온 다이 터미네이션 제어를 위하여 상기 제2 단계의 출력을 디코딩하는 제3 단계; 상기 제3 단계의 출력을 이용하여 온 다이 터미네이션용 구동신호를 출력하는 제4 단계; 및 상기 구동신호에 따라 각기 다른 터미네이션 저항을 생성하는 제5 단계를 포함할 수 있다.
이와 같은 특징에 따라 본 발명의 ODT 디코더는 어드레스 A6 및 A2가 각각 "H"상태값을 가질 때 이전 상태의 출력을 유지할 수 있다. 즉, 본 발명에 따른 ODT 디코더는 표 3의 진리표(Truth Table)를 만족시킬 수 있다.
A6 A2 S1 S2
0 0 0 0
0 1 1 1
1 0 0 1
1 1 전 상태 유지
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명의 일실시예에 따른 ODT 제어를 위한 구체 회로도이다.
구체적으로 설명하면, 본 발명에 따른 메모리 장치는 온 다이 터미네이션(ODT, 350)을 구동함에 있어서, 어드레스 A6 및 A2에 대응하는 EMRS 데이터(mregi2, mregi6)와 이를 래치하기 위한 EMRS 트리거 신호(emreg_lat)를 동시에 입력받아 EMRS 데이터(mregi2, mregi6)를 래치하기 위한 모드 레지스터 세트 래치(320)와, 모드 레지스터 세트 래치(320)로부터 출력을 받아들이고 그 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하기 위한 래치부(331)와, 온 다이 터미네이션 제어를 위하여 상기 래치부(331)의 출력을 디코딩하기 위한 디코딩부(332)와, 상기 디코딩부(332)의 출력을 이용하여 온 다이 터미네이션용 구동신호를 출력하기 위한 구동부(340)를 포함한다. 온 다이 터미네이션(ODT, 350)는 상기 구동신호에 따라 각기 다른 터미네이션 저항을 생성한다.
이와 같이, 대부분의 구성은 종래기술의 도 2와 동일하다. 다만, ODT 디코더(330)의 구성이 상이한 것으로, 본 발명에 따른 ODT 디코더(330)는 복수 입력을 받아들이고 상기 복수 입력이 특정의 논리 상태값이면 이전의 출력값을 유지하기 위한 래치부(331)와 래치부(331)의 출력을 입력받아 ODT 제어용 JEDEC 사양을 만족시키기 위한 디코딩부(332)를 포함하여 구성할 수 있다. 즉, 입력 emreg2d와 emreg6d가 모두 "H"상태이면 노드1과 노드2를 이전 상태의 논리값으로 유지하기 위하여, 래치부(331)는, 예를 들어, 2 입력 낸드 게이트를 이용한 낸드 래치회로로 구성할 수 있다. 그리고, 래치부의 입력 emreg2d와 emreg6d가 모두 "H"상태이면 노드1과 노드2를 이전 상태의 논리값으로 유지하므로 디코딩부(332)의 출력 역시 변화하지 않고 직전 상태를 그대로 유지하여 오동작을 일으키지 않는다.
삭제
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기와 같은 구성에 따라 본 발명은 잘못 입력된 EMRS 명령에 영향받지 않고 ODT 제어 동작을 정상적으로 수행할 수 있다. 또한, 반도체 기억 소자 내에 발생하 는 노이즈나 글리치에 의한 ODT 제어에 관한 오동작을 방지할 수 있다.

Claims (19)

  1. 반도체 기억 소자의 온 다이 터미네이션 동작을 수행함에 있어서,
    복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하기 위한 래치부(331); 및
    온 다이 터미네이션 제어를 위하여 상기 래치부의 출력을 디코딩하는 디코딩부(332)
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 회로.
  2. 제1항에 있어서,
    상기 특정의 논리 상태값은 JEDEC 사양에서 온 다이 터미네이션(ODT) 제어를 위한 값으로 정의되지 않은 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 회로.
  3. 삭제
  4. 제1항에 있어서,
    상기 래치부는,
    제1 입력과 하기 제2 낸드 게이트의 출력을 입력으로 하는 제1 낸드 게이트; 및
    제2 입력과 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 회로.
  5. 제4항에 있어서, 상기 디코딩부는,
    상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터; 및
    상기 제1 낸드 게이트의 출력과 상기 제2 낸드 게이트의 출력을 입력으로 하는 제3 낸드 게이트
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 회로.
  6. 제1항에 있어서,
    상기 특정의 논리 상태값은 상기 복수 입력이 모두 제1 논리 상태인 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 회로.
  7. 제6항에 있어서,
    상기 제1 논리 상태는 "H"상태인 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 회로.
  8. 확장된 모드 레지스터 세트 데이터와 상기 확장된 모드 레지스터 세트 데이터를 래치하기 위한 트리거 신호가 동시에 입력받아 상기 확장된 모드 레지스터 세트 데이터를 래치하기 위한 모드 레지스터 세트 래치(320);
    상기 모드 레지스터 세트 래치로부터 출력되는 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하기 위한 래치부(331);
    온 다이 터미네이션 제어를 위하여 상기 래치부의 출력을 디코딩하기 위한 디코딩부(332);
    상기 디코딩부의 출력을 이용하여 온 다이 터미네이션용 구동신호를 출력하기 위한 구동부(340); 및
    상기 구동신호에 따라 각기 다른 터미네이션 저항을 생성하기 위한 온 다이 터미네이션부(350)
    를 포함하는 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 회로.
  9. 제8항에 있어서,
    상기 특정의 논리 상태값은 JEDEC 사양에서 온 다이 터미네이션(ODT) 제어를 위한 값으로 정의되지 않은 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 회로.
  10. 제9항에 있어서, 상기 래치부는,
    2 입력 낸드 게이트를 이용한 낸드 래치 회로인 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 회로.
  11. 제10항에 있어서, 상기 낸드 래치 회로는,
    제1 입력과 하기 제2 낸드 게이트의 출력을 입력으로 하는 제1 낸드 게이트; 및
    제2 입력과 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트
    를 포함하는 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 회로.
  12. 제11항에 있어서, 상기 디코딩부는,
    상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터; 및
    상기 제1 낸드 게이트의 출력과 상기 제2 낸드 게이트의 출력을 입력으로 하는 제3 낸드 게이트
    를 포함하는 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 회로.
  13. 제8항에 있어서,
    상기 특정의 논리 상태값은 상기 복수 입력이 모두 제1 논리 상태인 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 회로.
  14. 반도체 기억 소자의 온 다이 터미네이션 동작을 수행함에 있어서,
    복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하는 단계; 및
    상기 복수 입력이 상기 특정의 논리 상태값이 아니면 온 다이 터미네이션(ODT) 제어용 JEDEC 사양을 만족시키도록 디코딩하는 단계
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 방법.
  15. 제14항에 있어서,
    상기 특정의 논리 상태값은 JEDEC 사양에서 온 다이 터미네이션(ODT) 제어를 위한 값으로 정의되지 않은 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 방법.
  16. 제15항에 있어서,
    상기 특정의 논리 상태값은 상기 복수 입력이 모두 제1 논리 상태인 것을 특징으로 하는 온 다이 터미네이션 제어 신호의 디코딩 방법.
  17. 확장된 모드 레지스터 세트 데이터와 상기 확장된 모드 레지스터 세트 데이터를 래치하기 위한 트리거 신호를 동시에 입력받아 상기 확장된 모드 레지스터 세트 데이터를 래치하는 제1 단계;
    상기 제1 단계로부터 출력되는 복수 입력을 받아들이고, 상기 복수 입력이 특정의 논리 상태값이면 직전의 출력값을 유지하는 제2 단계;
    온 다이 터미네이션 제어를 위하여 상기 제2 단계의 출력을 디코딩하는 제3 단계;
    상기 제3 단계의 출력을 이용하여 온 다이 터미네이션용 구동신호를 출력하 는 제4 단계; 및
    상기 구동신호에 따라 각기 다른 터미네이션 저항을 생성하는 제5 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 방법.
  18. 제17항에 있어서,
    상기 특정의 논리 상태값은 JEDEC 사양에서 온 다이 터미네이션(ODT) 제어를 위한 값으로 정의되지 않은 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 방법.
  19. 제18항에 있어서,
    상기 특정의 논리 상태값은 상기 복수 입력이 모두 제1 논리 상태인 것을 특징으로 하는 반도체 기억 소자의 온 다이 터미네이션 구동 방법.
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